JPH10335247A - 半導体装置及び増幅器 - Google Patents
半導体装置及び増幅器Info
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- JPH10335247A JPH10335247A JP9142371A JP14237197A JPH10335247A JP H10335247 A JPH10335247 A JP H10335247A JP 9142371 A JP9142371 A JP 9142371A JP 14237197 A JP14237197 A JP 14237197A JP H10335247 A JPH10335247 A JP H10335247A
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- Japan
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- gate
- drain
- waveform distortion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】出力信号の波形歪み、特に二次非対称波形歪み
を低減させる。 【解決手段】ゲート２２、ソース２４およびドレイン２
３を有する電界効果トランジスタ２１と；ゲート２２と
ドレイン２３間の等価ダイオード２６に、逆極性となる
ように並列に接続されて逆バイアスされるダイオード２
７を有する波形歪み低減回路２５と；を具備している。
を低減させる。 【解決手段】ゲート２２、ソース２４およびドレイン２
３を有する電界効果トランジスタ２１と；ゲート２２と
ドレイン２３間の等価ダイオード２６に、逆極性となる
ように並列に接続されて逆バイアスされるダイオード２
７を有する波形歪み低減回路２５と；を具備している。
Description
【０００１】
【発明の属する技術分野】本発明は高周波増幅用等の半
導体装置および増幅器に関する。
導体装置および増幅器に関する。
【０００２】
【従来の技術】一般に、ＣＡＴＶ（ケーブルテレビ）ア
ンプや高速センサアンプ等の高周波広帯域アンプ、また
は通信や計測器等の高周波高出力アンプ等では増幅素子
として電界効果トランジスタ（以下ＦＥＴという）を使
用することが多い。
ンプや高速センサアンプ等の高周波広帯域アンプ、また
は通信や計測器等の高周波高出力アンプ等では増幅素子
として電界効果トランジスタ（以下ＦＥＴという）を使
用することが多い。
【０００３】一般に、この種のＦＥＴとしては、ゲート
構造によってＭＯＳ（Metal-oxide-semiconductor ）構
造のＭＯＳＦＥＴ、ｐｎ接合（junction）を用いたＪＦ
ＥＴおよび金属−半導体接触のショットキー障壁（バリ
ア）を用いたＭＥＳ（Metal-semiconductor ）ＦＥＴに
大別することができる。さらに、これらはチャネル（電
流通路）構造によりｎ型とｐ型とに分けることができ
る。
構造によってＭＯＳ（Metal-oxide-semiconductor ）構
造のＭＯＳＦＥＴ、ｐｎ接合（junction）を用いたＪＦ
ＥＴおよび金属−半導体接触のショットキー障壁（バリ
ア）を用いたＭＥＳ（Metal-semiconductor ）ＦＥＴに
大別することができる。さらに、これらはチャネル（電
流通路）構造によりｎ型とｐ型とに分けることができ
る。
【０００４】図４は従来のｎチャネルプレーナＪ（接合
型）ＦＥＴ１の要部縦断面図である。このＦＥＴ１は例
えばｐ型半導体よりなるサブストレート２の図中上端部
に、例えばｎ型半導体よりなるｎチャネル３を形成して
いる。また、ｎチャネル３の上面上には、電極のゲート
４（Ｇ）と、その両側のソース５（Ｓ）およびドレイン
６（Ｄ）とをそれぞれ固着してプレーナ形に形成してお
り、ゲート４の図中下方のｎチャネル３の一部にはｐ型
半導体よりなるｐ型部７をゲート４の下面に接触させた
状態で形成している。
型）ＦＥＴ１の要部縦断面図である。このＦＥＴ１は例
えばｐ型半導体よりなるサブストレート２の図中上端部
に、例えばｎ型半導体よりなるｎチャネル３を形成して
いる。また、ｎチャネル３の上面上には、電極のゲート
４（Ｇ）と、その両側のソース５（Ｓ）およびドレイン
６（Ｄ）とをそれぞれ固着してプレーナ形に形成してお
り、ゲート４の図中下方のｎチャネル３の一部にはｐ型
半導体よりなるｐ型部７をゲート４の下面に接触させた
状態で形成している。
【０００５】図５は従来のｎチャネルＭＥＳＦＥＴ８の
要部縦断面図である。このＦＥＴ８は例えば電気絶縁性
サブストレート９（Ｉ）の一面上に、例えばｎ型半導体
よりなるｎチャネル１０を形成し、このｎチャネル１０
の図中上面上に、電極のゲート（Ｇ）１１と、その両側
のソース（Ｓ）１２およびドレイン１３（Ｄ）をそれぞ
れ接着させた状態で固着している。
要部縦断面図である。このＦＥＴ８は例えば電気絶縁性
サブストレート９（Ｉ）の一面上に、例えばｎ型半導体
よりなるｎチャネル１０を形成し、このｎチャネル１０
の図中上面上に、電極のゲート（Ｇ）１１と、その両側
のソース（Ｓ）１２およびドレイン１３（Ｄ）をそれぞ
れ接着させた状態で固着している。
【０００６】なお、他のＦＥＴとしては、これらＦＥＴ
１，８のｎチャネル３，１０をｐ型半導体よりなるｐチ
ャネルに置換する一方、ｐ型部７をｎ型半導体よりなる
ｐ型部に置換して、ｐチャネル型ＦＥＴに構成したもの
もある。
１，８のｎチャネル３，１０をｐ型半導体よりなるｐチ
ャネルに置換する一方、ｐ型部７をｎ型半導体よりなる
ｐ型部に置換して、ｐチャネル型ＦＥＴに構成したもの
もある。
【０００７】
【発明が解決しようとする課題】図６は上記ＦＥＴ１，
８のソース接地動作時の等価回路図であり、ゲートＧと
ドレインＤ間との接合部には等価ダイオードＤ１が形成
されている。この等価ダイオードＤ１はＪＦＥＴ１では
ＰＮ接合ダイオードに相当し、ＭＥＳＦＥＴ８の場合は
ショットキーバリアダイオードに相当する。
８のソース接地動作時の等価回路図であり、ゲートＧと
ドレインＤ間との接合部には等価ダイオードＤ１が形成
されている。この等価ダイオードＤ１はＪＦＥＴ１では
ＰＮ接合ダイオードに相当し、ＭＥＳＦＥＴ８の場合は
ショットキーバリアダイオードに相当する。
【０００８】そして、等価ダイオードＤ１はソース接地
の動作時に、ｐｎ接合の逆にバイアスされるので、等価
ダイオードＤ１のカソードとアノード間で接合容量が発
生するが、この接合容量ＣＪはこの逆バイアス印加電圧
Ｖに対し、次の数（１）式に従って変化する。
の動作時に、ｐｎ接合の逆にバイアスされるので、等価
ダイオードＤ１のカソードとアノード間で接合容量が発
生するが、この接合容量ＣＪはこの逆バイアス印加電圧
Ｖに対し、次の数（１）式に従って変化する。
【０００９】
【数１】
【００１０】
【外１】
【００１１】しかも、この接合容量ＣＪはドレインＤか
らゲートＧへの帰還容量として作用するので、結局、信
号帰還容量が変化することとなる。その結果、ドレイン
出力信号に主として二次非対称波形歪みが発生する。
らゲートＧへの帰還容量として作用するので、結局、信
号帰還容量が変化することとなる。その結果、ドレイン
出力信号に主として二次非対称波形歪みが発生する。
【００１２】また、この波形歪みは等価ダイオードＤ１
の接合容量ＣＪに起因するので、入力信号の振幅が大き
くなる程、あるいは信号周波数が高くなる程、または利
得が小さくなる程信号に対する比率が増大する。
の接合容量ＣＪに起因するので、入力信号の振幅が大き
くなる程、あるいは信号周波数が高くなる程、または利
得が小さくなる程信号に対する比率が増大する。
【００１３】そこで本発明はこのような事情を考慮して
なされたもので、その目的は、出力信号の波形歪み、特
に二次非対称波形歪みを低減させることができる半導体
装置及び増幅器を提供することにある。
なされたもので、その目的は、出力信号の波形歪み、特
に二次非対称波形歪みを低減させることができる半導体
装置及び増幅器を提供することにある。
【００１４】
【課題を解決するための手段】請求項１記載の発明の半
導体装置は、ゲート、ソースおよびドレインを有する電
界効果トランジスタにおいて、ゲートとドレイン間の等
価ダイオードに、逆極性となるように並列に接続されて
逆バイアスされるダイオードを有する波形歪み低減手段
を具備していることを特徴とする。
導体装置は、ゲート、ソースおよびドレインを有する電
界効果トランジスタにおいて、ゲートとドレイン間の等
価ダイオードに、逆極性となるように並列に接続されて
逆バイアスされるダイオードを有する波形歪み低減手段
を具備していることを特徴とする。
【００１５】この発明によれば、電界効果トランジスタ
のソース接地動作時、ゲートとドレイン間の等価ダイオ
ードと逆極性のダイオードがそれぞれ逆バイアスされる
ので、これら等価ダイオードと逆極性のダイオードとに
はそれぞれ接合容量が発生し、これら接合容量はドレイ
ンからゲートへの帰還容量として作用する。
のソース接地動作時、ゲートとドレイン間の等価ダイオ
ードと逆極性のダイオードがそれぞれ逆バイアスされる
ので、これら等価ダイオードと逆極性のダイオードとに
はそれぞれ接合容量が発生し、これら接合容量はドレイ
ンからゲートへの帰還容量として作用する。
【００１６】しかし、これら両ダイオードの極性は相互
に逆極性であるので、これら両ダイオードの容量変化の
方向も逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
に逆極性であるので、これら両ダイオードの容量変化の
方向も逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
【００１７】請求項２記載の発明の半導体装置は、波形
歪み低減手段は、電界効果トランジスタのゲートとドレ
イン間の等価トランジスタに並列に接続される逆極性の
ダイオードとコンデンサとの直列回路と；このコンデン
サとダイオードとの接続部に抵抗またはインダクタを介
して接続される直流電源と；を具備していることを特徴
とする。
歪み低減手段は、電界効果トランジスタのゲートとドレ
イン間の等価トランジスタに並列に接続される逆極性の
ダイオードとコンデンサとの直列回路と；このコンデン
サとダイオードとの接続部に抵抗またはインダクタを介
して接続される直流電源と；を具備していることを特徴
とする。
【００１８】この発明によれば、逆極性のダイオード
に、その印加電圧がゲートとドレイン間の電位差にほぼ
等しくなるように逆バイアスを抵抗またはインダクタを
介して直流電源により印加することができる。このため
に、請求項１の発明と同様の作用により、ゲートとドレ
イン間の帰還容量の変化を低減して出力信号の波形歪
み、特に二次非対称波形歪みを低減させることができ
る。
に、その印加電圧がゲートとドレイン間の電位差にほぼ
等しくなるように逆バイアスを抵抗またはインダクタを
介して直流電源により印加することができる。このため
に、請求項１の発明と同様の作用により、ゲートとドレ
イン間の帰還容量の変化を低減して出力信号の波形歪
み、特に二次非対称波形歪みを低減させることができ
る。
【００１９】請求項３記載の発明の増幅器は、請求項１
または２記載の半導体装置と；電界効果トランジスタの
ゲートとドレイン間に挿入された帰還回路と；を具備し
ていることを特徴とする。
または２記載の半導体装置と；電界効果トランジスタの
ゲートとドレイン間に挿入された帰還回路と；を具備し
ていることを特徴とする。
【００２０】この発明によれば、出力側のドレインと入
力側のゲート間の帰還容量の変化を低減して出力信号の
二次非対称波形歪み等の波形歪みを低減させることがで
きる請求項１または２記載の半導体装置を増幅素子とし
て使用するので、入力信号がゲートに重畳されたときの
帰還回路の容量変化を低減して二次非対称波形歪み等の
波形歪みを低減することができる。
力側のゲート間の帰還容量の変化を低減して出力信号の
二次非対称波形歪み等の波形歪みを低減させることがで
きる請求項１または２記載の半導体装置を増幅素子とし
て使用するので、入力信号がゲートに重畳されたときの
帰還回路の容量変化を低減して二次非対称波形歪み等の
波形歪みを低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態を図１〜
図６に基づいて説明する。なお、図１〜図６中、同一ま
たは相当部分には同一符号を付している。
図６に基づいて説明する。なお、図１〜図６中、同一ま
たは相当部分には同一符号を付している。
【００２２】図１は本発明の第１実施形態に係るＦＥＴ
（電界効果トランジスタ）２１のソース接地動作時の等
価回路図である。ＦＥＴ２１は入力信号が入力されるゲ
ート２２（Ｇ）と、出力信号が出力されるドレイン２３
（Ｄ）と、接地されるソース２４（Ｓ）とを具備してお
り、ゲート２２とドレイン２３との間には波形歪み低減
回路２５を挿入している。
（電界効果トランジスタ）２１のソース接地動作時の等
価回路図である。ＦＥＴ２１は入力信号が入力されるゲ
ート２２（Ｇ）と、出力信号が出力されるドレイン２３
（Ｄ）と、接地されるソース２４（Ｓ）とを具備してお
り、ゲート２２とドレイン２３との間には波形歪み低減
回路２５を挿入している。
【００２３】この波形歪み低減回路２５は、ゲート２２
とドレイン２３間に形成される等価ダイオード２６（Ｄ
１）に対して、Ｃ−Ｖ（容量・電圧）特性が類似で、か
つ逆極性のダイオード２７（ＤＯ）とコンデンサ２８
（ＣＯ）との直列回路を、この等価ダイオード２６に対
して並列に接続している。
とドレイン２３間に形成される等価ダイオード２６（Ｄ
１）に対して、Ｃ−Ｖ（容量・電圧）特性が類似で、か
つ逆極性のダイオード２７（ＤＯ）とコンデンサ２８
（ＣＯ）との直列回路を、この等価ダイオード２６に対
して並列に接続している。
【００２４】そして、この逆極性のダイオード２７とコ
ンデンサ２８との共通接続部には抵抗２９を介して直流
電源３０（ＶＢ）を接続している。この直流電源３０
は、逆極性のダイオード２７の印加電圧がゲート２２と
ドレイン２３間の電位差にほぼ等しくなるように、抵抗
２９を介して逆極性のダイオード２７を、そのｐｎ接合
に対して逆極性をなすバイアス、すなわち逆バイアスす
るようになっている。
ンデンサ２８との共通接続部には抵抗２９を介して直流
電源３０（ＶＢ）を接続している。この直流電源３０
は、逆極性のダイオード２７の印加電圧がゲート２２と
ドレイン２３間の電位差にほぼ等しくなるように、抵抗
２９を介して逆極性のダイオード２７を、そのｐｎ接合
に対して逆極性をなすバイアス、すなわち逆バイアスす
るようになっている。
【００２５】なお、図１中、Ｄ２はドレイン２２とソー
ス２４間の等価ダイオードを表わし、Ｌ，Ｃ，Ｒはそれ
ぞれインダクタンス，キャパシタンス，抵抗を、また、
これらの添字のｄ，ｇ，ｓはそれぞれドレイン２３，ゲ
ート２２，ソース２４を示す。よって例えば、Ｌｄ，Ｒ
ｇ，Ｌｓはそれぞれドレイン２３の等価インダクタン
ス，ゲート２２の等価抵抗，ソース２４の等価インダク
タンスを、Ｉｄｓはドレイン２３（Ｄ）とソース２４
（Ｓ）間を流れる電流をそれぞれ示している。
ス２４間の等価ダイオードを表わし、Ｌ，Ｃ，Ｒはそれ
ぞれインダクタンス，キャパシタンス，抵抗を、また、
これらの添字のｄ，ｇ，ｓはそれぞれドレイン２３，ゲ
ート２２，ソース２４を示す。よって例えば、Ｌｄ，Ｒ
ｇ，Ｌｓはそれぞれドレイン２３の等価インダクタン
ス，ゲート２２の等価抵抗，ソース２４の等価インダク
タンスを、Ｉｄｓはドレイン２３（Ｄ）とソース２４
（Ｓ）間を流れる電流をそれぞれ示している。
【００２６】図２は上記ＦＥＴ２１をｎチャネルプレー
ナＪ（接合型）ＦＥＴ２１Ａに構成した場合の要部縦断
面図である。このＪＦＥＴ２１Ａは、ｐ型半導体よりな
るｐ型サブストレート３１の図中上端部に、ｎ型半導体
よりなるｎチャネル３２を面一で形成し、このｎチャネ
ル３２の上端部に、ｐ型半導体よりなるｐ型部３３を面
一で形成している。
ナＪ（接合型）ＦＥＴ２１Ａに構成した場合の要部縦断
面図である。このＪＦＥＴ２１Ａは、ｐ型半導体よりな
るｐ型サブストレート３１の図中上端部に、ｎ型半導体
よりなるｎチャネル３２を面一で形成し、このｎチャネ
ル３２の上端部に、ｐ型半導体よりなるｐ型部３３を面
一で形成している。
【００２７】このｐ型部３３の上面上には上記ゲート２
２の電極を金属蒸着等により形成し、このゲート２２の
図中左右両側において、ｎチャネル３２の上面上に、ド
レイン２３とソース２４の電極を金属蒸着等により形成
している。
２の電極を金属蒸着等により形成し、このゲート２２の
図中左右両側において、ｎチャネル３２の上面上に、ド
レイン２３とソース２４の電極を金属蒸着等により形成
している。
【００２８】そして、ｐ型サブストレート３１の上端部
には、ｎチャネル３２の側方に、上記逆極性のダイオー
ド２７、コンデンサ２８、抵抗２９をそれぞれ有する波
形歪み低減回路２５を配設している。
には、ｎチャネル３２の側方に、上記逆極性のダイオー
ド２７、コンデンサ２８、抵抗２９をそれぞれ有する波
形歪み低減回路２５を配設している。
【００２９】波形歪み低減回路２５のダイオード２７は
ｎ型半導体よりなるｎ型部３４をｎチャネル３２から所
定間隔置いた近傍に配設しており、このｎ型部３４の上
端部にはｐ型半導体よりなるｐ型部３５を面一で形成し
ている。また、このｐ型部３５の上面上にはアノード３
６の電極を金属蒸着等により形成する一方、ｎ型部３４
の上面上にカソード３７の電極を金属蒸着等により形成
してダイオード２７を形成している。さらに、このダイ
オード２７のアノード３６はｐ型サブストレート３１の
上面上に形成された導体パターン等によりドレイン２３
に電気的に接続されている。
ｎ型半導体よりなるｎ型部３４をｎチャネル３２から所
定間隔置いた近傍に配設しており、このｎ型部３４の上
端部にはｐ型半導体よりなるｐ型部３５を面一で形成し
ている。また、このｐ型部３５の上面上にはアノード３
６の電極を金属蒸着等により形成する一方、ｎ型部３４
の上面上にカソード３７の電極を金属蒸着等により形成
してダイオード２７を形成している。さらに、このダイ
オード２７のアノード３６はｐ型サブストレート３１の
上面上に形成された導体パターン等によりドレイン２３
に電気的に接続されている。
【００３０】そして、このダイオード２７の側方では、
ｐ型サブストレート３１の上面上に、第１の誘電体層３
８を介して第２の誘電体層３９と抵抗体層４０とがそれ
ぞれ積層されて並設されている。さらに、この第２の誘
電体層３９の上面上には、コンデンサ用の一対の電極の
一方の電極４１が形成される一方、抵抗体層４０の図中
左端部上面上には他方の電極４２がそれぞれ形成されて
コンデンサ２８に構成されている。この一方の電極４１
は導体パターン等によりゲート２２に電気的に接続さ
れ、他方の電極４２はダイオード２７のカソード電極３
７に接続されている。
ｐ型サブストレート３１の上面上に、第１の誘電体層３
８を介して第２の誘電体層３９と抵抗体層４０とがそれ
ぞれ積層されて並設されている。さらに、この第２の誘
電体層３９の上面上には、コンデンサ用の一対の電極の
一方の電極４１が形成される一方、抵抗体層４０の図中
左端部上面上には他方の電極４２がそれぞれ形成されて
コンデンサ２８に構成されている。この一方の電極４１
は導体パターン等によりゲート２２に電気的に接続さ
れ、他方の電極４２はダイオード２７のカソード電極３
７に接続されている。
【００３１】そして、抵抗体層４０の図中右端部上面上
には電極４３が形成されて上記抵抗２９に構成され、こ
の電極４３には直流電源３０（ＶＢ）が接続される。
には電極４３が形成されて上記抵抗２９に構成され、こ
の電極４３には直流電源３０（ＶＢ）が接続される。
【００３２】
【外２】
【００３３】しかし、逆極性のダイオード２７の印加電
圧がゲート２２とドレイン２３間の電位差Ｖにほぼ等し
くなるように、外部電源３０（ＶＢ）により、このダイ
オード２７を逆バイアスし、しかも、このダイオード２
７のＣ−Ｖ特性は等価ダイオード２６のものと類似して
いるので、ゲート２２とドレイン２３間の総帰還容量Ｃ
Ｆ（Ｖ）は次の数（２）式で表わされる。
圧がゲート２２とドレイン２３間の電位差Ｖにほぼ等し
くなるように、外部電源３０（ＶＢ）により、このダイ
オード２７を逆バイアスし、しかも、このダイオード２
７のＣ−Ｖ特性は等価ダイオード２６のものと類似して
いるので、ゲート２２とドレイン２３間の総帰還容量Ｃ
Ｆ（Ｖ）は次の数（２）式で表わされる。
【００３４】
【数２】
【００３５】そして、ゲート２２に信号が入力されて、
ゲート２２とドレイン２３間の電位差ＶがΔＶだけ変化
した時の総帰還容量ＣＦ（Ｖ＋ΔＶ）は次の数（３）式
で示すようになる。
ゲート２２とドレイン２３間の電位差ＶがΔＶだけ変化
した時の総帰還容量ＣＦ（Ｖ＋ΔＶ）は次の数（３）式
で示すようになる。
【００３６】
【数３】
【００３７】したがって、ゲート・ドレイン間の総帰還
容量ＣＦ自体はほぼ倍となるが、逆極性のダイオード２
７の容量変化の方向が等価ダイオード２６の容量変化の
方向とほぼ対称的に逆向きであるので、ゲート２２に信
号が入力されても帰還容量の変化を低減することができ
る。
容量ＣＦ自体はほぼ倍となるが、逆極性のダイオード２
７の容量変化の方向が等価ダイオード２６の容量変化の
方向とほぼ対称的に逆向きであるので、ゲート２２に信
号が入力されても帰還容量の変化を低減することができ
る。
【００３８】このために、これら帰還容量の変化に起因
する出力信号の波形歪み、特に二次非対称波形歪みを低
減させることができる。
する出力信号の波形歪み、特に二次非対称波形歪みを低
減させることができる。
【００３９】また、逆極性のダイオード２７をｎチャネ
ル３２の近傍に配置することにより、広い範囲の入力電
力、周波数範囲および温度範囲に亘って波形歪みを低減
することができる。
ル３２の近傍に配置することにより、広い範囲の入力電
力、周波数範囲および温度範囲に亘って波形歪みを低減
することができる。
【００４０】図３は図１で示すＦＥＴ２１をｎチャネル
ＭＥＳＦＥＴ２１Ｂに構成した場合の第２の実施形態の
要部縦断面図である。このＭＥＳＦＥＴ２１Ｂは上記Ｊ
ＦＥＴ２１ＡのＰ型サブストレート３１を絶縁サブスト
レート（Ｉ）５１に置換する一方、ｎチャネル３２中の
Ｐ型部３３を省略してＭＥＳ型に構成することにより、
ゲート２２とドレイン２３間の等価ダイオード２６をシ
ョットキーバリアダイオードに形成する点に特徴があ
り、これ以外の構成は波形歪み低減回路２５も含めて同
様である。
ＭＥＳＦＥＴ２１Ｂに構成した場合の第２の実施形態の
要部縦断面図である。このＭＥＳＦＥＴ２１Ｂは上記Ｊ
ＦＥＴ２１ＡのＰ型サブストレート３１を絶縁サブスト
レート（Ｉ）５１に置換する一方、ｎチャネル３２中の
Ｐ型部３３を省略してＭＥＳ型に構成することにより、
ゲート２２とドレイン２３間の等価ダイオード２６をシ
ョットキーバリアダイオードに形成する点に特徴があ
り、これ以外の構成は波形歪み低減回路２５も含めて同
様である。
【００４１】したがって、このＭＥＳＦＥＴ２１Ｂによ
っても出力信号の波形歪み、特に二次非対称波形歪みを
高周波高広帯域かつ高出力域で低減することができる。
っても出力信号の波形歪み、特に二次非対称波形歪みを
高周波高広帯域かつ高出力域で低減することができる。
【００４２】
【発明の効果】以上説明したように、本願の請求項１に
記載の半導体装置によれば、電界効果トランジスタのソ
ース接地動作時、ゲートとドレイン間の等価ダイオード
と逆極性のダイオードがそれぞれ逆バイアスされるの
で、これら等価ダイオードと逆極性のダイオードとには
それぞれ接合容量が発生し、これら接合容量はドレイン
からゲートの帰還容量として作用する。
記載の半導体装置によれば、電界効果トランジスタのソ
ース接地動作時、ゲートとドレイン間の等価ダイオード
と逆極性のダイオードがそれぞれ逆バイアスされるの
で、これら等価ダイオードと逆極性のダイオードとには
それぞれ接合容量が発生し、これら接合容量はドレイン
からゲートの帰還容量として作用する。
【００４３】しかし、これら両ダイオードの極性は相互
に逆極性であるので、これら両ダイオードの容量変化の
方向が逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
に逆極性であるので、これら両ダイオードの容量変化の
方向が逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
【００４４】請求項２記載の半導体装置によれば、逆極
性のダイオードに、その印加電圧がゲートとドレイン間
の電位差にほぼ等しくなるように逆バイアスを抵抗また
はインダクタを介して直流電源により印加することがで
きる。このために、請求項１の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
性のダイオードに、その印加電圧がゲートとドレイン間
の電位差にほぼ等しくなるように逆バイアスを抵抗また
はインダクタを介して直流電源により印加することがで
きる。このために、請求項１の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
【図１】本発明の第１の実施形態に係る半導体装置の等
価回路図。
価回路図。
【図２】図１で示す実施形態をｎチャネルＪ型ＦＥＴに
適用した場合の要部縦断面図。
適用した場合の要部縦断面図。
【図３】本発明の第２の実施形態に係るＭＥＴ型ＦＥＴ
の要部縦断面図。
の要部縦断面図。
【図４】従来のｎチャネルＪＦＥＴの部分縦断面図。
【図５】従来のｎチャネルＭＥＳＦＥＴの部分縦断面
図。
図。
【図６】従来のＦＥＴのソース接地動作時の等価回路
図。
図。
２１ ＦＥＴ（電界効果トランジスタ） ２１Ａ ＪＦＥＴ ２１Ｂ ＭＥＳＦＥＴ ２２ ゲート ２３ ドレイン ２４ ソース ２５ 波形歪み低減回路 ２６ 等価ダイオード ２７ 逆極性のダイオード ２８ コンデンサ ２９ 抵抗 ３０ 直流電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 3/16
Claims (3)
- 【請求項１】 ゲート、ソースおよびドレインを有する
電界効果トランジスタにおいて、 ゲートとドレイン間の等価ダイオードに、逆極性となる
ように並列に接続されて逆バイアスされるダイオードを
有する波形歪み低減手段を具備していることを特徴とす
る半導体装置。 - 【請求項２】 波形歪み低減手段は、電界効果トランジ
スタのゲートとドレイン間の等価トランジスタに並列に
接続される逆極性のダイオードとコンデンサとの直列回
路と；このコンデンサとダイオードとの接続部に抵抗ま
たはインダクタを介して接続される直流電源と；を具備
していることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置と；
電界効果トランジスタのゲートとドレイン間に挿入され
た帰還回路と；を具備していることを特徴とする増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142371A JPH10335247A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及び増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142371A JPH10335247A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及び増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335247A true JPH10335247A (ja) | 1998-12-18 |
Family
ID=15313836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142371A Pending JPH10335247A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及び増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335247A (ja) |
-
1997
- 1997-05-30 JP JP9142371A patent/JPH10335247A/ja active Pending
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