JP2005033650A - カスコード接続回路及びその集積回路 - Google Patents

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Abstract

【課題】 出力電力が大きく、かつ、効率の良いカスコード接続回路を提供する。
【解決手段】 本発明によるカスコード接続回路は、ソース端子（２２）が接地された第１の電界効果型トランジスタ（ＦＥＴ）（１２）と、ソース端子が第１のＦＥＴ（１２）のドレイン端子に接続された第２のＦＥＴ（１４）と、第１のＦＥＴ（１２）のソース端子（２２）と、第２のＦＥＴ（１４）のゲート端子（２８）との間に接続されたコンデンサ（１６）と、第１のＦＥＴ（１２）のソース端子（２２）と、第２のＦＥＴ（１４）のゲート端子（２８）との間に接続された第１の抵抗（１８）と、第２のＦＥＴ（１４）のゲート端子（２８）と、第２のＦＥＴ（１４）のドレイン端子（２４）との間に接続された第２の抵抗（２０）とを備える。そして、コンデンサ（１６）の容量値は、第２のＦＥＴ（１４）のゲート−ソース間容量の値の０．０１倍乃至１０倍である。
【選択図】図４

Description

本発明は、高周波回路に用いられるカスコード接続回路及びその集積回路に関する。
電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコードＦＥＴは、例えば、携帯電話等の高周波増幅回路に用いられる。カスコードＦＥＴは、第１のＦＥＴと、第２のＦＥＴと、コンデンサとを備える。第１のＦＥＴのソース端子は接地され、第１のＦＥＴのドレイン端子は、第２のＦＥＴのソース端子に接続される。第１のＦＥＴのゲート端子、第１のＦＥＴのソース端子、及び第２のＦＥＴのドレイン端子は、それぞれ、カスコードＦＥＴのゲート端子、ソース端子、及びドレイン端子として作用する。また、第２のＦＥＴのゲート端子は、コンデンサを介して接地される（例えば、非特許文献１及び特許文献１参照。）。第２のＦＥＴのゲート端子は、ゲート電圧設定端子に接続され、その設定端子により直流電圧が印加される。通常、その設定端子には、０Ｖの電圧が印加されるが、場合により所望の電圧が印加される。
一般に、ＦＥＴの耐圧は１０〜３０Ｖと低く、それを動作させる場合には、第２のＦＥＴのドレイン端子に接続される高圧電源をＤＣ変換して降圧する必要がある。しかし、カスコードＦＥＴは、２つのＦＥＴを重ねることにより、ドレイン端子とソース端子との間の耐圧が、単一のＦＥＴの２倍になる。従って、カスコードＦＥＴを用いれば、降圧が不要となり、上述の電圧変換による変換損失が低減できる。よって、システム全体の効率が向上するという利点がある。
一方、ＦＥＴを備えた高周波用途の集積回路が開示されている（例えば、特許文献２参照。）。
ブルース Ｍ・グリーン（Ｂｒｕｃｅ Ｍ. Ｇｒｅｅｎ）等著、「Ｃａｓｃｏｄｅ Ｃｏｎｎｅｃｔｅｄ ＡｌＧａＮ／ＧａＮ ＨＥＭＴ'ｓ ｏｎ ＳｉＣ Ｓｕｂｓｔｒａｔｅｓ」，Ｍｉｃｒｏｗａｖｅ ａｎｄ Ｇｕｉｄｅｄ Ｗａｖｅ Ｌｅｔｔｅｒｓ，ＩＥＥＥ社，２０００年８月，第１０巻（ｖｏｌ．１０），第８号（ＮＯ．８），ｐ．３１６−３１８ 特開平６−２２４６４７号公報 特許第３１６９７７５号
しかし、非特許文献１及び特許文献１に開示されるようなカスコードＦＥＴにおいては、一般に、コンデンサの容量値が大きく設定され、高周波に対して第２のＦＥＴのゲート端子が短絡した状態となる。これにより、第１のＦＥＴのドレイン−ソース間電圧がほぼ一定に保たれ、動作電圧を高くしても、それに比例した出力電力が得られないという問題があった。また、それらのカスコードＦＥＴでは、第２のＦＥＴのドレイン−ソース間電圧のみが変動するが、その変動の幅（電圧振幅）は小さく、出力電力が小さいという問題があった。結果として、動作電圧を高くしても、カスコードＦＥＴ全体のドレイン−ソース間電圧の振幅が小さいので、出力電力が小さく、効率が低いという問題があった。
本発明の目的は、出力電力が大きく、かつ、高効率で動作するカスコード接続回路及びその集積回路を提供することである。
本発明によるカスコード接続回路は、２つの電界効果型トランジスタ（ＦＥＴ）がカスコード接続されて構成される。そのカスコード接続回路は、ソース端子が接地された第１のＦＥＴと、ソース端子が前記の第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、前記の第１のＦＥＴのソース端子と前記の第２のＦＥＴのゲート端子との間に接続された第１のコンデンサとを備える。前記の第１のコンデンサの容量値は、前記の第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍である。
本発明による集積回路は、本発明による上述のカスコード接続回路を少なくとも１つ集積化した集積回路である。その集積回路は、半導体基板上に、外部と接続可能なソース電極領域と、外部と接続可能なドレイン電極領域と、各々の前記のカスコード接続回路の前記の第１のＦＥＴのソース電極、前記の第１のＦＥＴのゲート電極、前記の第２のＦＥＴのゲート電極及び前記の第２のＦＥＴのドレイン電極から成るＦＥＴ領域と、前記の第１のコンデンサとして動作する単一のコンデンサ領域とを備える。前記のＦＥＴ領域における前記のソース電極及び前記のドレイン電極は、それぞれ、前記のソース電極領域及び前記のドレイン電極領域に電気的に接続される。前記のコンデンサ領域は、前記のＦＥＴ領域の近傍に配置される。
本発明によるカスコード接続回路によれば、２つの電界効果型トランジスタ（ＦＥＴ）がカスコード接続されたカスコード接続回路であって、ソース端子が接地された第１のＦＥＴと、ソース端子が第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、第１のＦＥＴのソース端子と、第２のＦＥＴのゲート端子との間に接続された第１のコンデンサとを備え、第１のコンデンサの容量値が、第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍であるので、出力電力が大きく、かつ、効率の良い回路が実現できる。
実施の形態１．
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の実施の形態１によるカスコード接続回路を示す。図１に示されるように、カスコード接続回路１０は、接合型ＦＥＴをカスコード接続することにより構成される。カスコード接続回路１０は、第１の接合型ＦＥＴ（Ｎ型）１２、第２の接合型ＦＥＴ（Ｎ型）１４、及びコンデンサ１６を備える。ここで、第１の接合型ＦＥＴ（以下、単に「ＦＥＴ」という。）１２及び第２のＦＥＴ１４は、その特性が等しいものとする。第１のＦＥＴ１２のソース（Ｓ）端子２２は接地され、ドレイン（Ｄ）端子は、第２のＦＥＴ１４のソース（Ｓ）端子に接続される。第２のＦＥＴ１４のドレイン（Ｄ）端子２４は、交流電源（平均電圧値Ｖｄｄ）に接続される。第１のＦＥＴ１２のゲート（Ｇ）端子２６、第１のＦＥＴ１２のソース（Ｓ）端子２２、及び第２のＦＥＴ１４のドレイン（Ｄ）端子２４は、それぞれ、カスコード接続回路１０のゲート端子、ソース端子、及びドレイン端子として作用する。コンデンサ１６は、その一端が第２のＦＥＴ１４のゲート端子２８に接続され、他端が第１のＦＥＴ１２のソース端子に接続される（接地される）。第２のＦＥＴ１４のゲート端子２８は、ゲート電圧設定端子３０に接続され、その設定端子３０により直流電圧が印加される。通常、その設定端子３０には、０Ｖの電圧が印加されるが、場合により所望の電圧が印加される。
図２は、図１に示されるカスコード接続回路の等価回路である。図２において、第１のＦＥＴ１２及び第２のＦＥＴ１４のドレイン−ソース間電圧の値は、それぞれ、Ｖｄｓ１及びＶｄｓ２で示され、第１のＦＥＴ１２及び第２のＦＥＴ１４のドレイン電流の値は、それぞれ、Ｉｄｓ１及びＩｄｓ２で示される。また、第１のＦＥＴ１２及び第２のＦＥＴ１４のゲート−ソース間容量の値は、Ｃｇｓ１及びＣｇｓ２で示され、第１のＦＥＴ１２及び第２のＦＥＴ１４のゲート−ソース間電圧の値は、それぞれ、Ｖｇｓ１及びＶｇｓ２で示される。
以下に、コンデンサ１６の容量値（Ｃ１）について説明する。図３は、図１のカスコード接続回路１０におけるコンデンサ１６の容量値Ｃ１を（ａ）０ｐＦ、（ｂ）０．６ｐＦ、（ｃ）２０ｐＦとして、動作シミュレーションを行ったときの、第１のＦＥＴ１２のドレイン−ソース間電圧（電圧値Ｖｄｓ１）及び第２のＦＥＴ１４のドレイン−ソース間電圧（電圧値Ｖｄｓ２）を示す波形図である。図３に示されるように、Ｃ１＝０ｐＦのときは、Ｖｄｓ２の振幅が小さく、Ｃ１＝２０ｐＦのときは、Ｖｄｓ１の振幅が小さい。これらに対し、Ｃ１をＲＦ（無線周波数）的に短絡とならない０．６ｐＦに設定したとき（Ｃ１＝０．６ｐＦ）は、Ｖｄｓ１及びＶｄｓ２が、共に、約±１０Ｖの範囲で変化し、カスコード接続回路１０の出力電圧が、±２０Ｖの範囲で変化する。以上により、Ｃ１を最適化すれば、カスコード接続回路１０の出力電力が大きくなるとともに、効率も増大することがわかる。なお、各々の波形図において、複数の曲線が存在するのは、カスコード接続回路に対する入力電力（実質的にはゲート端子２６に印加される入力電圧）を変化させているからである。
次に、図２の等価回路を用いて、具体的にＣ１の最適値を求める。図２の回路を参照すると、コンデンサ１６及び第２のＦＥＴ１４のゲート−ソース間容量に関して、以下の式（１）が成り立つ。
Figure 2005033650
 また、２つのＦＥＴが均等に動作するとき（図３（ｂ）参照。このとき、カスコード接続回路の出力電力は最大になる）、各々のＦＥＴを流れる電流及びその出力電圧の振幅が等しくなるので、以下の式（２）〜式（４）が成り立つ。
Figure 2005033650
 ここで、ｇｍは相互コンダクタンス、ＲＬは負荷抵抗の値を示す。
さらに、式（１）〜式（４）を用いて、以下の式（５）が得られる。
Figure 2005033650
 式（５）を参照すると、例えば、高周波回路に用いられる場合の一般的な条件である、ｇｍ＝４８ｍＳ、Ｃｇｓ２＝３ｐＦ、ＲＬ／２＝８９Ωのとき、Ｃ１＝０．９ｐＦとなる。これは、上述のシミュレーション結果におけるＣ１＝０．６ｐＦにほぼ一致し、このとき、カスコード接続回路１０の出力電力が大きくなるとともに、効率も増大することがわかる。
一般に、高周波回路に用いられるとき、１／｛ｇｍＲＬ／２−１｝の値は、ＦＥＴの種類や整合条件により、０．０１乃至１０程度に設定される。従って、出力電力が大きく、かつ、高効率で動作するカスコード接続回路を得るためには、Ｃ１がＣｇｓ２の０．０１倍乃至１０倍の範囲内にあればよい。
本実施の形態によるカスコード接続回路によれば、Ｃ１を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。
また、本実施の形態によるカスコード接続回路は、２つのＦＥＴをカスコード接続することにより、ソース−ドレイン間の耐圧が単一のＦＥＴの約２倍となる。従って、電源電圧の降圧が不要となり、それに伴う損失を低減できる。また本実施の形態によるカスコード接続回路によれば、耐圧の低いＦＥＴを用いた場合であっても、高電圧高出力動作が可能となる。
なお、本実施の形態によるカスコード接続回路においては、カスコード接続する半導体素子として接合型ＦＥＴを用いたが、金属酸化物半導体型ＦＥＴ（ＭＯＳ型ＦＥＴ）を用いた場合であっても、コンデンサの容量値を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。また、ＦＥＴの代わりにバイポーラトランジスタを用いた場合であっても、種々の条件を最適化することにより、出力電力が大きく、かつ、効率の良いカスコード接続回路が実現できる。
実施の形態２．
図４は、本発明の実施の形態２によるカスコード接続回路を示す。図４に示されるカスコード接続回路４０が、図１に示されるカスコード接続回路１０と異なる点は、ゲート設定端子３０が除去され、第１の抵抗４２及び第２の抵抗４４が追加された点である。第１の抵抗４２は、その一端が、第２のＦＥＴ１４のゲート端子２８に接続され、他端が第１のＦＥＴ１２のソース端子に接続される（接地される）。第２の抵抗４４は、第２のＦＥＴ１４のゲート端子２８と、第２のＦＥＴ１４のドレイン端子２４との間に接続される。
図４のカスコード接続回路４０においては、第１の抵抗４２及び第２の抵抗４４による抵抗分圧を用いて、ゲート端子２８に印加する電圧を定める。従って、ゲート設定端子を用いて電圧を印加する場合とは異なり、Ｖｄｄ＝０Ｖであっても、ゲート端子２８に順方向電流が流れることはなく、素子破壊を防止できるという利点がある。
図５は、図１に示されるカスコード接続回路の等価回路である。図５において、第１のＦＥＴ１２及び第２のＦＥＴ１４のドレイン−ソース間電圧の値は、それぞれ、Ｖｄｓ１及びＶｄｓ２で示され、第１のＦＥＴ１２及び第２のＦＥＴ１４のドレイン電流の値は、それぞれ、Ｉｄｓ１及びＩｄｓ２で示される。また、第１のＦＥＴ１２及び第２のＦＥＴ１４のゲート−ソース間容量の値は、Ｃｇｓ１及びＣｇｓ２で示され、第１のＦＥＴ１２及び第２のＦＥＴ１４のゲート−ソース間電圧の値は、それぞれ、Ｖｇｓ１及びＶｇｓ２で示される。
コンデンサ１６の容量値（Ｃ１）は、実施の形態１で説明したように、Ｃｇｓ２の０．０１倍乃至１０倍の範囲内に設定する。
本実施の形態によるカスコード接続回路４０は、実施の形態１によるカスコード接続回路１０と異なり、抵抗４２，４４を含む。従って、カスコード接続回路１０の出力電力は、これらの抵抗４２，４４の値によっても影響を受ける。以下に、カスコード接続回路４０において大きな出力電力を得るために、第１の抵抗４２の値（Ｒ１）及び第２の抵抗４４の値（Ｒ２）が満たすべき好ましい条件を求める。カスコード接続回路４０は、ドレイン−ソース間電圧の振幅が大きいときに、その出力電力が大きくなる。カスコード接続回路４０のドレイン−ソース間電圧の振幅が大きいときとは、２つのＦＥＴ１２，１４のドレイン−ソース間電圧の振幅が共に大きいときである。従って、抵抗値（Ｒ１，Ｒ２）は、各々のＦＥＴ１２，１４のドレイン−ソース間電圧の振幅が最大になるように、つまり、各々のＦＥＴ（１２，１４）のドレイン−ソース間電圧（Ｖｄｓ１，Ｖｄｓ２）が等しくなるように設定されることが好ましい。このとき、交流電源の平均電圧値はＶｄｄであるので、各々のＦＥＴのドレイン−ソース間電圧はＶｄｄ／２となり、図５の等価回路を用いて、以下の式（６）が成り立つ。
Figure 2005033650
 また、式（６）から、以下の式（７）が導かれる。
Figure 2005033650
式（７）が成り立つとき、各々のＦＥＴのドレイン−ソース間電圧がＶｄｄ／２に等しくなり、カスコード接続回路４０の出力電力が最大になる。例えば、Ｖｇｓ１（＝Ｖｇｓ２）＝−２．１Ｖ、Ｖｄｄ＝２４Ｖのとき、Ｒ１／Ｒ２＝０．７である。なお、この例において、Ｖｇｓ１＝−２．１Ｖのとき、第１のＦＥＴ１２のドレイン電流（電流値Ｉｄｓ１）は、ドレイン飽和電流（電流値Ｉｄｓｓ）の１／１０以下となる。
また、第１の抵抗４２に流れるＲＦ（無線周波数）電流は、第２のＦＥＴ１４のゲート−ソース間容量（容量値Ｃｇｓ２）に流れるＲＦ電流よりも十分小さくなければならない（図４の回路において、式（１）が成り立つのは、Ｒ１，Ｒ２＞＞１／ωＣｇｓ２のときである。）。ここで、第１の抵抗４２の、第２のＦＥＴ１４の単位ゲート幅当たりの抵抗値をＲ１０とすると、Ｒ１０は、以下の式（８）を満たす必要がある。
Figure 2005033650
 ここで、Ｗｇは、第２のＦＥＴ１４のゲート幅を示し、Ｃｇｓ２／Ｗｇは、第２のＦＥＴ１４の単位ゲート幅（１ｍｍ）当たりのゲート−ソース間容量の値を示す。例えば、ｆ＝２．１ＧＨｚ、Ｃｇｓ２＝３ｐＦ、Ｗｇ＝１．６ｍｍのとき、ω＝２πｆにより、Ｒ１０＞＞４０Ω／ｍｍが成り立つ。さらに、１桁以上の余裕をみて、Ｒ１０＞＞０．４ｋΩ／ｍｍが成り立つとき、第１の抵抗４２に流れるＲＦ電流が、第２のＦＥＴ１４のゲート−ソース間容量（容量値Ｃｇｓ２）に流れるＲＦ電流よりも十分小さくなる。
また、第１の抵抗４２には、第２のＦＥＴ１４のゲート漏れ電流が流れる。例えば、第２のＦＥＴ１４のドレイン−ゲート間電圧（電圧値Ｖｄｇ）が１２Ｖのとき（Ｖｄｇ＝１２）、第２のＦＥＴ１４の単位ゲート幅当たり、約１０μＡのゲート漏れ電流（電流値Ｉｇ）が流れる。この場合、漏れ電流が第１の抵抗４２に流れることにより、第２のＦＥＴのゲート電圧が変動しないように、第２のＦＥＴ１４の単位ゲート幅当たりの抵抗値Ｒ１０は、Ｒ１０×Ｉｇ＜＜１２を満たす必要がある。すなわち、Ｒ１０＜＜１２００ｋΩ／ｍｍが成り立つことが必要である。さらに、１桁以上の余裕をみて、Ｒ１＜＜１２０ｋΩ／ｍｍが成り立てば、第１の抵抗４２に流れる漏れ電流の影響を回避できる。
以上のことから、第１の抵抗４２の、第２のＦＥＴ１４の単位ゲート幅（１ｍｍ）当たりの抵抗値（Ｒ１０）が、０．４ｋΩより大きく、かつ、１２０ｋΩより小さいとき、高周波性能を損なわず、かつ、ゲート漏れ電流の影響を回避するすることができる。なお、カスコードＦＥＴの用途（８００ＭＨｚ以上の高周波帯）において、ｆ＝２．１ＧＨｚ、Ｃｇｓ＝３ｐＦといった値は一般的であり、０．４ｋΩ＜＜Ｒ１０＜＜１２０ｋΩという条件は、本実施の形態によるカスコードＦＥＴにおいて、単なる一例ではない。つまり、本実施の形態によるカスコードＦＥＴの構成を有する一般的なカスコードＦＥＴについても適用できる。また、最低０．１ｋΩ＜＜Ｒ１０＜＜１２０ｋΩの条件を満たせば、高周波性能を損なわず、かつ、ゲート漏れ電流の影響を回避できるという効果が得られる。
本実施の形態によるカスコード接続回路によれば、Ｃ１、Ｒ１及びＲ２を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。
また、本実施の形態によるカスコード接続回路によれば、Ｖｄｄ＝０の場合であっても、第２のＦＥＴ１４のゲート端子２８に順方向電流が流れることがない。従って、素子破壊が起こらず、安全性が高いという利点がある。
さらに、本実施の形態によるカスコード接続回路は、２つのＦＥＴをカスコード接続することにより、ソース−ドレイン間の耐圧が単一のＦＥＴの約２倍となる。従って、電源電圧の降圧が不要となり、それに伴う損失を低減できる。また本実施の形態によるカスコード接続回路によれば、耐圧の低いＦＥＴを用いた場合であっても、高電圧高出力動作が可能となる。
なお、本実施の形態によるカスコード接続回路においては、カスコード接続する半導体素子として接合型ＦＥＴを用いたが、金属酸化物半導体型ＦＥＴ（ＭＯＳ型ＦＥＴ）を用いた場合であっても、コンデンサの容量値及び抵抗の値を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。また、ＦＥＴの代わりにバイポーラトランジスタを用いた場合であっても、種々の条件を最適化することにより、出力電力が大きく、かつ、効率の良いカスコード接続回路が実現できる。
次に、上述のカスコード接続回路４０の集積回路について説明する。図６は、本実施の形態によるカスコード接続回路の集積回路の上面図である。図６を参照すると、基板５０上に３つのカスコード接続回路（カスコードＦＥＴ）が並列接続された場合の電極パターンが示されている。その電極パターンは、２つのソース電極領域５２、ゲート電極領域５４、ドレイン電極領域５６及びカスコード接続領域５８を備える。図６において、２つのソース電極領域５２及びゲート電極領域５４は、基板５０表面の左端に配置され、ドレイン電極領域５６は、基板５０表面の右端に配置される。カスコード接続領域５８は、それらの電極領域５２，５４，５６に挟まれた状態で、基板５０表面の中央に配置される。
カスコード接続領域５８には、上述の３つのカスコードＦＥＴが形成される。すなわち、ＦＥＴ、コンデンサ及び抵抗が形成される。以下に、このカスコード接続領域５８について説明する。まず、カスコード接続領域５８には、各々のカスコードＦＥＴのソース電極６０及びドレイン電極６２が、交互に並んで配列される。その配列方向は、ソース電極領域５２（ゲート電極領域５４）とドレイン電極領域５６が対向する方向に垂直である。また、ソース電極６０及びドレイン電極６２は、共に矩形状であり、それらの配列方向は、その矩形の長辺に垂直な方向である。また、各々のソース電極６０とドレイン電極６２との間には、カスコードＦＥＴにおける第１のＦＥＴと第２のＦＥＴの接続部として、浮き電極６４が設けられる。ソース電極６０及びドレイン電極６２は、それぞれ、立体交差するエアブリッジ６６を介して、左側のソース電極領域５２及び右側のドレイン電極領域５６に接続される。なお、以下では、隣接する１つのソース電極６０と１つのドレイン電極６２とから成るセルを、１組のＦＥＴセルという。
さらに、カスコード接続領域５８には、第１のＦＥＴのゲート電極６８（以下、「第１のゲート電極６８」という。）及び第２のＦＥＴのゲート電極７０（以下、「第２のゲート電極７０」という。）が配置される。第１のゲート電極６８及び第２のゲート電極７０は櫛型状であり、３つのカスコードＦＥＴに共通である。具体的に説明すると、第１のゲート電極６８は、ソース電極領域５２（ゲート電極領域５４）と複数のＦＥＴセルとの間で、ソース電極領域５２（ゲート電極領域５４）に沿って存在する直線部分と、その直線部分からソース電極６０と浮き電極６４との間に延びた枝部分とを有する。また、第２のゲート電極７０は、ドレイン電極領域５６と複数のＦＥＴセルとの間で、ドレイン電極領域５６に沿って存在する直線部分と、その直線部分から、ドレイン電極６２と浮き電極６４との間に延びた枝部分とを有する。第１のゲート電極６８は、基板５０左端のゲート電極領域５４に接続される。なお、以下では、ＦＥＴセル、第１のゲート電極６８及び第２のゲート電極７０から成る領域（点線Ｂで囲まれた領域）を、ＦＥＴ領域という。
さらに、カスコード接続領域５８は、ＦＥＴ領域に隣接して配列された電極７２を備える。電極７２は、第２のゲート電極７０に接続され、その電位は第２のゲート電極７０の電位と等しくなる。電極７２と、ＦＥＴ領域におけるその電極７２に最も近いソース電極６０との間には、コンデンサ１６（図４）として、ＭＩＭ（金属／容量絶縁膜／金属）キャパシタ７４が配置される。
さらに、カスコード接続領域５８には、電極７２に隣接して電極７６が配置される。電極７６は、ＦＥＴ領域のドレイン電極６２と同様に、エアブリッジ６６を介してドレイン電極領域５６に接続される。また、カスコード接続領域５８は、第１の抵抗４２及び第２の抵抗４４として、配線抵抗７８，８０を備える。図６において、第１の抵抗４２に対応する第１の配線抵抗７８は、ＭＩＭキャパシタ７４が接するソース電極６０と電極７２との間に接続される。また、第２の抵抗４４に対応する第２の配線抵抗８０は、第２のゲート電極７０と電極７６との間に接続される。
図６に示されるように、上述の電極パターンは、３つのカスコードＦＥＴに対して、単一のＭＩＭキャパシタ７４及び配線抵抗７８，８０を備える。
ここで、ソース電極領域５２、ゲート電極領域５４及びドレイン電極領域５６は、金ワイヤにより、集積回路の外部と結線される。なお、ソース電極領域５２は、その領域５２の下部に設けたビアホールにより、基板５０の裏面の接地電極に結線されてもよい。
図７は、図６の一点鎖線Ａ−Ａにおける断面図である。図７に示されるように、ソース電極６０、ドレイン電極６２及び浮き電極６４は、基板５０に形成されたイオン注入領域９０にオーミック接触するように設けられる。第１のゲート電極６８（枝部分）は、ソース電極６０と浮き電極６４との間に設けられ、第２のゲート電極７０（枝部分）は、ドレイン電極６２と浮き電極６４との間に設けられる。ここで、第１のゲート電極６８及び第２のゲート電極７０は、それぞれ、ドレイン電極６２よりもポテンシャルの低いソース電極６０側に寄せて設けられる。つまり、第１のゲート電極６８は、浮き電極６４よりもソース電極６０側に寄せて設けられ、第２のゲート電極７０は、ドレイン電極６２よりも、ソース電極６０に近い浮き電極６４側に寄せて設けられる。これにより、ＦＥＴの耐圧を大きくすることができる。なお、半導体基板５０は高抵抗であるため、浮き電極６４と周囲の電極とは十分に絶縁されている。従って、第１のＦＥＴ及び第２のＦＥＴが同時にオフとなったとしても、浮き電極６４の電位は、約１／２Ｖｄｄで保持され、オフ時の素子破壊は防止できる。
図６に示される電極パターンにおいては、カスコードＦＥＴの抵抗に対応する配線抵抗７８，８０、及びコンデンサに対応するキャパシタ７４が、ＦＥＴ領域に隣接して配置される。カスコードＦＥＴを集積化するとき、従来では、キャパシタ及び抵抗が、ＦＥＴが設けられた基板とは別の基板に設けられていた。本実施の形態による集積回路においては、キャパシタ７４及び配線抵抗７８，８０が、ＦＥＴと同一の基板上に設けられ、かつ、ＦＥＴ領域の近傍に配置されるので、それらと各々のＦＥＴとの距離が短くなり、各部品を接続する配線の長さも低減できる。従って、寄生インダクタンスを無視でき、このカスコードＦＥＴを十分高い周波数で動作させることが可能になる。
また、キャパシタ７４は、ＦＥＴ領域に隣接して配置された電極７２とＦＥＴ領域のソース電極６０との間で、その電極７２とそのソース電極６０に接続される。よって、キャパシタ７４と各々のＦＥＴとの距離が短くなり、寄生インダクタンスを低減できる。従って、コンデンサ１６の容量値Ｃ１を、寄生インダクタンスを無視して、容易にＣｇｓ２の０．０１倍乃至１０倍の範囲内に設定することが可能になる。
上述の電極パターンによれば、ＲＦ特性を損なうことなく、容量及び抵抗を組み込むことが可能である。
なお、本実施の形態による集積回路においては、浮き電極６４を設けたが、図８の断面図に示されるように省略してもよい。浮き電極６４を省略し、オーミック領域９０のみとした場合であっても、カスコードＦＥＴは、浮き電極６４がある場合と同様の動作を行う。浮き電極を省略すれば、オーミック領域を小さくできるので、チップサイズを小さくでき、コストの低減が可能になる。
なお、本実施の形態による集積回路においては、第１のＦＥＴのゲート長と第２のＦＥＴのゲート長が等しい（図７の断面図において、第１のゲート電極６８と第２のゲート電極７０の（電極６０，６２の配列方向における）長さが等しい）が、図９に示される断面図のように、第２のＦＥＴのゲート長を、第１のＦＥＴのゲート長よりも短く設定してもよい（図９の断面図において、第２のゲート電極７０の長さが、第１のゲート電極６８の長さよりも短い）。こうすれば、第２のＦＥＴの利得が高くなり、結果として、全体の利得が高くなる。また、製造のバラツキによりゲート長が変動しても、入力側の第１のＦＥＴのゲート長の方が、第２のＦＥＴのゲート長よりも変動率が小さくなるため、入力整合のバラツキが小さくなる。
なお、図６に示された電極パターンは一例であって、他の電極パターンを用いても、本実施の形態によるカスコード接続回路を実現できる。図１０は、基板５０上に３つのカスコードＦＥＴが並列接続された場合の別の電極パターンを示す。図１０の電極パターンにおいては、図６の電極パターンと比較して、ＭＩＭキャパシタ７４が、ドレイン電極領域５６を侵食するような形で、基板５０表面の右端に設けられる。ＭＩＭキャパシタ７４の上地金属は、１つのソース電極６０を介して、ソース電極領域５２に接続される。また、第２のゲート電極７０に接続された電極７２が除去され、ＭＩＭキャパシタ７４（の下地金属）や第１の配線７８が、直接、第２のゲート電極７０の直線部分に接続される。これにより、カスコード接続領域５８の面積を小さくでき、その結果、より小型で安価な集積回路を実現できる。また、同じ大きさの集積回路であれば、より多くのカスコードＦＥＴを並列接続して配置できるので、出力の大きい集積回路を実現することができる。
図１１は、電極パターンの更なる別の例を示す。図１１の電極パターンにおいては、基板５０上に７つのカスコードＦＥＴが並列接続されている。図１１に示されるように、この電極パターンにおいては、ドレイン電極領域５６に占有されていた領域の一部において、そのドレイン電極領域５６の一部に代えて複数のＭＩＭキャパシタ７４を設けることにより、コンデンサ１６を実現する。これにより、比較的多数のカスコードＦＥＴを並列接続する場合であっても、各々のＦＥＴからコンデンサ１６までの距離が短くなり、寄生インダクタンスを低減できる。結果として、図１１の電極パターンは十分高い高周波で使用できる。また、図１１の集積回路における複数のＭＩＭキャパシタ７４は、図１０のＭＩＭキャパシタ７４を分割することにより構成されるので、各々のキャパシタが小さい。よって、ドレイン電極領域５６の占有面積が小さい場合であっても、小型で安価な集積回路を実現できる。さらに、複数のＭＩＭキャパシタ７４を、ドレイン電極領域５６ではなくソース電極領域５２に設けた場合の電極パターンを図１２に示す。この場合、ソース電極領域５２が、キャパシタ７４の下地金属を兼ね、キャパシタ７４の上地金属は、エアブリッジ６６を介して、第２のゲート電極７０の枝部分に接続される。この場合であっても、ＭＩＭキャパシタ７４をドレイン電極領域５６に設けた場合と同様の効果が得られる。さらに、ソース電極領域５２が、キャパシタ７４の下地金属を兼ねるので、製造工程が低減でき、かつ、製造コストが低減できる。
なお、本実施の形態による集積回路においては、コンデンサ１６をＭＩＭキャパシタにより構成しているが、ギャップ容量や接合容量等の他の手段によって構成してもよい。また、第１の抵抗４２及び第２の抵抗４４も、配線抵抗ではなく、注入抵抗等の他の手段によって構成してもよい。また、並列接続するカスコードＦＥＴの個数（ＦＥＴのセル数）も任意であってよい。
図１３は、電極パターンの更なる別の例を示す。図１３（ａ）は、基板上に複数のセル集合体が配置された状態を示す上面図である。このように、複数のセル集合体が接続されることにより、カスコードＦＥＴが並列接続される。図１３（ｂ）は、図１３（ａ）に示された複数のセル集合体のうち、１つのセル集合体（図１３（ａ）において点線Ｃで囲まれた部分）を詳細に示す。図１３（ｂ）の電極パターンは、図６に示された電極パターンと異なり、ソース電極領域５２、ゲート電極領域５４及びドレイン電極領域５６が、それぞれ、セル集合体における右端、上端及び下端に配置される。そして、ＭＩＭキャパシタ７４が、セル集合体における左端に設けられる。並列接続された各々のカスコードＦＥＴのソース電極６０、ドレイン電極６２及び浮き電極６４は、ソース電極領域５２、ゲート電極領域５４、ドレイン電極領域５６及びＭＩＭキャパシタ７４に囲まれた状態で、ＦＥＴ領域に対するドレイン電極領域５６の配置方向（ゲート電極領域５４に対するドレイン電極領域５６の配置方向）に平行に配列される。また、その配列方向は、電極６０，６２，６４の形状である矩形の長辺に垂直な方向である。
第１のゲート電極６８及び第２のゲート電極７０は、それぞれ、櫛型状である。第１のゲート電極６８は、ソース電極領域５２に沿って存在する直線部分を備え、第２のゲート電極７０は、ＭＩＭキャパシタ７４に沿って存在する直線部分を備える。第１のゲート電極６８の直線部分は、ゲート電極領域５４に接続される。第２のゲート電極７０の直線部分は、第２のゲート−容量接続部１００を介して、ＭＩＭキャパシタ７４に接続される。この接続部１００は、例えば、ＭＩＭキャパシタ７４の下地金属配線である。
加えて、このセル集合体は、図１３（ａ）に示されるように、ＭＩＭキャパシタ７４の上地金属と、隣接するセルのソース電極領域５２とを接続する容量−ソース接続部１０２を備える。
ＦＥＴ領域における各々のソース電極６０は、エアブリッジ６６を介して右側のソース電極領域５２に接続され、各々のドレイン電極６２は、エアブリッジ１０４を介してドレイン電極領域５６に接続される。配線抵抗７８（第１の抵抗４２）は、各々のソース電極６０と第２のゲート電極７０との間に接続され、配線抵抗８０（第２の配線４４）は、各々のドレイン電極６２と第２のゲート電極７０との間に接続される。ソース電極領域５２は、ビアホールにより、半導体基板裏面の接地電極と接続される。
図１３からわかるように、各々のドレイン電極６２は、ドレイン電極領域５６と、エアブリッジ１０４によって接続される。これまで述べられた電極パターンにおいては、ドレイン電極６２とドレイン電極領域５６とを接続するエアブリッジの幅は、矩形状のドレイン電極６２の短辺の長さによって制限されていた。しかし、図１３の電極パターンにおいては、そのエアブリッジの幅が、ドレイン電極６２の短辺の長さではなく、長辺の長さによって制限される。従って、エアブリッジ１０４の幅（ｄ１）は、これまで述べられた電極パターンにおけるエアブリッジ６６の幅（ｄ２）よりも広くすることができる（ｄ１＞ｄ２）。例えば、ｄ２＝１０μｍのとき、ｄ１＝４００μｍである。これにより、ドレイン電極６２に大電流を流すことが可能になり、カスコード接続回路の出力電力を増大させることができる。
また、図１３に示される電極パターンにおいては、カスコードＦＥＴの抵抗に対応する配線抵抗７８，８０、及びコンデンサに対応するキャパシタ７４が、ＦＥＴ領域に隣接して配置される。従って、それらとＦＥＴ領域における各々のＦＥＴとの距離が短くなり、各部品を接続する配線の長さも低減できる。従って、寄生インダクタンスを無視でき、このカスコードＦＥＴを十分高い周波数で動作させることが可能になる。
また、上述の電極パターンによれば、ソース電極領域５２とＭＩＭキャパシタ７４が対向して配置され、ゲート電極領域５４とドレイン電極領域５６が対向して配置され、それぞれの対向する方向が垂直である。従って、パターンサイズを小型化することができ、集積回路の製造コストが低減できる。
なお、図１３においては、配線抵抗７８及び配線抵抗８０が、それぞれ、同じセル集合体内のソース電極領域５２及びドレイン電極領域５６に接続されるが、高抵抗が必要な場合には、抵抗の長さを長くするために、隣接するセルのソース電極領域５２及びドレイン電極領域５６に接続されてもよい。
なお、浮き電極６４は省略できる。また、第１のゲート電極６８及び第２のゲート電極７０は、それぞれの枝部分が、ドレイン電極６２よりもポテンシャルの低いソース電極６０側に寄せて設けられてもよい。さらに、第２のＦＥＴのゲート長を、第１のＦＥＴのゲート長よりも短く設定してもよい。それらの場合には、上述した効果と同様の効果が得られる。
なお、実施の形態１によるカスコード接続回路の集積回路は、図６、図１０〜図１２において、配線抵抗７８，８０、電極７６、及び電極７６とドレイン電極領域とを接続するエアブリッジ６６を除去した構成を有する。また、図１３においては、配線抵抗７８，８０を除去すれば、実施の形態１によるカスコード接続回路の集積回路を構成できる。
実施の形態３．
図１４は、本発明の実施の形態３によるカスコード接続回路を示す回路図である。本実施の形態によるカスコード接続回路が、実施の形態２によるカスコード接続回路と異なる点は、第１の抵抗４２の一端を、接地するのではなく、第１のＦＥＴ１２のゲート端子に接続する点である。
図１５は、本実施の形態によるカスコード接続回路の集積回路の上面図である。図１５を参照すると、基板５０上に３つのカスコードＦＥＴが並列接続された場合の電極パターンが示されている。図１５の電極パターンが、図６の電極パターンと異なる点は、電極７６の代わりに、ソース電極領域５２に接続された電極８２が、電極７２に隣接して配置され、第１の抵抗４２に対応する第１の配線抵抗７８が、第２のゲート電極に接続された電極７２と電極８２の間に接続され、かつ、第２の抵抗４４に対応する第２の配線抵抗８０が、電極７２とドレイン電極領域５６との間に接続される点である。
図１４のカスコード接続回路４０においては、第１の抵抗４２及び第２の抵抗４４による抵抗分圧を用いて、ゲート端子２８に印加する電圧を定める。従って、ゲート設定端子を用いて電圧を印加する場合とは異なり、Ｖｄｄ＝０Ｖであっても、ゲート端子２８に順方向電流が流れることはなく、素子破壊を防止できる。
本実施の形態によるカスコード接続回路によれば、Ｃ１，Ｒ１及びＲ２を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。
また、本実施の形態によるカスコード接続回路において、抵抗値（Ｒ１，Ｒ２）は、各々のＦＥＴ１２，１４のドレイン−ソース間電圧の振幅が最大になるように、つまり、各々のＦＥＴ（１２，１４）のドレイン−ソース間電圧（Ｖｄｓ１，Ｖｄｓ２）が等しくなるように設定される。
また、本実施の形態によるカスコード接続回路では、実施の形態２によるカスコード接続回路４０と同様に、高周波性能を損なわず、かつ、ゲート漏れ電流の影響を回避するために、第１の抵抗４２の、第２のＦＥＴ１４の単位ゲート幅（１ｍｍ）当たりの抵抗値（Ｒ１０）が、０．１ｋΩより大きく、かつ、１２０ｋΩより小さければよい。
本実施の形態によるカスコード接続回路によれば、実施の形態２によるカスコード接続回路と同一の効果が得られる。
また、図１５に示される電極パターンにおいては、カスコードＦＥＴの抵抗に対応する配線抵抗７８，８０、及びコンデンサに対応するキャパシタ７４が、ＦＥＴ領域に隣接して配置される。従って、それらとＦＥＴ領域における各々のＦＥＴとの距離が短くなり、各部品を接続する配線の長さも低減できる。従って、寄生インダクタンスを無視でき、このカスコードＦＥＴを十分高い周波数で動作させることが可能になる。
なお、図１５に示された電極パターンは一例であって、他の電極パターンを用いても、本実施の形態によるカスコード接続回路を実現できる。例えば、図１０や図１１に示されるように、ドレイン電極領域５６に占有されていた領域の一部において、ドレイン電極領域５６に代えて１以上のＭＩＭキャパシタ７４を設けることにより、コンデンサ１６を実現してもよい。また、図１２に示されるように、ＭＩＭキャパシタ７４を、ドレイン電極領域５６ではなくソース電極領域５２に設けてもよい。さらには、図１３に示されるように、カスコードＦＥＴのドレイン電極６２とドレイン電極領域５６とを幅の広いエアブリッジを用いて接続するようにしてもよく、また、それぞれのセル集合体のＭＩＭキャパシタ７４が隣接するセル集合体のソース電極領域に接続される構成にしてもよい。それらの場合であっても、実施の形態２による集積回路と同様の効果が得られる。
さらに、集積回路の断面は、図７〜図９に示される断面のいずれであってもよい。それらの場合には、実施の形態２による集積回路と同様の効果が得られる。
実施の形態４．
図１６は、本発明の実施の形態４によるカスコード接続回路を示す回路図である。図１６に示されるように、カスコード接続回路２００は、ｎ（ｎ≧３：ｎは正の整数）個の接合型ＦＥＴをカスコード接続することにより構成される。カスコード接続回路２００は、ｎ個のＮ型ＦＥＴ（ＦＥＴ１乃至ＦＥＴｎ）、ｎ−１個のコンデンサ、及びｎ個の抵抗を備える。ここで、ｎ個のＦＥＴは、特性が等しいものとする。第１のＦＥＴ（ＦＥＴ１）は、そのソース（Ｓ）端子が接地され、そのドレイン（Ｄ）端子が第２のＦＥＴ（ＦＥＴ２）のソース（Ｓ）端子に接続される。第ｍ（２≦ｍ≦ｎ：ｍは正の整数）のＦＥＴ（ＦＥＴｍ）は、そのソース端子が第ｍ−１のＦＥＴ（ＦＥＴｍ−１）のドレイン端子に接続される。第ｎのＦＥＴ（ＦＥＴｎ）は、ソース端子が第ｎ−１のＦＥＴ（ＦＥＴｎ−１）のドレイン端子に接続され、ドレイン端子が交流電源に接続される。第１のＦＥＴのソース端子２２２、第ｎのＦＥＴ（ＦＥＴｎ）のドレイン端子２２４及び第１のＦＥＴのゲート（Ｇ）端子２２６は、それぞれ、カスコード接続回路２００のソース端子、ドレイン端子、及びゲート端子として作用する。第ｍ−１のコンデンサ（容量値Ｃｍ−１）は、一端が第１のＦＥＴのソース端子に接続され（接地され）、他端が第ｍのＦＥＴのゲート端子に接続される。
第１の抵抗（抵抗値Ｒ１）は、一端が接地され、他端が第２のＦＥＴのゲート端子に接続される。第ｋ（２≦ｋ≦ｎ−１：ｋは正の整数）の抵抗（抵抗値Ｒｋ）は、その一端が第ｋ＋１のＦＥＴ（ＦＥＴｋ＋１）のゲート端子に接続され、他端が第ｋのＦＥＴのゲート端子に接続される。第ｎの抵抗（抵抗値Ｒｎ）は、一端が第ｎのＦＥＴのドレイン端子に接続され、他端が第ｎのＦＥＴのゲート端子に接続される。
図１７は、図１６に示されるカスコード接続回路の等価回路である。図１７において、第ｑ（１≦ｑ≦ｎ：ｑは正の整数）のＦＥＴ（ＦＥＴｑ）のドレイン−ソース間電圧及びドレイン電流の値は、それぞれ、Ｖｄｓｑ及びＩｄｓｑで示される。また、第ｑのＦＥＴのゲート−ソース間容量の値、及びゲート−ソース間電圧の値は、それぞれ、Ｃｇｓｑ及びＶｇｓｑで示される。
まず、各々のコンデンサについて説明する。図１７の等価回路を用いて、具体的に容量値Ｃｍ−１の最適値を求める。図１７の回路を参照すると、各々のコンデンサに関して、以下の式（９）〜式（１１）が成り立つ。なお、各々のＦＥＴのゲート−ソース間容量は全て等しいものとする（Ｃｇｓｑ＝Ｃｇｓ）。
Figure 2005033650
 なお、Ｒｊ＞＞１／ωＣｇｓである。
全てのＦＥＴが均等に動作するとき、各々のＦＥＴを流れる電流及びその出力電圧の振幅が等しくなるので、以下の式（１２）及び（１３）が成り立つ。
Figure 2005033650
 ここで、ｇｍは相互コンダクタンスを示し、ＲＬは負荷抵抗の値を示す。
さらに、式（１２）及び式（１３）を用いて、以下の式（１４）が得られる。
Figure 2005033650
 この式（１４）により、Ｃ１＞Ｃ２＞Ｃ３＞Ｃ４…＞Ｃｎ−１の関係が得られる。また、式（１４）に対し、例えば、高周波機器に用いられる場合の一般的な条件である、ｇｍ＝４８ｍＳ、Ｃｇｓ＝３ｐＦ、ＲＬ／ｎ＝８９Ωを代入すると、Ｃ１＝０．９ｐＦ、Ｃ２＝０．４ｐＦ、Ｃ３＝０．２５ｐＦ、Ｃ４＝０．１９ｐＦとなる。
ハーモニックバランスシミュレーションによれば、個々の容量値をほぼ近い値に設定すると、各々のＦＥＴの電圧振幅が均等になって、より大きな出力電力及びより良い効率が得られる。従って、各々の容量値をＣ１＞Ｃ２＞Ｃ３＞Ｃ４…＞Ｃｎ−１に設定すれば、カスコード接続回路２００の出力電力が大きくなるとともに、効率も増大する。すなわち、出力電力が大きく、かつ、高効率で動作するカスコード接続回路を得るためには、Ｃ１がＣｇｓの０．０１倍乃至１０倍の範囲内にあり、Ｃ１＞Ｃ２＞…＞Ｃｊ＞…＞Ｃｎ−１が成り立つことが必要である。
本実施の形態によるカスコード接続回路によれば、Ｃ１乃至Ｃｎ−１を最適化することにより、出力電力が大きく、かつ、効率の良い回路が実現できる。
なお、実施の形態１と同様に、本実施の形態によるカスコード接続回路において、抵抗が存在しない場合であっても、上述のようにＣｍ−１を最適化することにより、出力電力が大きく、かつ、効率のよい回路が実現できる。
次に、カスコード接続回路２００において大きな出力電力を得るために、各々の抵抗４２の値（Ｒｑ）が満たすべき好ましい条件を求める。各々の抵抗値（Ｒｑ）は、各々のＦＥＴ（ＦＥＴｑ）のドレイン−ソース間電圧の振幅が最大になるように、つまり、各々のＦＥＴのドレイン−ソース間電圧（Ｖｄｓｑ）が同電位となるように設定されることが好ましい。このとき、交流電源の平均電圧値をＶｄｄとすると、各々のＦＥＴのドレイン−ソース間電圧はＶｄｄ／ｎとなる。また、そのとき、各々のＦＥＴのゲート−ソース間電圧及びドレイン電流が等しい。これにより、図１７の等価回路を参照すると、以下の式（１５）が成り立つ。
Figure 2005033650
 ここで、Ｖｇｓｑ＝Ｖｇｓ１である。
式（１５）により、以下の式（１６）〜式（１８）が成り立つように各々の抵抗値を設定すると、全てのＦＥＴのドレイン−ソース間電圧が、それぞれ、Ｖｄｄ／ｎとなって等しくなる。
Figure 2005033650
 従って、式（１６）〜式（１８）が成り立つように、各々の抵抗値を設定すると、カスコード接続回路２００の出力電力が最大となる。
また、実施の形態２によるカスコード接続回路と同様に、第ｐ＋１（１≦ｐ≦ｎ−１：ｐは正の整数）のＦＥＴの単位ゲート幅（１ｍｍ）当たりの第ｐの抵抗の値（Ｒｐ０）が、０．４ｋΩより大きく、かつ、１２０ｋΩより小さければ、高周波性能を損なわず、かつ、ゲート漏れ電流の影響を回避することができる。
さらに、本実施の形態によるカスコード接続回路は、ｎ個のＦＥＴをカスコード接続することにより、ソース−ドレイン間の耐圧が単一のＦＥＴの約ｎ倍となる。従って、電源電圧の降圧が不要となり、それに伴う損失を低減できる。
また、本実施の形態によるカスコード接続回路は、抵抗による抵抗分圧を用いて、各々のＦＥＴのゲート端子に印加する電圧を定める。従って、ゲート設定端子を用いて電圧を印加する場合とは異なり、Ｖｄｄ＝０Ｖであっても、それらのゲート端子に順方向電流が流れることはなく、素子破壊を防止できる。
なお、本実施の形態によるカスコード接続回路においては、第１の抵抗（抵抗値Ｒ１）の一端を接地したが、第１のＦＥＴ（ＦＥＴ１）のゲート端子に接続してもよい。その場合にも、各々の抵抗の値（Ｒ１乃至Ｒｎ）は、各々のＦＥＴ（ＦＥＴ１乃至ＦＥＴｎ）のドレイン−ソース間電圧の振幅が最大になるように、つまり、各々のＦＥＴ（１２，１４）のドレイン−ソース間電圧（Ｖｄｓ１乃至Ｖｄｓｎ）が等しくなるように設定されることが好ましい。また、第ｐ＋１（１≦ｐ≦ｎ−１：ｐは正の整数）のＦＥＴの単位ゲート幅（１ｍｍ）当たりの第ｐの抵抗の値（Ｒｐ０）が、０．４ｋΩより大きく、かつ、１２０ｋΩより小さければ、高周波性能を損なわず、かつ、ゲート漏れ電流の影響を回避できる。
次に、本実施の形態によるカスコード接続回路の集積回路について説明する。図１８は、３個のＦＥＴをカスコード接続したカスコード接続回路の集積回路の上面図である。図１８を参照すると、基板５０上に３つのカスコード接続回路（カスコードＦＥＴ）が並列接続された場合の電極パターンが示されている。その電極パターンは、２つのソース電極領域５２、ゲート電極領域５４、ドレイン電極領域５６及びカスコード接続領域５８を備える。図６において、２つのソース電極領域５２及びゲート電極領域５４は、基板５０表面の左端に配置され、ドレイン電極領域５６は、基板５０表面の右端に配置される。カスコード接続領域５８は、それらの電極領域５２，５４，５６に挟まれた状態で、基板５０表面の中央に配置される。
図１８に示される電極パターンは、図６に示される電極パターンと異なり、各々のカスコードＦＥＴのソース電極６０とドレイン電極６２の間に、それぞれ、第１のＦＥＴと第２のＦＥＴの接続部、及び第２のＦＥＴと第３のＦＥＴの接続部として、２つの浮き電極６４が配置される。さらに、図６に示される電極パターンに加えて、第３のＦＥＴのゲート電極（以下、「第３のゲート電極」という。）２５０、第２のコンデンサ（容量値Ｃ２）としてのＭＩＭキャパシタ２５２及び第３の抵抗としての配線抵抗２５４を備える。
第３のゲート電極２５０は、ドレイン電極領域５６と第２のゲート電極７０との間で、ドレイン電極領域５６に沿って存在する直線部分を備える。第１のゲート電極６８、第２のゲート電極７０及び第３のゲート電極２５２は、それぞれの枝部分が、ドレイン電極６２よりもポテンシャルの低いソース電極６０側に寄せて設けられる。なお、図１８の電極パターンにおいて、ＦＥＴ領域は、ＦＥＴセル、第１のゲート電極６８、第２のゲート電極７０及び第３のゲート電極２５０から成る。
ＭＩＭキャパシタ２５２及び第３の配線抵抗２５４は、ＦＥＴ領域に関して、ＭＩＭキャパシタ７３、第１の配線抵抗７８及び第２の配線抵抗８０と反対側に設けられる。ＭＩＭキャパシタ２５２は、ソース電極領域５２に接続された電極２５６と、第３のゲート電極２５０に接続された電極２５８の間で、それらと接続するように配置される。
第２の抵抗に対応する配線抵抗８０は、第２のゲート電極７０に接続された電極７２と、第３のゲート電極２５０の間に接続される。第３の配線抵抗２５４は、第３のゲート電極２５０に接続された電極２５８とドレイン電極領域５６との間に接続される。
図１８に示される電極パターンにおいては、配線抵抗７８，８０，２５４及びキャパシタ７４，２５２が、ＦＥＴ領域に隣接して配置される。従って、これらとＦＥＴ領域における各々のＦＥＴとの距離が短くなり、各部品を接続する配線の長さも低減できる。従って、寄生インダクタンスを無視でき、このカスコードＦＥＴを十分高い周波数で動作させることが可能になる。
なお、図１８に示された電極パターンは一例であって、他の電極パターンを用いても、本実施の形態によるカスコード接続回路を実現できる。例えば、図１０や図１１に示されるように、ドレイン電極領域５６に占有されていた領域の一部において、ドレイン電極領域５６に代えて、１以上のＭＩＭキャパシタ７４及び／又はＭＩＭキャパシタ２５２を設けることにより、各々のコンデンサを実現してもよい。また、図１２に示されるように、ＭＩＭキャパシタ７４及び／又はＭＩＭキャパシタ２５２を、ドレイン電極領域５６ではなくソース電極領域５２に設けてもよい。そのような場合であっても、実施の形態２による集積回路と同様の効果が得られる。
なお、実施の形態２で説明したように、浮き電極６４は省略できる。また、第２のＦＥＴのゲート長及び第３のＦＥＴのゲート長を、第１のＦＥＴのゲート長よりも短く設定してもよい。それらの場合には、実施の形態２で説明された効果と同様の効果が得られる。
実施の形態５．
図１９は、実施の形態１から実施の形態４のいずれかに記載のカスコードＦＥＴを用いた高周波増幅回路のブロック図である。図１９に示されるように、高周波増幅回路３００は、カスコードＦＥＴ３０２、入力側整合回路３０４、及び出力側整合回路３０６を備える。入力側整合回路３０４は、カスコードＦＥＴ３０２の入力インピーダンスの整合を行う。また、出力側整合回路３０６は、カスコードＦＥＴ３０２の出力インピーダンスの整合を行う。例えば、増幅回路３００が携帯電話に用いられるとき、出力側整合回路３０６は、カスコードＦＥＴ３０２の出力インピーダンスと、アンテナの入力インピーダンスとを、５０Ωで一致させる。
本実施の形態による高周波増幅回路は、実施の形態１から実施の形態４のいずれかで述べられたカスコードＦＥＴを用いているので、高電圧で動作可能である。また、電源の電流容量が削減できるので、小型化が可能であり、コストも低減できる。
本発明の実施の形態１によるカスコードＦＥＴの回路図。 図１のカスコードＦＥＴの等価回路の回路図。 図１のカスコードＦＥＴにおいて、コンデンサの容量値を変化させた場合の各ＦＥＴのドレイン−ソース間電圧を示す波形図。 本発明の実施の形態２によるカスコードＦＥＴの回路図。 図４のカスコードＦＥＴの等価回路の回路図。 図４のカスコードＦＥＴを備える集積回路の電極パターンを示す図。 図６の一点鎖線Ａ−Ａにおける断面図。 図７の断面の変形例を示す図。 図７の断面の別の変形例を示す図。 図６の電極パターンの第１の変形例を示す図。 図６の電極パターンの第２の変形例を示す図。 図６の電極パターンの第３の変形例を示す図。 図６の電極パターンの第４の変形例を示す図。 本発明の実施の形態３によるカスコードＦＥＴの回路図。 図１４のカスコードＦＥＴを備える集積回路の電極パターンを示す図。 本発明の実施の形態４によるカスコードＦＥＴの回路図。 図１６のカスコードＦＥＴの等価回路の回路図。 ３個のＦＥＴをカスコード接続したカスコードＦＥＴを備える集積回路の電極パターンを示す図。 本発明によるカスコードＦＥＴを用いた高周波増幅回路のブロック図。
符号の説明
１２，１４ ＦＥＴ、 １６ コンデンサ、 １８，２０ 抵抗、 ２２ ソース端子、 ２４ ドレイン端子、 ２６ ゲート端子

Claims (24)

  1. ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
    ソース端子が接地された第１のＦＥＴと、
    ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
    前記第１のＦＥＴのソース端子と、前記第２のＦＥＴのゲート端子との間に接続された第１のコンデンサと
    を備え、
    前記第１のコンデンサの容量値が、前記第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍であることを特徴とする回路。
  2. ２つのＦＥＴがカスコード接続されたカスコード接続回路であって、
    ソース端子が接地された第１のＦＥＴと、
    ソース端子が前記第１のＦＥＴのドレイン端子に接続された第２のＦＥＴと、
    前記第１のＦＥＴのソース端子と、前記第２のＦＥＴのゲート端子との間に接続された第１のコンデンサと、
    前記第１のＦＥＴのソース端子と、前記第２のＦＥＴのゲート端子との間に接続された第１の抵抗と、
    前記第２のＦＥＴのゲート端子と、前記第２のＦＥＴのドレイン端子との間に接続された第２の抵抗と
    を備え、
    前記第１のコンデンサの容量値が、前記第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍であることを特徴とする回路。
  3. 前記第１の抵抗の値が、前記第２のＦＥＴのゲート幅１ｍｍ当たり、０．１ｋΩより大きく、かつ、１２０ｋΩより小さいことを特徴とする請求項２に記載のカスコード接続回路。
  4. ｎ（３以上の正の整数）個のＦＥＴがカスコード接続されたカスコード接続回路であって、
    ｎ−１個のコンデンサを備え、
    ｍが２乃至ｎの正の整数であるとき、ｎ個の前記ＦＥＴは、ソース端子が接地された第１のＦＥＴと、ソース端子が第ｍ−１のＦＥＴのドレイン端子に接続された第ｍのＦＥＴとから成り、
    ｎ−１個の前記コンデンサは、前記第１のＦＥＴのソース端子と前記第ｍのＦＥＴのゲート端子との間に接続された第ｍ−１のコンデンサから成り、
    前記第１のコンデンサの容量値が、前記第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍であることを特徴とする回路。
  5. ｎ（３以上の正の整数）個のＦＥＴがカスコード接続されたカスコード接続回路であって、
    ｎ−１個のコンデンサと、
    ｎ−１個の抵抗と
    を備え、
    ｍが２乃至ｎの正の整数であるとき、ｎ個の前記ＦＥＴは、ソース端子が接地された第１のＦＥＴと、ソース端子が第ｍ−１のＦＥＴのドレイン端子に接続された第ｍのＦＥＴとから成り、
    ｎ−１個の前記コンデンサは、前記第１のＦＥＴのソース端子と前記第ｍのＦＥＴのゲート端子との間に接続された第ｍ−１のコンデンサから成り、
    ｋが２乃至ｎ−１の正の整数であるとき、ｎ−１個の前記抵抗は、
    前記第１のＦＥＴのソース端子と、前記第２のＦＥＴのゲート端子との間に接続された第１の抵抗と、
    前記第ｋのＦＥＴのゲート端子と、前記第ｋ＋１のＦＥＴのゲート端子との間に接続された第ｋの抵抗と、
    前記第ｎのＦＥＴのゲート端子と、前記第ｎのＦＥＴのドレイン端子との間に接続された第ｎの抵抗と
    から成り、
    前記第１のコンデンサの容量値が、前記第２のＦＥＴのゲート−ソース間容量の値の０．０１倍乃至１０倍であることを特徴とする回路。
  6. ｐが１乃至ｎ−１の正の整数であるとき、前記第ｐの抵抗の値が、前記第ｐ＋１のＦＥＴのゲート幅１ｍｍ当たり、０．１ｋΩより大きく、かつ、１２０ｋΩより小さいことを特徴とする請求項５に記載のカスコード接続回路。
  7. ｋが２乃至ｎ−１の正の整数であるとき、前記第ｋのコンデンサの容量値が、前記第ｋ−１のコンデンサの容量値よりも小さいことを特徴とする請求項４から請求項６のいずれかに記載のカスコード接続回路。
  8. 各々の前記抵抗の値が、各々の前記ＦＥＴのドレイン−ソース間電圧が等しくなるように定められる請求項２、請求項３、及び請求項５から請求項７のいずれかに記載のカスコード接続回路。
  9. 前記第１の抵抗が、前記第２のＦＥＴのゲート端子と、前記第１のＦＥＴのゲート端子との間に接続されることを特徴とする請求項２、請求項３、請求項５から請求項８のいずれかに記載のカスコード接続回路。
  10. 請求項１に記載のカスコード接続回路を少なくとも１つ集積化した集積回路であって、半導体基板上に、
    外部と接続可能なソース電極領域と、
    外部と接続可能なドレイン電極領域と、
    各々の前記カスコード接続回路の前記第１のＦＥＴのソース電極、前記第１のＦＥＴのゲート電極、前記第２のＦＥＴのゲート電極及び前記第２のＦＥＴのドレイン電極から成るＦＥＴ領域と、
    前記第１のコンデンサとして動作する単一のコンデンサ領域と
    を備え、
    前記ＦＥＴ領域における前記ソース電極及び前記ドレイン電極が、それぞれ、前記ソース電極領域及び前記ドレイン電極領域に電気的に接続され、
    前記コンデンサ領域が、前記ＦＥＴ領域の近傍に配置されることを特徴とする回路。
  11. 請求項２、請求項３、及び請求項８及び請求項９のいずれかに記載のカスコード接続回路を少なくとも１つ集積化した集積回路であって、半導体基板上に、
    外部と接続可能なソース電極領域と、
    外部と接続可能なドレイン電極領域と、
    各々の前記カスコード接続回路の前記第１のＦＥＴのソース電極、前記第１のＦＥＴのゲート電極、前記第２のＦＥＴのゲート電極及び前記第２のＦＥＴのドレイン電極から成るＦＥＴ領域と、
    前記第１のコンデンサとして動作する単一のコンデンサ領域と、
    各々の前記抵抗として動作する複数の抵抗領域と
    を備え、
    前記ＦＥＴ領域における前記ソース電極及び前記ドレイン電極が、それぞれ、前記ソース電極領域及び前記ドレイン電極領域に電気的に接続され、
    前記コンデンサ領域及び各々の前記抵抗領域が、前記ＦＥＴ領域の近傍に配置されることを特徴とする回路。
  12. 請求項４又は請求項７に記載のカスコード接続回路を少なくとも１つ集積化した集積回路であって、ｑが１乃至ｎの正の整数であるとき、半導体基板上に、
    外部と接続可能なソース電極領域と、
    外部と接続可能なドレイン電極領域と、
    各々の前記カスコード接続回路の前記第１のＦＥＴのソース電極、前記第ｑのＦＥＴのゲート電極及び前記第ｎのＦＥＴのドレイン電極から成るＦＥＴ領域と、
    各々の前記コンデンサとして動作するｎ−１個のコンデンサ領域と
    を備え、
    前記ＦＥＴ領域における前記ソース電極及び前記ドレイン電極が、それぞれ、前記ソース電極領域及び前記ドレイン電極領域に電気的に接続され、
    各々の前記コンデンサ領域が、前記ＦＥＴ領域の近傍に配置されることを特徴とする回路。
  13. 請求項５から請求項９のいずれかに記載のカスコード接続回路を少なくとも１つ集積化した集積回路であって、ｑが１乃至ｎの正の整数であるとき、半導体基板上に、
    外部と接続可能なソース電極領域と、
    外部と接続可能なドレイン電極領域と、
    各々の前記カスコード接続回路の前記第１のＦＥＴのソース電極、前記第ｑのＦＥＴのゲート電極及び前記第ｎのＦＥＴのドレイン電極から成るＦＥＴ領域と、
    各々の前記コンデンサとして動作するｎ−１個のコンデンサ領域と、
    各々の前記抵抗として動作する複数の抵抗領域と
    を備え、
    前記ＦＥＴ領域における前記ソース電極及び前記ドレイン電極が、それぞれ、前記ソース電極領域及び前記ドレイン電極領域に電気的に接続され、
    各々の前記コンデンサ領域及び各々の前記抵抗領域が、前記ＦＥＴ領域の近傍に配置されることを特徴とする回路。
  14. 前記ＦＥＴ領域が、前記ソース電極領域と前記ドレイン電極との間に配置され、
    前記コンデンサ領域の少なくとも１つが、前記ＦＥＴ領域における前記ソース電極に隣接して設けられることを特徴とする請求項１０から請求項１３のいずれかに記載の集積回路。
  15. 各々の前記コンデンサ領域が、前記ドレイン電極領域又は前記ソース電極領域に占有された領域の一部において、前記ドレイン電極領域又は前記ソース電極領域の一部に代わって設けられることを特徴とする請求項１０から請求項１３のいずれかに記載の集積回路。
  16. 各々の前記コンデンサ領域が、複数の部分コンデンサ領域から成り、各々の前記部分コンデンサ領域が、前記ＦＥＴ領域の近傍に配置されることを特徴とする請求項１０から請求項１３のいずれかに記載の集積回路。
  17. 各々の前記部分コンデンサ領域が、前記ドレイン電極領域又は前記ソース電極領域に占有された領域の一部において、前記ドレイン電極領域又は前記ソース電極領域の一部に代わって設けられることを特徴とする請求項１６に記載の集積回路。
  18. 前記ＦＥＴ領域において、前記ソース電極及び前記ドレイン電極が、それぞれ、矩形状であり、
    前記ソース電極及び前記ドレイン電極が、その矩形の長辺に垂直な方向に交互に配列され、
    前記ＦＥＴ領域に対する前記ドレイン電極領域の配置配向は、前記ソース電極及び前記ドレイン電極の配列方向に平行であり、
    前記ＦＥＴ領域における各々の前記ドレイン電極は、エアブリッジによって、前記ドレイン電極領域に接続されることを特徴とする請求項１０から請求項１７のいずれかに記載の集積回路。
  19. 請求項１から請求項３、請求項８、及び請求項９のいずれかに記載のカスコード接続回路を複数個集積化した集積回路であって、半導体基板上に、
    外部と接続可能な複数のソース電極領域と、
    外部と接続可能な複数のドレイン電極領域と、
    各々の前記カスコード接続回路の前記第１のＦＥＴのソース電極、前記第１のＦＥＴのゲート電極、前記第２のＦＥＴのゲート電極及び前記第２のＦＥＴのドレイン電極から成る複数の前記ＦＥＴ領域と、
    前記第１のコンデンサとして動作する複数のコンデンサ領域と
    を備え、かつ、
    それぞれが、単一の前記ソース電極領域、単一の前記ドレイン電極領域、単一の前記ＦＥＴ領域、及び単一の前記コンデンサ領域を備える複数のセル集合体を含み、
    各々の前記セル集合体において、
    前記コンデンサ領域、及び前記ソース電極領域は対向して配置され、
    前記ＦＥＴ領域が、前記コンデンサ領域及び前記ソース電極領域に挟まれるように配置され、
    前記ＦＥＴ領域に対する前記ドレイン電極領域の配置方向は、前記コンデンサ領域に対する前記ソース電極領域の配置方向と垂直であり、
    各々の前記セル集合体の前記コンデンサ領域が、隣接する前記セル集合体の前記ソース電極領域に接続されることを特徴とする回路。
  20. 前記ＦＥＴ領域において、前記ソース電極及び前記ドレイン電極が交互に配置され、各々の前記カスコード接続回路の前記ソース電極と前記ドレイン電極との間に、各々のＦＥＴを接続する接続部としてイオン注入領域を設けることを特徴とする請求項１０から請求項１９のいずれかに記載の集積回路。
  21. 前記ＦＥＴ領域において、各々の前記カスコード接続回路の前記ソース電極と前記ドレイン電極との間に、前記第１のＦＥＴのゲート電極（以下、「第１のゲート電極」という。）の一部、及び前記第２のＦＥＴのゲート電極（以下、「第２のゲート電極」という。）の一部が設けられ、前記第１のゲート電極の一部及び前記第２のゲート電極の一部が、それぞれ、前記ドレイン電極よりも前記ソース電極に寄せて配置されることを特徴とする請求項１０、請求項１１、請求項１４から請求項２０のいずれかに記載の集積回路。
  22. ｑが１乃至ｎの正の整数であるとき、前記ＦＥＴ領域において、各々の前記カスコード接続回路の前記ソース電極と前記ドレイン電極との間に、前記第ｑのゲート電極の一部が設けられ、前記第ｑのゲート電極の一部が、それぞれ、前記ドレイン電極よりも前記ソース電極に寄せて配置されることを特徴とする請求項１２から請求項２０のいずれかに記載の集積回路。
  23. 前記ＦＥＴ領域において、各々の前記カスコード接続回路の前記ソース電極と前記ドレイン電極との間に、前記第１のゲート電極の一部、及び前記第２のゲート電極の一部が設けられ、前記ソース電極と前記ドレイン電極の配列方向に平行な長さについて、前記第１のゲート電極の一部の長さが、前記第２のゲート電極の一部の長さよりも長いことを特徴とする請求項１０、請求項１１、及び請求項１４から請求項２１のいずれかに記載の集積回路。
  24. ｑが１乃至ｎの正の整数であるとき、前記ＦＥＴ領域において、各々の前記カスコード接続回路の前記ソース電極と前記ドレイン電極との間に、前記第ｑのゲート電極の一部が設けられ、前記ソース電極と前記ドレイン電極の配列方向に平行な長さについて、前記第１のゲート電極の一部の長さが、それ以外のゲート電極の一部の長さよりも長いことを特徴とする請求項１２から請求項２０、及び請求項２２のいずれかに記載の集積回路。
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