JP2517472B2 - Ｆｅｔ緩衝増幅器 - Google Patents
Ｆｅｔ緩衝増幅器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オシロスコープ等の測定機器の入力段や、
サンプルホールド回路、掃引回路等に適用して好適なFE
T緩衝増幅器に関する。
サンプルホールド回路、掃引回路等に適用して好適なFE
T緩衝増幅器に関する。
第６図および第７図は、従来のFET緩衝増幅器の構成
を示す回路図である。
を示す回路図である。
第６図において、入力段FET.Q1は、バイアス電流段FE
T.Q2と直列に接続されている。この例では、入力段FET.
Q1、およびバイアス電流段FET.Q2として、ｎチャンネル
・ディプレッション型FETが用いられており、入力段FE
T.Q1のソースとバイアス電流段FET.Q2のドレインが接続
されている。
T.Q2と直列に接続されている。この例では、入力段FET.
Q1、およびバイアス電流段FET.Q2として、ｎチャンネル
・ディプレッション型FETが用いられており、入力段FE
T.Q1のソースとバイアス電流段FET.Q2のドレインが接続
されている。
入力段FET.Q1のドレインは、基準電源＋Ｖに接続され、
そのゲートには入力端子１を介して入力電圧Vinが供給
されている。また、バイアス電流段FET.Q2のゲートは、
そのソースとともに電源−Ｖに接続され、電流源を構成
している。そして、入力段FET.Q1とバイアス電流段FET.
Q2の接続点の電圧が、出力電圧Voutとして出力端子２を
通して出力される。
そのゲートには入力端子１を介して入力電圧Vinが供給
されている。また、バイアス電流段FET.Q2のゲートは、
そのソースとともに電源−Ｖに接続され、電流源を構成
している。そして、入力段FET.Q1とバイアス電流段FET.
Q2の接続点の電圧が、出力電圧Voutとして出力端子２を
通して出力される。
この緩衝増幅器では、バイアス電流段FET.Q2のゲート
・ソース間を同電位で結ぶことによって、バイアス電流
をつくり、これを入力段FET.Q1に流す。これによって、
入力段FET.Q1のゲート・ソース間の電圧もほぼ零にな
る。この結果、入力端子１と出力端子２との間のオフセ
ット電圧が小さく、かつ温度ドリフトも小さなソースフ
ォロワ回路を実現することができる。
・ソース間を同電位で結ぶことによって、バイアス電流
をつくり、これを入力段FET.Q1に流す。これによって、
入力段FET.Q1のゲート・ソース間の電圧もほぼ零にな
る。この結果、入力端子１と出力端子２との間のオフセ
ット電圧が小さく、かつ温度ドリフトも小さなソースフ
ォロワ回路を実現することができる。
一方、第７図の回路においては、入力段FET.Q1のソー
スとバイアス電流段FET.Q2のドレインとの間に抵抗R3が
挿入され、バイアス電流段FET.Q2のソースとゲートとの
間に抵抗R4が挿入されている。これらの抵抗は、FETの
ばらつきを吸収するためのものである。
スとバイアス電流段FET.Q2のドレインとの間に抵抗R3が
挿入され、バイアス電流段FET.Q2のソースとゲートとの
間に抵抗R4が挿入されている。これらの抵抗は、FETの
ばらつきを吸収するためのものである。
第８図は、第７図に示す回路の各部波形を示す波形図
である。入力段FET.Q1を流れる電流をIQ1、バイアス電
流段FET.Q2を流れる電流をIQ2とすると、入力電圧Vinが
零の時は、IQ1＝IQ2である。入力電圧Vinが零でなくな
ると、負荷電流IRLが流れ（第８図（ｃ））、IQ1＝IQ2
＋IRLとなる。すなわち、入力段FET.Q1の電流変化分
は、ΔIQ1＝IRLとなる。したがって、出力電圧Voutは、
第８図（ｂ）に斜線で示すように、（R3＋入力段FET.Q1
のソース抵抗）×ΔIQ1分だけ減少する。ここで、入力
段FET.Q1のソース抵抗は、入力段FET.Q1の相互コンダク
タンスgmの逆数にほぼ等しく、通常、数百オームとな
る。したがって、出力電圧Voutの減少もかなりの値とな
る。
である。入力段FET.Q1を流れる電流をIQ1、バイアス電
流段FET.Q2を流れる電流をIQ2とすると、入力電圧Vinが
零の時は、IQ1＝IQ2である。入力電圧Vinが零でなくな
ると、負荷電流IRLが流れ（第８図（ｃ））、IQ1＝IQ2
＋IRLとなる。すなわち、入力段FET.Q1の電流変化分
は、ΔIQ1＝IRLとなる。したがって、出力電圧Voutは、
第８図（ｂ）に斜線で示すように、（R3＋入力段FET.Q1
のソース抵抗）×ΔIQ1分だけ減少する。ここで、入力
段FET.Q1のソース抵抗は、入力段FET.Q1の相互コンダク
タンスgmの逆数にほぼ等しく、通常、数百オームとな
る。したがって、出力電圧Voutの減少もかなりの値とな
る。
このような出力電圧の減少を避けるために、従来は、
緩衝増幅器の後段にエミッタフォロワ回路を追加して使
用するのが通例であった。
緩衝増幅器の後段にエミッタフォロワ回路を追加して使
用するのが通例であった。
ところで、エミッタフォロワ回路も、入力・出力間
に、ベース・エミッタ間電圧VBEという直流オフセット
電圧をもつ。この電圧は、温度ドリフトするため、これ
を補正する回路が必要で、緩衝増幅器全体の構成がさら
に複雑になってしまうという問題があった。
に、ベース・エミッタ間電圧VBEという直流オフセット
電圧をもつ。この電圧は、温度ドリフトするため、これ
を補正する回路が必要で、緩衝増幅器全体の構成がさら
に複雑になってしまうという問題があった。
この発明は、このような従来技術の欠点を解消し、簡
単な回路構成で、高入力インピーダンス、低出力インピ
ーダンスのFET緩衝増幅器を提供することを目的とす
る。
単な回路構成で、高入力インピーダンス、低出力インピ
ーダンスのFET緩衝増幅器を提供することを目的とす
る。
かかる目的を達成するために、本発明は、基準電源
と、直列に接続された入力段FETおよびバイアス電流段F
ETと、前記基準電源と入力段FETとの間に直列接続さ
れ、該入力段FETに流れる電流を電圧に変換して検出す
る検出抵抗と、該検出抵抗によって検出された電圧を前
記バイアス電流段FETのゲートに負帰還する帰還手段と
を具備することを特徴とする。
と、直列に接続された入力段FETおよびバイアス電流段F
ETと、前記基準電源と入力段FETとの間に直列接続さ
れ、該入力段FETに流れる電流を電圧に変換して検出す
る検出抵抗と、該検出抵抗によって検出された電圧を前
記バイアス電流段FETのゲートに負帰還する帰還手段と
を具備することを特徴とする。
本発明によれば、入力段FETと基準電源との間に挿入
された検出抵抗によって、入力段FETに流れるソース電
流の変化、すなわち、負荷電流と等価な電流が電圧とし
て検出される。この検出電圧は、バイアス電流段FETの
ゲートに負帰還される。これによって、バイアス電流段
FETのソース電流が減少し、入力段FETのソース電流を一
定に保つ。入力段FETのソース電流が一定に保たれるこ
とにより、入力電圧と出力電圧の差が一定となり、緩衝
増幅器の利得は１に近づく。すなわち、出力インピーダ
ンスは、零に近づく。
された検出抵抗によって、入力段FETに流れるソース電
流の変化、すなわち、負荷電流と等価な電流が電圧とし
て検出される。この検出電圧は、バイアス電流段FETの
ゲートに負帰還される。これによって、バイアス電流段
FETのソース電流が減少し、入力段FETのソース電流を一
定に保つ。入力段FETのソース電流が一定に保たれるこ
とにより、入力電圧と出力電圧の差が一定となり、緩衝
増幅器の利得は１に近づく。すなわち、出力インピーダ
ンスは、零に近づく。
以下、図面を参照して本発明を詳細に説明する。
第１図は、この発明の緩衝増幅器の第１実施例の構成
を示す回路図である。
を示す回路図である。
図において、入力段FET.Q1とバイアス電流段FET.Q2
は、特性にほぼ等しいFETである。入力段FET.Q1は、電
圧利得がほぼ１のソースフォロワ回路であり、入力信号
を電流増幅する。一方、バイアス電流段FET.Q2は、入力
段FET.Q1にバイアス電流を供給する電流源として動作す
る。
は、特性にほぼ等しいFETである。入力段FET.Q1は、電
圧利得がほぼ１のソースフォロワ回路であり、入力信号
を電流増幅する。一方、バイアス電流段FET.Q2は、入力
段FET.Q1にバイアス電流を供給する電流源として動作す
る。
入力段FET.Q1のドレインと基準電源＋Ｖとの間に挿入
された抵抗R1は、入力段FET.Q1のソース電流（＝ドレイ
ン電流）の変化を電圧に変換して検出する負荷電流検出
抵抗である。このソース電流の変化は、入力信号の変化
によって引き起こされる負荷電流の変化に対応するもの
である。抵抗R1による検出電圧vR1は、コンデンサC1を
介してバイアス電流段FET.Q2のゲートに帰還される。バ
イアス電流段FET.Q2のゲート・ソース間に挿入された抵
抗R2は、バイアス電流段FET.Q2にバイアス電圧を与える
ためのバイアス抵抗である。
された抵抗R1は、入力段FET.Q1のソース電流（＝ドレイ
ン電流）の変化を電圧に変換して検出する負荷電流検出
抵抗である。このソース電流の変化は、入力信号の変化
によって引き起こされる負荷電流の変化に対応するもの
である。抵抗R1による検出電圧vR1は、コンデンサC1を
介してバイアス電流段FET.Q2のゲートに帰還される。バ
イアス電流段FET.Q2のゲート・ソース間に挿入された抵
抗R2は、バイアス電流段FET.Q2にバイアス電圧を与える
ためのバイアス抵抗である。
第２図は、本発明による緩衝増幅器の第２実施例の構
成を示す回路図である。この回路が第１実施例の回路と
異なる点は、FETのばらつきを解消するために抵抗R3と
抵抗R4とが設けられている点である。すなわち、入力段
FET.Q1のソースとバイアス電流段FET.Q2のドレインの間
に抵抗R3が挿入され、バイアス電流段FET.Q2のソースと
電源−Ｖとの間に抵抗R4が挿入されている。これは、FE
Tゲート・ソース間を閉じたときのドレイン・ソース間
電流IDSS特性がバイアス電流、すなわち、バイアス電流
段FET.Q2のソース電流に与える影響を減らすためのもの
である。特に、抵抗R4は、入力段FET.Q1、およびバイア
ス電流段FET.Q2の特性のばらつきによって発生する入出
力間オフセット電圧の低減調整に使用する。これらの抵
抗の値は、通常は、R3＝R4に選ばれる。
成を示す回路図である。この回路が第１実施例の回路と
異なる点は、FETのばらつきを解消するために抵抗R3と
抵抗R4とが設けられている点である。すなわち、入力段
FET.Q1のソースとバイアス電流段FET.Q2のドレインの間
に抵抗R3が挿入され、バイアス電流段FET.Q2のソースと
電源−Ｖとの間に抵抗R4が挿入されている。これは、FE
Tゲート・ソース間を閉じたときのドレイン・ソース間
電流IDSS特性がバイアス電流、すなわち、バイアス電流
段FET.Q2のソース電流に与える影響を減らすためのもの
である。特に、抵抗R4は、入力段FET.Q1、およびバイア
ス電流段FET.Q2の特性のばらつきによって発生する入出
力間オフセット電圧の低減調整に使用する。これらの抵
抗の値は、通常は、R3＝R4に選ばれる。
また、各抵抗およびコンデンサの値の具体例は次の通
りである。R1＝220Ω,C1＝0.1μF,R2＝1kΩ,R3＝R4＝47
Ω。また、FET.Q1,Q2の相互コンダクタンスgm1,gm2は5m
S程度である。
りである。R1＝220Ω,C1＝0.1μF,R2＝1kΩ,R3＝R4＝47
Ω。また、FET.Q1,Q2の相互コンダクタンスgm1,gm2は5m
S程度である。
第４図は、この第２実施例の各部の波形を示す波形図
である。入力段FET.Q1に零でない入力電圧Vinが印加さ
れると（第４図（ａ））、出力電圧Voutが出力される
（第４図（ｂ））。このとき、負荷電流IRL（第４図
（Ｃ））が流れ、入力段FET.Q1のソース電流（＝ドレイ
ン電流）IQ1は、ΔIQ1だけ変化する（第４図（ｄ））。
この変化は、抵抗R1にVR1の電圧を発生する（第４図
（ｅ））。この検出電圧VR1は、コンデンサC1を介し
て、バイアス電流段FET.Q2ゲートに負帰還される（第４
図（ｆ））。これによって、バイアス電流段FET.Q2によ
って発生されるバイアス電流IQ2が、vR1・gm倍され、変
化分ΔIQ2が発生する（第４図（ｈ））。したがって、
入力段FET.Q1に流れるドレイン（ソース）電流の変化分
ΔIQ1は、 ΔIQ1＝ΔIRL＋ΔIQ2 となる。ここで、変化分ΔIQ2は、第５図に示すよう
に、変化分ΔIRLを打ち消す方向に発生する。この結
果、入力段FET.Q1のドレイン電流変化分ΔIQ1は、第５
図（ｃ）および第４図（ｄ）に示すように大幅に減少す
る。すなわち、（R3＋入力段FET.Q1ソース抵抗）によっ
て生ずる電圧減少分が大幅に小さくなる。出力抵抗（R
out）は で表され、第２図の例ではRout≒100Ωとなり、約1/2に
改善される。
である。入力段FET.Q1に零でない入力電圧Vinが印加さ
れると（第４図（ａ））、出力電圧Voutが出力される
（第４図（ｂ））。このとき、負荷電流IRL（第４図
（Ｃ））が流れ、入力段FET.Q1のソース電流（＝ドレイ
ン電流）IQ1は、ΔIQ1だけ変化する（第４図（ｄ））。
この変化は、抵抗R1にVR1の電圧を発生する（第４図
（ｅ））。この検出電圧VR1は、コンデンサC1を介し
て、バイアス電流段FET.Q2ゲートに負帰還される（第４
図（ｆ））。これによって、バイアス電流段FET.Q2によ
って発生されるバイアス電流IQ2が、vR1・gm倍され、変
化分ΔIQ2が発生する（第４図（ｈ））。したがって、
入力段FET.Q1に流れるドレイン（ソース）電流の変化分
ΔIQ1は、 ΔIQ1＝ΔIRL＋ΔIQ2 となる。ここで、変化分ΔIQ2は、第５図に示すよう
に、変化分ΔIRLを打ち消す方向に発生する。この結
果、入力段FET.Q1のドレイン電流変化分ΔIQ1は、第５
図（ｃ）および第４図（ｄ）に示すように大幅に減少す
る。すなわち、（R3＋入力段FET.Q1ソース抵抗）によっ
て生ずる電圧減少分が大幅に小さくなる。出力抵抗（R
out）は で表され、第２図の例ではRout≒100Ωとなり、約1/2に
改善される。
なお、第４図、および第５図では、説明を分かりやす
くするために、負荷電流検出感度を低くしてあるが、R1
の値を大きくし負荷電流検出感度を上げるとともに、FE
T.Q2の相互コンダクタンスgmを大きくすることによっ
て、入力段FET.Q1のドレイン電流変化分ΔIQ1が減少
し、実質的に入力電圧Vin＝出力電圧Voutとすることが
できる。
くするために、負荷電流検出感度を低くしてあるが、R1
の値を大きくし負荷電流検出感度を上げるとともに、FE
T.Q2の相互コンダクタンスgmを大きくすることによっ
て、入力段FET.Q1のドレイン電流変化分ΔIQ1が減少
し、実質的に入力電圧Vin＝出力電圧Voutとすることが
できる。
第３図は、この発明による緩衝増幅器の第３実施例の
構成を示す回路図である。この回路は、抵抗R1と入力段
FET.Q1のドレインとの間にトランジスタQ3を挿入したカ
スコード回路となっている。これによって、抵抗R1（負
荷電流検出段）が入力段FET.Q1に与えるミラー効果によ
る高域周波数特性の劣化を防ぐことができる。
構成を示す回路図である。この回路は、抵抗R1と入力段
FET.Q1のドレインとの間にトランジスタQ3を挿入したカ
スコード回路となっている。これによって、抵抗R1（負
荷電流検出段）が入力段FET.Q1に与えるミラー効果によ
る高域周波数特性の劣化を防ぐことができる。
以上説明したように、本発明によれば、入力段FETの
ドレイン（ソース）電流を検出し、それをバイアス電流
段FETのゲートに帰還して入力段FETのソース電流が一定
となるようにしたので、出力インピーダンスを大幅に下
げることができる。したがって、簡単な回路で、高入力
インピーダンス、低出力インピーダンス、かつ広帯域の
緩衝増幅器を実現することができる。
ドレイン（ソース）電流を検出し、それをバイアス電流
段FETのゲートに帰還して入力段FETのソース電流が一定
となるようにしたので、出力インピーダンスを大幅に下
げることができる。したがって、簡単な回路で、高入力
インピーダンス、低出力インピーダンス、かつ広帯域の
緩衝増幅器を実現することができる。
第１図はこの発明の第１実施例の構成を示す回路図、 第２図はこの発明の第２実施例の構成を示す回路図、 第３図はこの発明の第３実施例の構成を示す回路図、 第４図は第２実施例の各部の波形を示す波形図、 第５図は第２実施例における負荷電流変化分ΔIRL、バ
イアス電流変化分ΔIQ2、および入力段FET.Q1のドレイ
ン電流変化分ΔIQ1の波形を示す波形図、 第６図，第７図はそれぞれ従来の緩衝増幅器の構成を示
す回路図、 第８図は第７図に示す緩衝増幅器の各部の波形を示す波
形図である。 １……入力端子、 ２……出力端子、 C1……帰還コンデンサ、 Q1……入力段FET、 Q2……バイアス電流段FET、 Q3……カスコード・トランジスタ、 R1……検出用抵抗、 R2……バイアス抵抗、 R3……ばらつき防止用抵抗、 R4……ばらつき防止用抵抗、 ＋Ｖ……基準電源、 −Ｖ……電源。
イアス電流変化分ΔIQ2、および入力段FET.Q1のドレイ
ン電流変化分ΔIQ1の波形を示す波形図、 第６図，第７図はそれぞれ従来の緩衝増幅器の構成を示
す回路図、 第８図は第７図に示す緩衝増幅器の各部の波形を示す波
形図である。 １……入力端子、 ２……出力端子、 C1……帰還コンデンサ、 Q1……入力段FET、 Q2……バイアス電流段FET、 Q3……カスコード・トランジスタ、 R1……検出用抵抗、 R2……バイアス抵抗、 R3……ばらつき防止用抵抗、 R4……ばらつき防止用抵抗、 ＋Ｖ……基準電源、 −Ｖ……電源。
Claims (3)
- 【請求項１】電源と、 信号入力端子と、 ゲート端子が前記信号入力端子に接続された入力段FET
と、 一端が前記電源の一端に、他端が前記入力段のFETのド
レイン端子に接続され、前記入力段FETに流れる電流を
電圧に変換して検出する検出抵抗と、 ドレイン端子が前記入力FETの前記ソース端子に接続さ
れ、ソース端子が電源の他端に接続されたバイアス電流
段FETと、 前記検出抵抗の他端と、前記バイアス電流段FETのゲー
ト端子との間に接続され、前記検出抵抗によって検出さ
れた電圧を前記バイアス電流段FETのゲート端子に負帰
還する帰還手段と、 前記バイアス電流段FETのドレイン端子に接続された信
号出力端子とを具備することを特徴とするFET緩衝増幅
器。 - 【請求項２】前記入力段FETのソース端子と前記バイア
ス電流段FETのドレイン端子との間、および前記バイア
ス電流段FETのソース端子と前記電源の他端との間のそ
れぞれに接続された抵抗を具備することを特徴とする請
求項１に記載のFET緩衝増幅器。 - 【請求項３】前記入力段FETのドレインと前記検出抵抗
の他端との間にカスコード接続されたトランジスタを具
備することを特徴とする請求項１に記載のFET緩衝増幅
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287214A JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
| US07/755,065 US5155449A (en) | 1990-10-26 | 1991-09-05 | FET buffer amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287214A JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162809A JPH04162809A (ja) | 1992-06-08 |
| JP2517472B2 true JP2517472B2 (ja) | 1996-07-24 |
Family
ID=17714530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287214A Expired - Fee Related JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155449A (ja) |
| JP (1) | JP2517472B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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