JPH06216668A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
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- JPH06216668A JPH06216668A JP5311208A JP31120893A JPH06216668A JP H06216668 A JPH06216668 A JP H06216668A JP 5311208 A JP5311208 A JP 5311208A JP 31120893 A JP31120893 A JP 31120893A JP H06216668 A JPH06216668 A JP H06216668A
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- Japan
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- transistor
- transistors
- mos
- mos transistors
- amplifier circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 近年のＭＯＳ技術で形成された増幅回路の場
合、小寸法のチャンネル層における高電界強度の結果と
して、非線形歪みを発生する。この非線形歪みを防止
し、そしてノイズを削減するＭＯＳ増幅回路を提供する
ことを目的とする。 【構成】 第１直列結合と実質的に同一でかつ、長尾対
(long tailed pair)として一般的に参照される回路を形
成する第２直列結合を有する。長尾対は、付加的作動増
幅器を有し、この作動増幅器の出力が分圧器により長尾
対の負荷トランジスタのゲート電極に接続される。そし
て、長尾対の各トランジスタが、相互に実質的に同一で
ある。
合、小寸法のチャンネル層における高電界強度の結果と
して、非線形歪みを発生する。この非線形歪みを防止
し、そしてノイズを削減するＭＯＳ増幅回路を提供する
ことを目的とする。 【構成】 第１直列結合と実質的に同一でかつ、長尾対
(long tailed pair)として一般的に参照される回路を形
成する第２直列結合を有する。長尾対は、付加的作動増
幅器を有し、この作動増幅器の出力が分圧器により長尾
対の負荷トランジスタのゲート電極に接続される。そし
て、長尾対の各トランジスタが、相互に実質的に同一で
ある。
Description
【０００１】
【産業上の利用分野】本発明は、第１及び第２ＭＯＳト
ランジスタの主電流経路である第１直列結合を有し、入
力が、第１ＭＯＳトランジスタのゲート電極に接続さ
れ、出力が、第１ＭＯＳトランジスタのドレイン電極に
接続され、第２ＭＯＳトランジスタのゲート電極が、第
１ＭＯＳトランジスタのドレインに接続されたＭＯＳ増
幅回路に関する。
ランジスタの主電流経路である第１直列結合を有し、入
力が、第１ＭＯＳトランジスタのゲート電極に接続さ
れ、出力が、第１ＭＯＳトランジスタのドレイン電極に
接続され、第２ＭＯＳトランジスタのゲート電極が、第
１ＭＯＳトランジスタのドレインに接続されたＭＯＳ増
幅回路に関する。
【０００２】
【従来の技術】前述の形式の回路は、表題“Analysis a
nd design of analog integrated circits”,2nd Edn.,
by Paul R. Gray and Robert G. Meyer, published by
johnWiley & Sons、の文献、さらに詳細には、図12.13
(a)から既知である。
nd design of analog integrated circits”,2nd Edn.,
by Paul R. Gray and Robert G. Meyer, published by
johnWiley & Sons、の文献、さらに詳細には、図12.13
(a)から既知である。
【０００３】この様な増幅器の電圧ゲインは、トランジ
スタのチャネル寸法の比率により規定され、√(k')で示
される比率の平方根と近似的に等しい。このゲインの比
率が１に等しいと、第１トランジスタのゲート−ソース
間電圧ＶGSは、第２トランジスタのＶGSに等しい。
スタのチャネル寸法の比率により規定され、√(k')で示
される比率の平方根と近似的に等しい。このゲインの比
率が１に等しいと、第１トランジスタのゲート−ソース
間電圧ＶGSは、第２トランジスタのＶGSに等しい。
【０００４】飽和領域において、近年の技術で製造した
ＭＯＳトランジスタのドレイン電極に発生する電流は、
次式（式１）の固有の近似値に等しい。
ＭＯＳトランジスタのドレイン電極に発生する電流は、
次式（式１）の固有の近似値に等しい。
【０００５】
【数１】
【０００６】式１において、ＶTは、電源電極の閾電圧
である。β0=μ0ＣOX(W/L)において、μ0は、低いチャ
ネル電界強度を持つMOSFETのチャネル層における負荷電
子の平均移動度である。ＣOXは、表面ユニット毎のゲー
ト電極容量である。Ｗ及びＬは、それぞれチャネル層の
幅及び長さである。θは、高いチャネル電界強度で発生
する移動度減少要素である。２つのトランジスタの減少
要素θ及び等しくないゲート−ソース間電圧ＶGSによる
と、ゲインは直線的ではなく、この結果、歪みが発生す
る。
である。β0=μ0ＣOX(W/L)において、μ0は、低いチャ
ネル電界強度を持つMOSFETのチャネル層における負荷電
子の平均移動度である。ＣOXは、表面ユニット毎のゲー
ト電極容量である。Ｗ及びＬは、それぞれチャネル層の
幅及び長さである。θは、高いチャネル電界強度で発生
する移動度減少要素である。２つのトランジスタの減少
要素θ及び等しくないゲート−ソース間電圧ＶGSによる
と、ゲインは直線的ではなく、この結果、歪みが発生す
る。
【０００７】
【発明の目的及び概要】本発明は、前述の歪みを十分に
削減する事を目的とする。
削減する事を目的とする。
【０００８】この目的のために、本発明による増幅回路
は、第１直列結合と実質的に同一でかつ、第３及び第４
ＭＯＳトランジスタの主電源経路を含む第２直列結合
と、第３ＭＯＳトランジスタのゲート電極に接続された
増幅回路の他の入力と、第１及び第３ＭＯＳトランジス
タのソース電極が、相互接続されかつ、電流源に接続さ
れた第１及び第３ＭＯＳトランジスタのソース電極と、
相互接続された第２及び第４ＭＯＳトランジスタのドレ
イン電極と、作動増幅器に接続された第１及び第３ＭＯ
Ｓトランジスタのドレイン電極と、増幅回路の出力に接
続されかつ、第１及び第２抵抗の直列結合を介して第２
及び第４ＭＯＳトランジスタの前記ドレイン電極に接続
された前記作動増幅器の出力とを有し、第１及び第２抵
抗の結合点が、第４トランジスタのゲート電極に接続さ
れ、各ＭＯＳトランジスタが、相互に実質的に同一であ
ることを特徴とする。
は、第１直列結合と実質的に同一でかつ、第３及び第４
ＭＯＳトランジスタの主電源経路を含む第２直列結合
と、第３ＭＯＳトランジスタのゲート電極に接続された
増幅回路の他の入力と、第１及び第３ＭＯＳトランジス
タのソース電極が、相互接続されかつ、電流源に接続さ
れた第１及び第３ＭＯＳトランジスタのソース電極と、
相互接続された第２及び第４ＭＯＳトランジスタのドレ
イン電極と、作動増幅器に接続された第１及び第３ＭＯ
Ｓトランジスタのドレイン電極と、増幅回路の出力に接
続されかつ、第１及び第２抵抗の直列結合を介して第２
及び第４ＭＯＳトランジスタの前記ドレイン電極に接続
された前記作動増幅器の出力とを有し、第１及び第２抵
抗の結合点が、第４トランジスタのゲート電極に接続さ
れ、各ＭＯＳトランジスタが、相互に実質的に同一であ
ることを特徴とする。
【０００９】本発明の増幅回路は、チャネル層の負荷電
子の移動度の減少による歪みが、除去されかつ、この除
去が、さらに10〜100の値のゲイン要素の間で実現され
るという点で有利である。
子の移動度の減少による歪みが、除去されかつ、この除
去が、さらに10〜100の値のゲイン要素の間で実現され
るという点で有利である。
【００１０】この増幅器はさらに、ゲイン要素が、トラ
ンジスタの閾電圧ＶTに依存しない付加的利点を持つ。
ンジスタの閾電圧ＶTに依存しない付加的利点を持つ。
【００１１】本発明のさらなる実施例によると、作動増
幅器が、第５及び第６ＭＯＳトランジスタの主電流経路
の第３直列結合と、第３直列結合と実質的に同一でか
つ、第７及び第８ＭＯＳトランジスタの主電流経路を含
む第４直列結合と、相互接続されかつ、第２電流源を介
して前記第２及び第４ＭＯＳトランジスタのドレイン電
極に接続された前記第５及び第７ＭＯＳトランジスタの
ソース電極と、作動増幅器の入力をそれぞれ形成する第
５及び第７ＭＯＳトランジスタのゲート電極と、相互接
続されかつ、第８トランジスタのドレイン電極に接続さ
れた第６及び第８トランジスタのゲート電極とを有し、
ソース電極が第６及び第８ＭＯＳトランジスタのソース
電極及び電源端子に接続され、ゲート電極が第６トラン
ジスタのドレイン電極に接続された第９ＭＯＳトランジ
スタを有し、第９ＭＯＳトランジスタのドレイン電極
が、増幅回路の出力を形成し、第５及び第７ＭＯＳトラ
ンジスタが、さらなるＭＯＳトランジスタを補足するこ
とを特徴とする。
幅器が、第５及び第６ＭＯＳトランジスタの主電流経路
の第３直列結合と、第３直列結合と実質的に同一でか
つ、第７及び第８ＭＯＳトランジスタの主電流経路を含
む第４直列結合と、相互接続されかつ、第２電流源を介
して前記第２及び第４ＭＯＳトランジスタのドレイン電
極に接続された前記第５及び第７ＭＯＳトランジスタの
ソース電極と、作動増幅器の入力をそれぞれ形成する第
５及び第７ＭＯＳトランジスタのゲート電極と、相互接
続されかつ、第８トランジスタのドレイン電極に接続さ
れた第６及び第８トランジスタのゲート電極とを有し、
ソース電極が第６及び第８ＭＯＳトランジスタのソース
電極及び電源端子に接続され、ゲート電極が第６トラン
ジスタのドレイン電極に接続された第９ＭＯＳトランジ
スタを有し、第９ＭＯＳトランジスタのドレイン電極
が、増幅回路の出力を形成し、第５及び第７ＭＯＳトラ
ンジスタが、さらなるＭＯＳトランジスタを補足するこ
とを特徴とする。
【００１２】この実施例は、作動増幅器が、良好なダイ
ナミックレンジをもつ最小の部品を有し、そして増幅回
路の動作のために低い電圧で十分であるという点で有利
である。
ナミックレンジをもつ最小の部品を有し、そして増幅回
路の動作のために低い電圧で十分であるという点で有利
である。
【００１３】
【実施例】図１に示した本発明による増幅回路の基本回
路図は、第１トランジスタＴ1及び第２トランジスタＴ2
の２つのMOSFETの第１直列結合と、第３トランジスタＴ
3及び第４トランジスタＴ4の２つのMOSFETの第２直列結
合とを有する。トランジスタＴ1，Ｔ3のソース電極は相
互接続されかつ、電流源１に接続され、そして長尾対
（long tailed pair）として一般的に参照される対を形
成する。増幅器の入力端子２，３に印加した入力電圧Ｖ
inは、トランジスタＴ1，Ｔ3のゲート電極に印加され
る。トランジスタＴ2，Ｔ4は、トランジスタＴ1，Ｔ3の
負荷を形成する。この目的のため、トランジスタＴ2の
ゲート電極が、固定電位点７（接地）に接続されるだけ
でなく、トランジスタＴ2，Ｔ4のソース電極が、トラン
ジスタＴ1，Ｔ3のドレイン電極及びトランジスタＴ2，
Ｔ4のドレイン電極に接続される。
路図は、第１トランジスタＴ1及び第２トランジスタＴ2
の２つのMOSFETの第１直列結合と、第３トランジスタＴ
3及び第４トランジスタＴ4の２つのMOSFETの第２直列結
合とを有する。トランジスタＴ1，Ｔ3のソース電極は相
互接続されかつ、電流源１に接続され、そして長尾対
（long tailed pair）として一般的に参照される対を形
成する。増幅器の入力端子２，３に印加した入力電圧Ｖ
inは、トランジスタＴ1，Ｔ3のゲート電極に印加され
る。トランジスタＴ2，Ｔ4は、トランジスタＴ1，Ｔ3の
負荷を形成する。この目的のため、トランジスタＴ2の
ゲート電極が、固定電位点７（接地）に接続されるだけ
でなく、トランジスタＴ2，Ｔ4のソース電極が、トラン
ジスタＴ1，Ｔ3のドレイン電極及びトランジスタＴ2，
Ｔ4のドレイン電極に接続される。
【００１４】ここまで説明した回路の出力電圧Ｖuは、
トランジスタＴ1，Ｔ3のドレイン電極の間で取り出され
る。
トランジスタＴ1，Ｔ3のドレイン電極の間で取り出され
る。
【００１５】本発明の増幅回路の動作の説明のために、
先ず第４トランジスタＴ4のゲート電極が接地されると
仮定すると、トランジスタＴ2，Ｔ4だけでなく、トラン
ジスタＴ1，Ｔ3が相互に同一で、そしてトランジスタＴ
1，Ｔ3の幾何学的な比率W/Lは、トランジスタＴ2，Ｔ4
の幾何学的比率、Ｋ：１に対応している。Ｗ及びＬは、
MOSFETのチャネル層の幅及び長さで、その結果、次式
（式２及び式３）が成り立つ。
先ず第４トランジスタＴ4のゲート電極が接地されると
仮定すると、トランジスタＴ2，Ｔ4だけでなく、トラン
ジスタＴ1，Ｔ3が相互に同一で、そしてトランジスタＴ
1，Ｔ3の幾何学的な比率W/Lは、トランジスタＴ2，Ｔ4
の幾何学的比率、Ｋ：１に対応している。Ｗ及びＬは、
MOSFETのチャネル層の幅及び長さで、その結果、次式
（式２及び式３）が成り立つ。
【００１６】
【数２】
【００１７】
【数３】
【００１８】飽和領域において式２及び式３が成り立つ
と、MOSFETを流れる電流ＩDに関して、次式（式４）が
成り立つ。
と、MOSFETを流れる電流ＩDに関して、次式（式４）が
成り立つ。
【００１９】
【数４】
【００２０】式４において、ＶTは、集積工程の結果と
して生じる閾電圧である。ＶGSは、ゲート−ソース電極
間の電圧である。そしてβは、次式（式５）で規定され
る。
して生じる閾電圧である。ＶGSは、ゲート−ソース電極
間の電圧である。そしてβは、次式（式５）で規定され
る。
【００２１】
【数５】
【００２２】式５において、μnは、MOSFETのチャネル
層の平均電子（この場合は正孔）の移動度である。Ｃ0
は、表面ユニット毎のゲート電極容量である。
層の平均電子（この場合は正孔）の移動度である。Ｃ0
は、表面ユニット毎のゲート電極容量である。
【００２３】式４及び式５を基に、次式（式６）が成り
立つ。
立つ。
【００２４】
【数６】
【００２５】さらに、Ｖin＝ＶGS1−ＶGS3とすると、式
５の変形として次式（式７）が導かれる。
５の変形として次式（式７）が導かれる。
【００２６】
【数７】
【００２７】式７において、トランジスタＴ3のβ1は、
トランジスタが同一で、従って等しい比率W/Lを持つ事
により、トランジスタＴ1のβ1に等しい。
トランジスタが同一で、従って等しい比率W/Lを持つ事
により、トランジスタＴ1のβ1に等しい。
【００２８】ＶGS4のゲート電極が、同様に接地されて
いると仮定すると、Ｖuに関して次式（式８）が成り立
つ。
いると仮定すると、Ｖuに関して次式（式８）が成り立
つ。
【００２９】
【数８】
【００３０】式６及び式８の変形例として、次式（式
９）が成り立つ。
９）が成り立つ。
【００３１】
【数９】
【００３２】式９において、β2は、トランジスタＴ3，
Ｔ4共に同一である比率W2/L2を有する。ゲイン要素に関
しては、次式（式１０）が成り立つ。
Ｔ4共に同一である比率W2/L2を有する。ゲイン要素に関
しては、次式（式１０）が成り立つ。
【００３３】
【数１０】
【００３４】式２，３，５，７，９の変形例として、次
式（式１１）が成り立つ。
式（式１１）が成り立つ。
【００３５】
【数１１】
【００３６】ＭＯＳトランジスタが近年の技術で実現さ
れる場合、チャネル寸法が非常に小さく、そしてチャネ
ルにおける電界強度が非常に強いので、式５における平
均電子移動度μnはもはや一定値でなく、電位差（ＶGS
−ＶT）に依存する。この場合μnに関しては、次式（式
１２）が成り立つ。
れる場合、チャネル寸法が非常に小さく、そしてチャネ
ルにおける電界強度が非常に強いので、式５における平
均電子移動度μnはもはや一定値でなく、電位差（ＶGS
−ＶT）に依存する。この場合μnに関しては、次式（式
１２）が成り立つ。
【００３７】
【数１２】
【００３８】式１２において、θは、0.2Ｖ-1に略々等
しい移動度減少要素である。この移動度減少要素θは、
チャネル寸法比率w/Lに依存して変化する。これは、式
１１が一般的にはもはや成り立たない事を意味するであ
ろう。ゲイン要素Ａは、第１の例では、式５のための式
１２における等しくない移動度減少要素θ1，θ2に起因
して、√(β2/β1)と等しく、そして、β1，β2は、歪
みの発生を生じさせるゲート−ソース間電圧ＶGSに依存
する値を持つ。ゲイン要素のために本発明は、トランジ
スタＴ1乃至Ｔ4が、同一であるように全て選択され、そ
の結果、この結果、VG S1=VGS2，VGS3=VGS4で、この場
合、β2がβ1と同一である。これは、歪みを避けるが、
Ｋ＝１であるために、ゲインＡが１に等しいという不都
合がある。
しい移動度減少要素である。この移動度減少要素θは、
チャネル寸法比率w/Lに依存して変化する。これは、式
１１が一般的にはもはや成り立たない事を意味するであ
ろう。ゲイン要素Ａは、第１の例では、式５のための式
１２における等しくない移動度減少要素θ1，θ2に起因
して、√(β2/β1)と等しく、そして、β1，β2は、歪
みの発生を生じさせるゲート−ソース間電圧ＶGSに依存
する値を持つ。ゲイン要素のために本発明は、トランジ
スタＴ1乃至Ｔ4が、同一であるように全て選択され、そ
の結果、この結果、VG S1=VGS2，VGS3=VGS4で、この場
合、β2がβ1と同一である。これは、歪みを避けるが、
Ｋ＝１であるために、ゲインＡが１に等しいという不都
合がある。
【００３９】本発明によると、図１に示した実施例は、
入力が、トランジスタＴ1，Ｔ3のドレイン電極に接続さ
れ、出力が、一方で増幅器の出力電圧Ｖoutを供給する
出力５を形成し、他方で第１抵抗Ｒ1及び第２抵抗Ｒ2の
直列結合を介して接地に接続されるオペアンプ（作動増
幅器）４を有する。抵抗Ｒ1，Ｒ2の結合点は、第４トラ
ンジスタＴ4のゲート電極に接続される。
入力が、トランジスタＴ1，Ｔ3のドレイン電極に接続さ
れ、出力が、一方で増幅器の出力電圧Ｖoutを供給する
出力５を形成し、他方で第１抵抗Ｒ1及び第２抵抗Ｒ2の
直列結合を介して接地に接続されるオペアンプ（作動増
幅器）４を有する。抵抗Ｒ1，Ｒ2の結合点は、第４トラ
ンジスタＴ4のゲート電極に接続される。
【００４０】オペアンプ４が、トランジスタＴ2，Ｔ4の
ソース電極の電圧を互いに等しく継続的に保つと、そし
て全てのトランジスタが同一であると、次式（式１３）
が成り立つ。
ソース電極の電圧を互いに等しく継続的に保つと、そし
て全てのトランジスタが同一であると、次式（式１３）
が成り立つ。
【００４１】
【数１３】
【００４２】増幅回路のゲインは、従って、次式（式１
４）で表される。
４）で表される。
【００４３】
【数１４】
【００４４】要素θは排除され、その結果、歪みは非常
に小さい。つけ加えると、増幅器のノイズが抵抗比R1/R
2により規定されるため、その結果、ノイズも非常に小
さい。なお、増幅器の全ての入力電流が完全に使用され
ると、この結果、増幅器は小電力を持つことを必要とす
る。さらに、ゲイン要素は閾電圧ＶTに依存しないが、
増幅回路が単一終端出力を持つ。
に小さい。つけ加えると、増幅器のノイズが抵抗比R1/R
2により規定されるため、その結果、ノイズも非常に小
さい。なお、増幅器の全ての入力電流が完全に使用され
ると、この結果、増幅器は小電力を持つことを必要とす
る。さらに、ゲイン要素は閾電圧ＶTに依存しないが、
増幅回路が単一終端出力を持つ。
【００４５】図２に示した増幅回路は、実質的に既知の
オペアンプ４を有する。この増幅器は、ソース電極が相
互接続されかつ、電流源８を介して接地された相互に同
一のMOSトランジスタＴ5，Ｔ7により形成された長尾対
回路として基本的に参照される回路である。これらトラ
ンジスタは、増幅器のさらなるトランジスタを補足す
る。電流源回路により形成された長尾対回路の負荷は、
トランジスタＴ5を持つ第３直列結合に含まれたトラン
ジスタＴ6と、ダイオードとして配置されかつ、トラン
ジスタＴ7を持つ第４直列結合に含まれたトランジスタ
Ｔ8とを有し、トランジスタＴ6，Ｔ8のゲート電極が相
互接続され、ソース電極が相互接続されかつ、電源装置
（図示せず）の正電源端子９に接続される。つけ加える
と、オペアンプ４は、ソース電極が正電源端子９に接続
されかつ、ドレイン電極が増幅回路の出力５を形成する
出力トランジスタＴ9を有する。
オペアンプ４を有する。この増幅器は、ソース電極が相
互接続されかつ、電流源８を介して接地された相互に同
一のMOSトランジスタＴ5，Ｔ7により形成された長尾対
回路として基本的に参照される回路である。これらトラ
ンジスタは、増幅器のさらなるトランジスタを補足す
る。電流源回路により形成された長尾対回路の負荷は、
トランジスタＴ5を持つ第３直列結合に含まれたトラン
ジスタＴ6と、ダイオードとして配置されかつ、トラン
ジスタＴ7を持つ第４直列結合に含まれたトランジスタ
Ｔ8とを有し、トランジスタＴ6，Ｔ8のゲート電極が相
互接続され、ソース電極が相互接続されかつ、電源装置
（図示せず）の正電源端子９に接続される。つけ加える
と、オペアンプ４は、ソース電極が正電源端子９に接続
されかつ、ドレイン電極が増幅回路の出力５を形成する
出力トランジスタＴ9を有する。
【００４６】入力電圧Ｖ1により生じた作動電流は、制
御電圧としてトランジスタＴ5からトランジスタＴ9にか
けて供給されかつ、出力端子５に増幅された形で提供さ
れる。
御電圧としてトランジスタＴ5からトランジスタＴ9にか
けて供給されかつ、出力端子５に増幅された形で提供さ
れる。
【００４７】オペアンプ４の使用は、本発明による増幅
回路において、増幅回路を実現するためには不必要な電
圧変動を提供する。増幅回路は、ここでは非常に低い供
給電圧で動作するための配置に優位である。増幅回路の
最適な駆動を実現するために、第２トランジスタＴ2の
ゲート電極で、電流源７上の電圧降下の相殺が、直流電
圧源１０から基準電圧が供給される事により、可能であ
る。
回路において、増幅回路を実現するためには不必要な電
圧変動を提供する。増幅回路は、ここでは非常に低い供
給電圧で動作するための配置に優位である。増幅回路の
最適な駆動を実現するために、第２トランジスタＴ2の
ゲート電極で、電流源７上の電圧降下の相殺が、直流電
圧源１０から基準電圧が供給される事により、可能であ
る。
【図１】本発明による増幅回路の図である。
【図２】図１に示した増幅回路の望ましい実施例を示す
図である。
図である。
１ 電流源 ２，３ 入力端子 ４ オペアンプ ５ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤコブ ヘンドリック ボルト オランダ国 7559 ツェーエム ヘンゲロ ベルグラドストラート 37
Claims (2)
- 【請求項１】 第１及び第２ＭＯＳトランジスタの主電
源経路の第１直列結合を有するＭＯＳ増幅回路であっ
て、 前記増幅回路の入力が、前記第１トランジスタのゲート
電極に接続され、 前記増幅回路の出力が、前記第１トランジスタのドレイ
ン電極に接続され、 前記第２トランジスタのゲート電極が、前記ドレイン電
極に接続されたＭＯＳ増幅回路において、 前記第１直列結合と実質的に同一でかつ、第３及び第４
ＭＯＳトランジスタの主電源経路を含む第２直列結合
と、 前記第３ＭＯＳトランジスタの前記ゲート電極に接続さ
れた前記増幅回路の他の入力と、 前記第１及び第３ＭＯＳトランジスタの前記ソース電極
が、相互接続されかつ、電流源に接続された前記第１及
び第３ＭＯＳトランジスタのソース電極と、 相互接続された前記第２及び第４ＭＯＳトランジスタの
ドレイン電極と、 作動増幅器に接続された前記第１及び第３ＭＯＳトラン
ジスタのドレイン電極と、 前記増幅回路の出力に接続されかつ、第１及び第２抵抗
の直列結合を介して前記第２及び第４ＭＯＳトランジス
タの前記ドレイン電極に接続された前記作動増幅器の出
力とを有し、 前記第１及び第２抵抗の結合点が、前記第４トランジス
タの前記ゲート電極に接続され、 前記各ＭＯＳトランジスタが、相互に実質的に同一であ
ることを特徴とするＭＯＳ増幅回路。 - 【請求項２】 請求項１に記載のＭＯＳ増幅回路におい
て、 前記作動増幅器が、第５及び第６ＭＯＳトランジスタの
主電流経路の第３直列結合と、 前記第３直列結合と実質的に同一でかつ、第７及び第８
ＭＯＳトランジスタの主電流経路を含む第４直列結合
と、 相互接続されかつ、第２電流源を介して前記第２及び第
４ＭＯＳトランジスタのドレイン電極に接続された前記
第５及び第７ＭＯＳトランジスタのソース電極と、 前記作動増幅器の入力をそれぞれ形成する前記第５及び
第７ＭＯＳトランジスタのゲート電極と、 相互接続されかつ、前記第８トランジスタのドレイン電
極に接続された前記第６及び第８トランジスタのゲート
電極とを有し、 ソース電極が前記第６及び第８ＭＯＳトランジスタのソ
ース電極及び電源端子に接続され、ゲート電極が前記第
６トランジスタの前記ドレイン電極に接続された第９Ｍ
ＯＳトランジスタを有し、 前記第９ＭＯＳトランジスタのドレイン電極が、前記増
幅回路の出力を形成し、 前記第５及び第７ＭＯＳトランジスタが、さらなるＭＯ
Ｓトランジスタを補足することを特徴とするＭＯＳ増幅
回路。
Applications Claiming Priority (2)
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|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |