JPS6315764B2 - - Google Patents
Info
- Publication number
- JPS6315764B2 JPS6315764B2 JP57177692A JP17769282A JPS6315764B2 JP S6315764 B2 JPS6315764 B2 JP S6315764B2 JP 57177692 A JP57177692 A JP 57177692A JP 17769282 A JP17769282 A JP 17769282A JP S6315764 B2 JPS6315764 B2 JP S6315764B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- source
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は緩衝増幅器、特にオシロスコープ等に
用いて好適な直流結合の高インピーダンス入力段
増幅器に関する。
用いて好適な直流結合の高インピーダンス入力段
増幅器に関する。
緩衝増幅器は種々の電子機器に広く利用されて
いる。例えばオシロスコープ等の広帯域アナログ
測定試験装置は、高入力インピーダンス、高安定
性、及び直流結合の広帯域入力段増幅器等を必要
とする。本明細書において、緩衝増幅器とは、高
入力インピーダンス及び低出力インピーダンスを
有する増幅器を意味する。
いる。例えばオシロスコープ等の広帯域アナログ
測定試験装置は、高入力インピーダンス、高安定
性、及び直流結合の広帯域入力段増幅器等を必要
とする。本明細書において、緩衝増幅器とは、高
入力インピーダンス及び低出力インピーダンスを
有する増幅器を意味する。
この目的のための緩衝増幅器は、エミツタ・ホ
ロア・出力段の前段に、入力段として直流結合の
ソース・ホロアの電界効果トランジスタ（FET）
を有する。このような従来の緩衝増幅器の一例を
第１図に示す。ソース・ホロアFET１４のゲー
トは、入力端子１０に直流結合すると共に通常オ
フ状態のクランプ・ダイオード１１を介して負電
圧源にも接続している。FET１４のドレインは
正電圧源に接続し、ソースは、抵抗器２０及びコ
ンデンサ２２の並列回路を介してFET１６及び
ソース抵抗器２４から成る定電流源に接続してい
る。エミツタ・ホロア・トランジスタ１８のベー
スはFET１６のドレインに直結し、トランジス
タ１８のエミツタは出力端子１２に直結すると共
に抵抗器３０を介して正電圧源に接続し、トラン
ジスタ１８のコレクタは負電圧源に接続してい
る。入力端子１０及びアース間に設けた抵抗器１
５は、増幅器の入力抵抗値を決めるためのもので
ある。
ロア・出力段の前段に、入力段として直流結合の
ソース・ホロアの電界効果トランジスタ（FET）
を有する。このような従来の緩衝増幅器の一例を
第１図に示す。ソース・ホロアFET１４のゲー
トは、入力端子１０に直流結合すると共に通常オ
フ状態のクランプ・ダイオード１１を介して負電
圧源にも接続している。FET１４のドレインは
正電圧源に接続し、ソースは、抵抗器２０及びコ
ンデンサ２２の並列回路を介してFET１６及び
ソース抵抗器２４から成る定電流源に接続してい
る。エミツタ・ホロア・トランジスタ１８のベー
スはFET１６のドレインに直結し、トランジス
タ１８のエミツタは出力端子１２に直結すると共
に抵抗器３０を介して正電圧源に接続し、トラン
ジスタ１８のコレクタは負電圧源に接続してい
る。入力端子１０及びアース間に設けた抵抗器１
５は、増幅器の入力抵抗値を決めるためのもので
ある。
回路素子のパラメータを適当に選択すれば、入
力端子１０に信号が印加されない状態（即ち、
FET１４のゲート電圧は零の状態）において、
FET１４及び１６の両方を同一直流レベルで動
作させることができる。つまり、FET１６のド
レイン電圧をFET１４のゲート電圧に略等しく
し、抵抗器２０及び２４の抵抗値を等しくする。
この場合、FET１４及び１６のゲート・ソース
電圧及びドレイン電流は等しいので、エミツタ・
ホロア・トランジスタ１８のベース電圧は略零で
ある。FET１６はFET１４の温度補償用である
が、この目的のためには、FET１４及び１６は
上限遮断周波数が高くしかも特性の揃つたFET
である必要があり、高価という問題がある。
力端子１０に信号が印加されない状態（即ち、
FET１４のゲート電圧は零の状態）において、
FET１４及び１６の両方を同一直流レベルで動
作させることができる。つまり、FET１６のド
レイン電圧をFET１４のゲート電圧に略等しく
し、抵抗器２０及び２４の抵抗値を等しくする。
この場合、FET１４及び１６のゲート・ソース
電圧及びドレイン電流は等しいので、エミツタ・
ホロア・トランジスタ１８のベース電圧は略零で
ある。FET１６はFET１４の温度補償用である
が、この目的のためには、FET１４及び１６は
上限遮断周波数が高くしかも特性の揃つたFET
である必要があり、高価という問題がある。
FET１４のゲートに印加される入力電圧が増
加すると、FET１４のソース電流がFET１６の
一定ドレイン電流を超え、差の電流がトランジス
タ１８のベースに流入する。したがつて、トラン
ジスタ１８のエミツタ電流が減少して、出力端子
１２に現れる出力電圧が上昇する。一方、入力電
圧が負になると、FET１４のソース電流がFET
１６の一定ドレイン電流以下になるので、差の電
流によつてトランジスタ１８のベース及びエミツ
タ電流が増加し、出力端子１２には負の電圧が現
われる。
加すると、FET１４のソース電流がFET１６の
一定ドレイン電流を超え、差の電流がトランジス
タ１８のベースに流入する。したがつて、トラン
ジスタ１８のエミツタ電流が減少して、出力端子
１２に現れる出力電圧が上昇する。一方、入力電
圧が負になると、FET１４のソース電流がFET
１６の一定ドレイン電流以下になるので、差の電
流によつてトランジスタ１８のベース及びエミツ
タ電流が増加し、出力端子１２には負の電圧が現
われる。
第１図に示した従来例では、FET１４及び１
６用として、広動作領域に渡つて完全に特性の揃
つた１対のFETを得るのは困難であり、しかも、
このようなFETは高価という問題がある。更に、
第１図の従来例では、トランジスタ１８の
ΔVBE／ΔTによる電圧ドリフトの問題もある。
６用として、広動作領域に渡つて完全に特性の揃
つた１対のFETを得るのは困難であり、しかも、
このようなFETは高価という問題がある。更に、
第１図の従来例では、トランジスタ１８の
ΔVBE／ΔTによる電圧ドリフトの問題もある。
第２図は、第１図の回路の問題のいくつかを克
服した従来の緩衝増幅器の回路図である。第１図
と第２図の回路の大きな相違点は、第２図の回路
では、FET１６のソース回路に、ダイオード接
続のトランジスタ３２を用いたことである。抵抗
器３４を介してベース及びコレクタを接続したト
ランジスタ３２は、エミツタ・ホロア・トランジ
スタ１８′と共に、特性の揃つたバイポーラ・ト
ランジスタ対を構成する。第２図の回路の動作
は、第１図の回路と略同様であるが、ダイオード
接続のトランジスタ３２はトランジスタ１８′の
温度補償用として動作する。即ち、周囲温度が上
昇してトランジスタ１８′のVBEが減少すると、
トランジスタ３２のVBEも減少するのでFET１６
のドレイン電流が増加し、トランジスタ１８′の
ベース電圧は、出力端子１２の出力電圧を一定に
維持するように低下する。したがつて、出力電圧
は、特性の揃つたFET対１４及び１６、及び特
性の揃つたバイポーラ・トランジスタ対１８′及
び３２の使用によつて、略一定に維持される。抵
抗器３４の抵抗値は、温度補償を良好にするた
め、トランジスタ３２及び１８′が等しいバイア
ス・レベルで動作するように、選択される。
服した従来の緩衝増幅器の回路図である。第１図
と第２図の回路の大きな相違点は、第２図の回路
では、FET１６のソース回路に、ダイオード接
続のトランジスタ３２を用いたことである。抵抗
器３４を介してベース及びコレクタを接続したト
ランジスタ３２は、エミツタ・ホロア・トランジ
スタ１８′と共に、特性の揃つたバイポーラ・ト
ランジスタ対を構成する。第２図の回路の動作
は、第１図の回路と略同様であるが、ダイオード
接続のトランジスタ３２はトランジスタ１８′の
温度補償用として動作する。即ち、周囲温度が上
昇してトランジスタ１８′のVBEが減少すると、
トランジスタ３２のVBEも減少するのでFET１６
のドレイン電流が増加し、トランジスタ１８′の
ベース電圧は、出力端子１２の出力電圧を一定に
維持するように低下する。したがつて、出力電圧
は、特性の揃つたFET対１４及び１６、及び特
性の揃つたバイポーラ・トランジスタ対１８′及
び３２の使用によつて、略一定に維持される。抵
抗器３４の抵抗値は、温度補償を良好にするた
め、トランジスタ３２及び１８′が等しいバイア
ス・レベルで動作するように、選択される。
ところで、第２図の従来回路は、特性の揃つた
バイポーラ・トランジスタ１８′及び３２を必要
とするので、第１図の回路よりも高価という欠点
がある。
バイポーラ・トランジスタ１８′及び３２を必要
とするので、第１図の回路よりも高価という欠点
がある。
更に、図示していないが、本願特許出願人に譲
渡された特開昭54−80782号（特公昭59−10506
号）公報には、入力信号の高周波信号を通過させ
る小容量の交流結合コンデンサを介して入力信号
の高周波成分を増幅するソース・ホロワ増幅器の
出力と、この出力及び入力信号の低周波成分を比
較増幅してソース・ホロワ増幅器のソースで合成
して広帯域出力を得る回路が提案されている。し
かし、この従来の回路では、ソース・ホロワの電
界効果トランジスタのゲートは交流結合している
ので、抵抗或いは抵抗とコンデンサを含むバイア
ス回路を設けて直流バイアスを印加する必要があ
る。これらのバイアス抵抗は、高抵抗でなくては
ならず、そのために熱雑音を生ずると共に寄生
（又は浮游）容量を生じて広帯域増幅特性に影響
を及ぼすという欠点がある。更に、低周波から高
周波に及ぶ広帯域増幅度を一定にするための低及
び高周波両増幅チヤンネルの設計も容易でないと
いう問題がある。
渡された特開昭54−80782号（特公昭59−10506
号）公報には、入力信号の高周波信号を通過させ
る小容量の交流結合コンデンサを介して入力信号
の高周波成分を増幅するソース・ホロワ増幅器の
出力と、この出力及び入力信号の低周波成分を比
較増幅してソース・ホロワ増幅器のソースで合成
して広帯域出力を得る回路が提案されている。し
かし、この従来の回路では、ソース・ホロワの電
界効果トランジスタのゲートは交流結合している
ので、抵抗或いは抵抗とコンデンサを含むバイア
ス回路を設けて直流バイアスを印加する必要があ
る。これらのバイアス抵抗は、高抵抗でなくては
ならず、そのために熱雑音を生ずると共に寄生
（又は浮游）容量を生じて広帯域増幅特性に影響
を及ぼすという欠点がある。更に、低周波から高
周波に及ぶ広帯域増幅度を一定にするための低及
び高周波両増幅チヤンネルの設計も容易でないと
いう問題がある。
したがつて、本発明の目的は、上述の従来の緩
衝増幅器に比較し、構成が簡単で且つ安価な緩衝
増幅器を提供することである。
衝増幅器に比較し、構成が簡単で且つ安価な緩衝
増幅器を提供することである。
本発明の目的は、内部発生の低周波歪の自己修
正機能を有する緩衝増幅器を提供することであ
る。
正機能を有する緩衝増幅器を提供することであ
る。
本発明の更に他の目的は、従来例に比べ、直流
の安定性において特に優れた広帯域緩衝増幅器を
提供することである。
の安定性において特に優れた広帯域緩衝増幅器を
提供することである。
本発明の特徴は、１個のソース・ホロアFET、
１対のバイポーラ・トランジスタ（特性が揃つて
いる必要なし）、及び差動演算増幅器を使用して
いることである。上記の１対のバイポーラ・トラ
ンジスタの一方は、出力段のソース・ホロア
FETのソースと直列接続し、他のバイポーラ・
トランジスタは出力段のエミツタ・ホロア・トラ
ンジスタとして使用される。演算差動増幅器は、
入力及び出力信号の一部分を比較して増幅器で発
生する低周波歪を除去或いは修正し、修正用の閉
回路（ループ）は自動的に直流出力レベルを一定
に維持する。
１対のバイポーラ・トランジスタ（特性が揃つて
いる必要なし）、及び差動演算増幅器を使用して
いることである。上記の１対のバイポーラ・トラ
ンジスタの一方は、出力段のソース・ホロア
FETのソースと直列接続し、他のバイポーラ・
トランジスタは出力段のエミツタ・ホロア・トラ
ンジスタとして使用される。演算差動増幅器は、
入力及び出力信号の一部分を比較して増幅器で発
生する低周波歪を除去或いは修正し、修正用の閉
回路（ループ）は自動的に直流出力レベルを一定
に維持する。
次に、第３図乃至第５図を参照して、本発明を
詳細に説明する。第３図は、本発明の好適な一実
施例の簡単な回路図である。FET１４のゲート
及びドレインは夫々入力端子１０及び正電圧源に
接続し、ソースは、バイポーラ・トランジスタ３
８及び抵抗器４８から成る定電流源を介して、負
電圧源に接続している。FET１４のソースは更
にトランジスタ１８のベースに接続し、トランジ
スタ１８のエミツタは出力端子１２に接続してい
る。抵抗器Ｒ１及びＲ２と可変コンデンサＣ１か
ら成る入力分圧器４０は、入力端子１０及び基準
電圧源（アース）の間に設けられている。入力分
圧器４０は、入力浮遊静電容量Ｃ２を有する広帯
域抵抗分圧器として機能する外に、回路全体の入
力抵抗（1MΩ）でもある。周知のように、コン
デンサＣ１の静電容量は、 R1・C1＝R2・C2 （Ｒ１及びＲ２は夫々抵抗器Ｒ１及びＲ２の抵
抗値、Ｃ１はコンデンサＣ１の静電容量）が成立
するように調整される。出力端子１２及び基準電
圧源（アース）の間には、直列接続した１対の抵
抗器Ｒ３及びＲ４から成る出力分圧器４２が設け
られている。分圧器４０及び４２は略等しい分圧
比を持ち、分圧された入力信号及び出力信号は、
夫々、演算増幅器３６の反転及び非反転入力端に
供給される。演算増幅器３６としては、例えば、
FET入力段を有するRCA3140を用いればよく、
この素子は安価で且つ簡単に入手できる。演算増
幅器３６の出力信号（誤差信号）は、抵抗器４４
及びコンデンサ４６から成る低域フイルタを介し
て、トランジスタ３８のベースに供給される。コ
ンデンサＣ３は演算増幅器３６の周波数応答特性
を制限して雑音を減少させるものである。尚、高
周波では、FET１４及びトランジスタ１８は緩
衝器として動作し、演算増幅器３６には影響され
ない。
詳細に説明する。第３図は、本発明の好適な一実
施例の簡単な回路図である。FET１４のゲート
及びドレインは夫々入力端子１０及び正電圧源に
接続し、ソースは、バイポーラ・トランジスタ３
８及び抵抗器４８から成る定電流源を介して、負
電圧源に接続している。FET１４のソースは更
にトランジスタ１８のベースに接続し、トランジ
スタ１８のエミツタは出力端子１２に接続してい
る。抵抗器Ｒ１及びＲ２と可変コンデンサＣ１か
ら成る入力分圧器４０は、入力端子１０及び基準
電圧源（アース）の間に設けられている。入力分
圧器４０は、入力浮遊静電容量Ｃ２を有する広帯
域抵抗分圧器として機能する外に、回路全体の入
力抵抗（1MΩ）でもある。周知のように、コン
デンサＣ１の静電容量は、 R1・C1＝R2・C2 （Ｒ１及びＲ２は夫々抵抗器Ｒ１及びＲ２の抵
抗値、Ｃ１はコンデンサＣ１の静電容量）が成立
するように調整される。出力端子１２及び基準電
圧源（アース）の間には、直列接続した１対の抵
抗器Ｒ３及びＲ４から成る出力分圧器４２が設け
られている。分圧器４０及び４２は略等しい分圧
比を持ち、分圧された入力信号及び出力信号は、
夫々、演算増幅器３６の反転及び非反転入力端に
供給される。演算増幅器３６としては、例えば、
FET入力段を有するRCA3140を用いればよく、
この素子は安価で且つ簡単に入手できる。演算増
幅器３６の出力信号（誤差信号）は、抵抗器４４
及びコンデンサ４６から成る低域フイルタを介し
て、トランジスタ３８のベースに供給される。コ
ンデンサＣ３は演算増幅器３６の周波数応答特性
を制限して雑音を減少させるものである。尚、高
周波では、FET１４及びトランジスタ１８は緩
衝器として動作し、演算増幅器３６には影響され
ない。
入力端子１０に印加された入力信号の直流及び
交流分は、FET１４及びトランジスタ１８を有
する広帯域増幅器によつて増幅される（増幅度は
略１）。演算増幅器３６は、入力分圧器４０から
の入力信号の一部分と、出力分圧器４２からの出
力信号の一部分を比較し、差の信号（誤差信号）
を高利得で増幅し、低域フイルタを介して、トラ
ンジスタ３８の制御電極（ベース）に印加する。
入力分圧器４０、出力分圧器４２及び演算増幅器
３６を含む信号路によつて、低周波における回路
の安定性と精度が維持される。
交流分は、FET１４及びトランジスタ１８を有
する広帯域増幅器によつて増幅される（増幅度は
略１）。演算増幅器３６は、入力分圧器４０から
の入力信号の一部分と、出力分圧器４２からの出
力信号の一部分を比較し、差の信号（誤差信号）
を高利得で増幅し、低域フイルタを介して、トラ
ンジスタ３８の制御電極（ベース）に印加する。
入力分圧器４０、出力分圧器４２及び演算増幅器
３６を含む信号路によつて、低周波における回路
の安定性と精度が維持される。
信号が入力していない状態、即ち、入力端子１
０の電圧が零の場合には、出力端子１２の出力電
圧も零である。FET１４のゲート・ソース電圧
（Vgs）或いはトランジスタ３８のベース・エミ
ツタ電圧（VBE）が動作条件の相違により変化し
て出力電圧が入力電圧と異なると、演算増幅器３
６の出力信号の一部分が演算増幅器３６に帰還
し、出力及び入力電圧の相違は、高利得の演算増
幅器３６及び電流源トランジスタ３８により自動
的に修正される。つまり、出力電圧は、Vgs及び
VBEの変化に拘らず、自動的に入力電圧に等しく
なるように修正される。同様に、入力直流電圧が
変化した場合にも、出力電圧は入力電圧に自動的
に等しくなる。つまり、出力直流レベルは、上述
の制御閉回路によつて、正確且つ迅速に入力直流
レベルに追随する。尚、入力分圧器４０及び出力
分圧器４２の分圧比は、任意の値、例えば１／２
とすればよい。
０の電圧が零の場合には、出力端子１２の出力電
圧も零である。FET１４のゲート・ソース電圧
（Vgs）或いはトランジスタ３８のベース・エミ
ツタ電圧（VBE）が動作条件の相違により変化し
て出力電圧が入力電圧と異なると、演算増幅器３
６の出力信号の一部分が演算増幅器３６に帰還
し、出力及び入力電圧の相違は、高利得の演算増
幅器３６及び電流源トランジスタ３８により自動
的に修正される。つまり、出力電圧は、Vgs及び
VBEの変化に拘らず、自動的に入力電圧に等しく
なるように修正される。同様に、入力直流電圧が
変化した場合にも、出力電圧は入力電圧に自動的
に等しくなる。つまり、出力直流レベルは、上述
の制御閉回路によつて、正確且つ迅速に入力直流
レベルに追随する。尚、入力分圧器４０及び出力
分圧器４２の分圧比は、任意の値、例えば１／２
とすればよい。
第４図は、本発明を更に具体的に示す回路図で
ある。第４図の実施例は、入力減衰器５０及び出
力減衰器５２を第３図に追加した点を除けば、第
３図の回路と略同じである。入力減衰器５０は、
直列抵抗器Ra、分路抵抗器Rb、コンデンサから
成る抵抗減衰器と、スイツチＳとを有し、このス
イツチＳによつて抵抗減衰器を選択的に回路に挿
入する。抵抗減衰器が回路に挿入されると、入力
信号は、所望の減衰率（例えば１／10）で減衰さ
れる。尚、２個以上の減衰器を直列に設けること
もできる。可変コンデンサC0は、緩衝増幅器の
入力静電容量を正規化するためのものであり、ダ
イオード１１及び５４は過大電圧防止用である。
出力減衰器５２は、４個のスイツチ位置を有する
スイツチ５６と抵抗回路網から構成されている。
抵抗回路網を構成する抵抗器の抵抗値は、スイツ
チ５６のスイツチ位置（Ａ，Ｂ，Ｃ，Ｄ）に拘ら
ず、出力端子１２に接続する回路（図示せず）の
入力抵抗値と等しくなるように、選択される。
ある。第４図の実施例は、入力減衰器５０及び出
力減衰器５２を第３図に追加した点を除けば、第
３図の回路と略同じである。入力減衰器５０は、
直列抵抗器Ra、分路抵抗器Rb、コンデンサから
成る抵抗減衰器と、スイツチＳとを有し、このス
イツチＳによつて抵抗減衰器を選択的に回路に挿
入する。抵抗減衰器が回路に挿入されると、入力
信号は、所望の減衰率（例えば１／10）で減衰さ
れる。尚、２個以上の減衰器を直列に設けること
もできる。可変コンデンサC0は、緩衝増幅器の
入力静電容量を正規化するためのものであり、ダ
イオード１１及び５４は過大電圧防止用である。
出力減衰器５２は、４個のスイツチ位置を有する
スイツチ５６と抵抗回路網から構成されている。
抵抗回路網を構成する抵抗器の抵抗値は、スイツ
チ５６のスイツチ位置（Ａ，Ｂ，Ｃ，Ｄ）に拘ら
ず、出力端子１２に接続する回路（図示せず）の
入力抵抗値と等しくなるように、選択される。
第５図は本発明の他の実施例を示す回路図であ
る。第５図の緩衝増幅器では、演算増幅器３６の
出力がトランジスタ３８のエミツタに印加され、
且つ演算増幅器３６の入力端の極性が第３図の場
合と異なる点を除けば、第３図の実施例と略同じ
である。尚、第５図の実施例の動作は、第３図の
説明から容易に理解できるので、説明を省略す
る。
る。第５図の緩衝増幅器では、演算増幅器３６の
出力がトランジスタ３８のエミツタに印加され、
且つ演算増幅器３６の入力端の極性が第３図の場
合と異なる点を除けば、第３図の実施例と略同じ
である。尚、第５図の実施例の動作は、第３図の
説明から容易に理解できるので、説明を省略す
る。
以上説明したように、本発明に係る緩衝増幅器
は、特性の揃つた高価なFET対或いはバイポー
ラ・トランジスタ対を必要としない。したがつ
て、本発明に係る緩衝増幅器は、安価で且つ製作
が容易であり、周囲温度の変化及び電源電圧の変
動等に対しても非常に安定性がある。更に、本発
明の緩衝増幅器では、従来例に比べ、雑音を大幅
に減らすことができる。
は、特性の揃つた高価なFET対或いはバイポー
ラ・トランジスタ対を必要としない。したがつ
て、本発明に係る緩衝増幅器は、安価で且つ製作
が容易であり、周囲温度の変化及び電源電圧の変
動等に対しても非常に安定性がある。更に、本発
明の緩衝増幅器では、従来例に比べ、雑音を大幅
に減らすことができる。
第１図及び第２図は夫々従来の緩衝増幅器の回
路図、第３図は本発明の一実施例の簡単な回路
図、第４図は本発明に係る具体的な回路図、第５
図は本発明に係る他の実施例の回路図である。 １４：電界効果型トランジスタ（FET）、１
８：トランジスタ、３６：演算増幅器、４０：入
力分圧器、４２：出力分圧器。
路図、第３図は本発明の一実施例の簡単な回路
図、第４図は本発明に係る具体的な回路図、第５
図は本発明に係る他の実施例の回路図である。 １４：電界効果型トランジスタ（FET）、１
８：トランジスタ、３６：演算増幅器、４０：入
力分圧器、４２：出力分圧器。
Claims (1)
- 【特許請求の範囲】 １ ゲートが入力端子に直流結合された電界効果
トランジスタと、 コレクタ・エミツタ電流路が上記電界効果トラ
ンジスタのソースに直列接続されたバイポーラト
ランジスタと、 上記電界効果トランジスタのゲート及びソース
電圧を夫々略等しい分圧比で分圧する入力及び出
力分圧器と、 該入力及び出力分圧器の出力電圧差を増幅し、
その出力の低周波成分を上記バイポーラトランジ
スタを介して上記電界効果トランジスタのソース
に伝達する演算増幅器とを 具えることを特徴とする緩衝増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177692A JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
| US06/533,683 US4495471A (en) | 1982-10-12 | 1983-09-19 | Buffer amplifier |
| GB08325890A GB2130037B (en) | 1982-10-12 | 1983-09-28 | Amplifier circuit |
| DE3336949A DE3336949C2 (de) | 1982-10-12 | 1983-10-11 | Pufferverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177692A JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975708A JPS5975708A (ja) | 1984-04-28 |
| JPS6315764B2 true JPS6315764B2 (ja) | 1988-04-06 |
Family
ID=16035432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177692A Granted JPS5975708A (ja) | 1982-10-12 | 1982-10-12 | 緩衝増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4495471A (ja) |
| JP (1) | JPS5975708A (ja) |
| DE (1) | DE3336949C2 (ja) |
| GB (1) | GB2130037B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126313A (ja) * | 1984-07-16 | 1986-02-05 | Matsushita Electric Ind Co Ltd | 広帯域直流増幅回路 |
| FR2602932A1 (fr) * | 1986-08-05 | 1988-02-19 | Thomson Csf | Porte logique bfl compensee en temperature |
| DE4019979A1 (de) * | 1990-06-22 | 1992-01-02 | Siemens Ag | Schaltungsanordnung zum verstaerken von signalen |
| US5170134A (en) * | 1991-06-12 | 1992-12-08 | Sgs-Thomson Microelectronics, Inc. | Fast buffer |
| JPH0592358U (ja) * | 1992-04-30 | 1993-12-17 | 行雄 小松原 | 防雷家屋 |
| JP3113401B2 (ja) * | 1992-07-31 | 2000-11-27 | リーダー電子株式会社 | 広帯域増幅器 |
| JPH0946141A (ja) * | 1995-07-27 | 1997-02-14 | Nec Eng Ltd | バイアス回路 |
| EP1160580B1 (de) * | 2000-05-17 | 2004-09-15 | Infineon Technologies AG | Schaltungsanordnung zur Detektion einer Funktionsstörung |
| US6437612B1 (en) | 2001-11-28 | 2002-08-20 | Institute Of Microelectronics | Inductor-less RF/IF CMOS buffer for 50Ω off-chip load driving |
| KR100528464B1 (ko) * | 2003-02-06 | 2005-11-15 | 삼성전자주식회사 | 스마트카드의 보안장치 |
| US9632519B2 (en) * | 2014-06-16 | 2017-04-25 | Linear Technology Corporation | Class AB inverting driver for PNP bipolar transistor LDO regulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480782A (en) * | 1977-12-12 | 1979-06-27 | Tektronix Inc | Electronical measuring instrument |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT243854B (de) * | 1964-03-09 | 1965-12-10 | H C Hans Dipl Ing Dr Dr List | Verstärker mit hohem Eingangswiderstand |
| US4409561A (en) * | 1981-04-13 | 1983-10-11 | Motorali, Inc. | Operational amplifier output stage driven by a single ended gain stage |
-
1982
- 1982-10-12 JP JP57177692A patent/JPS5975708A/ja active Granted
-
1983
- 1983-09-19 US US06/533,683 patent/US4495471A/en not_active Expired - Fee Related
- 1983-09-28 GB GB08325890A patent/GB2130037B/en not_active Expired
- 1983-10-11 DE DE3336949A patent/DE3336949C2/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480782A (en) * | 1977-12-12 | 1979-06-27 | Tektronix Inc | Electronical measuring instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| US4495471A (en) | 1985-01-22 |
| GB2130037A (en) | 1984-05-23 |
| DE3336949A1 (de) | 1984-04-12 |
| JPS5975708A (ja) | 1984-04-28 |
| GB8325890D0 (en) | 1983-11-02 |
| DE3336949C2 (de) | 1985-09-12 |
| GB2130037B (en) | 1986-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7395308B1 (en) | Grounded emitter logarithmic circuit | |
| GB798523A (en) | Improvements relating to transistor amplifier circuits | |
| US3370242A (en) | Transistor amplifiers employing field effect transistors | |
| US4039981A (en) | Variable impedance circuit | |
| JPS6315764B2 (ja) | ||
| JP2517472B2 (ja) | Ｆｅｔ緩衝増幅器 | |
| US4779057A (en) | Cascode amplifier with nonlinearity correction and improve transient response | |
| JP3113401B2 (ja) | 広帯域増幅器 | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| US4625131A (en) | Attenuator circuit | |
| JPS6333727B2 (ja) | ||
| US4757275A (en) | Wideband closed loop amplifier | |
| KR860000440B1 (ko) | 신호레벨제어회로 | |
| US4081758A (en) | Low distortion signal amplifier arrangement | |
| US5327099A (en) | Differential stage that provides minimal offset between inputs | |
| US4167708A (en) | Transistor amplifier | |
| JPS60208106A (ja) | 差動増幅器 | |
| JPS6115622Y2 (ja) | ||
| US4013972A (en) | Amplifier with gain control means | |
| US5334949A (en) | Differential amplifiers | |
| JP4839572B2 (ja) | 入力回路 | |
| JPS641785Y2 (ja) | ||
| JP2553135B2 (ja) | 可変利得回路のベース電流補償回路 | |
| JPS5816206B2 (ja) | 定電流回路 | |
| KR900001995B1 (ko) | 자동레벨 조정 집적회로 |