JP2007059433A - カスコード接続回路 - Google Patents
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Abstract
【課題】 最適動作容量からのばらつきを抑制し、製造コストを低減させることができるカスコード接続回路を得る。
【解決手段】 ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。
【選択図】 図１
【解決手段】 ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。
【選択図】 図１
Description
本発明は、主に８００ＭＨｚ以上の高周波帯で用いられるカスコード接続回路に関するものである。
ショットキー接合ゲートを持つ２つの電解効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路は、高周波帯で用いられる高周波増幅回路に用いられる。
図１１は、従来のカスコード接続回路を示す回路図である。カスコード接続回路は、ソースが接地された第１のＦＥＴ１と、ソースが第１のＦＥＴ１のドレインに接続された第２のＦＥＴ２と、第１のＦＥＴ１のソースと第２のＦＥＴ２のゲートとの間に接続されたコンデンサ３と、第２のＦＥＴ２のドレインと第２のＦＥＴ２のゲートとの間に接続された抵抗４と、第１のＦＥＴ１のソースと第２のＦＥＴ２のゲートとの間にコンデンサ３とは並列に接続された抵抗５とを有する。
そして、コンデンサ３の容量Ｃ１と、第２のＦＥＴ２のゲート電位を決定するための抵抗４，５の抵抗値Ｒ１，Ｒ２を最適化することにより、単一のＦＥＴの場合に比べて、耐圧が２倍となり、２倍前後の出力・利得を得ることができる（例えば、特許文献１参照）。
また、コスト低減及び数ＧＨｚ以上の高周波帯における回路損失低減のために、抵抗、容量、整合線路等を同時に作り込むＭＭＩＣ（Microwave Monolithic IC）を採用するのが有効である。このため、従来のカスコード接続回路では、コンデンサ３としてＭＩＭ（Metal-Insulator-Metal）容量を用いていた。
図１２はＭＩＭ構造を示す断面図であり、図１３はその平面図である。半導体基板５上に形成された下地配線６と上地配線８の間に、ＳｉＯ２又はＳｉＮｘ等からなる配線間絶縁膜７が形成されている。そして、上地配線８の一端は接地され、下地配線６の一端は第２のＦＥＴ２のゲートに接続されている。
また、抵抗は、トランジスタの能動層を線路状に配置した注入抵抗又はエピタキシャル抵抗として形成される。図１４は、エピタキシャル抵抗を示す斜視図である。チャネル１１上にショットキー層１２が形成され、その上にオーミックコンタクト用にｎ型に高ドーピングされた高濃度ドープ半導体層１３が形成されている。この高濃度ドープ半導体層１３の抵抗値は、そのドーピング濃度で決定されるが、通常シート抵抗は１００Ω／□程度と非常に低抵抗である。
特開２００５−３３６５０号公報
コンデンサ３の容量Ｃ１の最適値は以下の数式１に従うことが分かっている。
ここで、Ｃｇｓはゲート・ソース間容量、ｇｍは相互コンダクタンス、ＲＬは外部負荷（固定）である。このうち、トランジスタの能動層のばらつきによって変化するパラメータはＣｇｓ及びｇｍである。Ｃｇｓは動作時の空乏層幅で殆ど決定されるが、ｇｍは空乏層幅だけでなく能動層のシート濃度Ｎｓやピンチオフ電圧Ｖｐにも相関を持つ。
また、トランジスタ特性のばらつきの要因としては、注入プロセスやエピタキシャル層の積層などの動作層形成プロセスのばらつきと、ゲート電極等の形成や表面処理などのデバイス形成プロセスのばらつきがあるが、一般に後者によるばらつきの方が多く、変化量も大きい。特に、ゲート電極の形成に関しては、ショットキー接合がプロセスに敏感であるためショットキーバリア電位差Φｂなどのショットキー特性パラメータがプロセスの状況により容易に変化し、トランジスタ特性に大きな影響を与える。
表１にΦｂの値に対するｇｍとＣｇｓの値についてのシミュレーション結果を示す。
表１
ただし、低雑音ＨＥＭＴ（High Electron Mobility Transistor）構造を元にデバイスシミュレーションで計算し、ゲート幅Ｗｇを１ｍｍ、ゲート・ソース間電圧Ｖｇｓを−０．３Ｖ、ドレイン電圧Ｖｄを２Ｖとした。なお、Ｖｇｓ＝−０．３Ｖはｇｍがほぼ最大となる電圧である。また、Ｖｇｓ＝−０．３Ｖ及びＶｄ＝２Ｖというのは、高利得な低雑音ＨＥＭＴでは良く用いられる電圧領域である。
表１
上記のシミュレーション結果から、Φｂが変化してもｇｍは殆ど変化せず、Ｃｇｓのみが変化することが分かる。この結果から、数式１よりＣ１の最適容量値は、Ｃｇｓと対応して変化する。しかし、ＭＩＭ容量はこれらのＣｇｓと対応して変化することはない。従って、トランジスタのＣｇｓがウェハ面内、ウェハ間及びロット間でばらつくことによりＣ１の最適値が変化する場合、ＭＩＭ容量がＣ１の最適値からずれてしまうという問題があった。
また、ＭＩＭ容量を形成するためには、下地配線、配線間絶縁膜及び上地配線を形成する必要があり、それぞれに転写工程を伴うため必要なマスクの枚数が増加し、工程も数十工程以上増加する可能性があった。そして、ＭＩＭ容量を形成する場合、容量値を安定化するために配線間絶縁膜を数百ｎｍ程度まで厚膜化する必要がある。このため、配線間距離が広がり同一面積での容量値が低下する。従って、パターン面積を大きくする必要があるため、チップ面積が増加し、ウェハ１枚当たりのチップ数が減少する。この結果、製造コストが増加するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、最適動作容量からのばらつきを抑制し、製造コストを低減させることができるカスコード接続回路を得るものである。
本発明に係るカスコード接続回路は、２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。本発明のその他の特徴は以下に明らかにする。
本発明のように容量としてショットキーバリアダイオードを用いることで、トランジスタと同時に近接して形成された能動層を用いて容量を形成することができる。このため、能動層の濃度ばらつきに対し、容量Ｃ１はトランジスタのＣｇｓと同方向に変化する。従って、最適動作容量からのばらつきを抑制することができる。
また、トランジスタの形成工程において、ショットキーバリアダイオードも形成することができるため、工程数が増加しない。そして、ＭＩＭ容量の配線間絶縁膜に比べて、当該配線間絶縁膜に対応するショットキーバリアダイオードの空乏層は薄いため、パターン面積を小さくすることができる。従って、製造コストを低減させることができる。
実施の形態１．
本発明の実施の形態１に係るカスコード接続回路は、２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、図１に示すように、ソースが接地された第１のＦＥＴ１と、ソースが第１のＦＥＴ１のドレインに接続された第２のＦＥＴ２と、アノードが第１のＦＥＴ１のソースに接続され、カソードが第２のＦＥＴ２のゲートに接続されたショットキーバリアダイオード２１と、第２のＦＥＴ２のドレインと第２のＦＥＴ２のゲートとの間に接続された抵抗４（第１の抵抗）と、第１のＦＥＴ１のソースと第２のＦＥＴ２のゲートとの間にショットキーバリアダイオード２１とは並列に接続された抵抗５（第２の抵抗）とを有する。なお、第１のＦＥＴ１のゲート、第１のＦＥＴ１のソース、及び第２のＦＥＴ２のドレインは、それぞれ、カスコード接続回路のゲート、ソース、及びドレインとして機能する。
本発明の実施の形態１に係るカスコード接続回路は、２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、図１に示すように、ソースが接地された第１のＦＥＴ１と、ソースが第１のＦＥＴ１のドレインに接続された第２のＦＥＴ２と、アノードが第１のＦＥＴ１のソースに接続され、カソードが第２のＦＥＴ２のゲートに接続されたショットキーバリアダイオード２１と、第２のＦＥＴ２のドレインと第２のＦＥＴ２のゲートとの間に接続された抵抗４（第１の抵抗）と、第１のＦＥＴ１のソースと第２のＦＥＴ２のゲートとの間にショットキーバリアダイオード２１とは並列に接続された抵抗５（第２の抵抗）とを有する。なお、第１のＦＥＴ１のゲート、第１のＦＥＴ１のソース、及び第２のＦＥＴ２のドレインは、それぞれ、カスコード接続回路のゲート、ソース、及びドレインとして機能する。
図２は、本発明の実施の形態１に係るカスコード接続回路のショットキーバリアダイオードを示す断面図であり、図３はその平面図である。半導体基板（不図示）上にチャネル１１が形成されている。そして、チャネル１１上にｎ型半導体層であるショットキー層１２が形成され、ショットキー層１２上にｎ＋型半導体層である高濃度ドープ半導体層１３が形成されている。これらのチャネル１１、ショットキー層１２及び高濃度ドープ半導体層１３から能動層１４が構成される。これらの能動層は、半導体基板上にエピタキシャル成長するか又は半導体基板に不純物をドーピングすることにより形成される。
また、ショットキー層１２上にアノード電極２２がショットキー接合され、高濃度ドープ半導体層１３上にカソード電極２３がオーミック接合されている。このアノード電極２２は、回路全体においてソース（接地）側に形成され、配線２４を介して接地されている。また、カソード電極２３は、アノード電極２２とは離間して形成され、配線２５を介して第２のＦＥＴ２のゲートに接続される。
チャネル１１内に広がった空乏層２６の形状によりＣｇｓが決定される。空乏層２６の形状は能動層の設計に主に依存するが、平面パターンの形状にも多少依存する。アノード電極２２の面積を調整することで所望の初期容量を得ることができる。
本実施の形態に係るカスコード接続回路は、トランジスタと同時に近接して形成された能動層を用いて容量を形成することができる。このため、能動層の濃度ばらつきに対し、ショットキーバリアダイオード２１の容量Ｃ１はトランジスタのＣｇｓと同方向に変化する。従って、Ｃ１の最適値からのばらつきを抑制することができる。
また、トランジスタのゲート電極と同時にアノード電極を形成し、ソース・ドレイン電極と同時にカソード電極を形成することができる。これにより、トランジスタの形成工程において、ショットキーバリアダイオードも形成することができるため、工程数が増加しない。そして、ショットキーバリアダイオードのショットキー層１２内の空乏層とチャネル１１内の空乏層２６を合わせたものがＭＩＭ容量の配線間絶縁膜に対応するが、これは当該配線間絶縁膜に比べて薄いため、パターン面積を小さくすることができる。従って、製造コストを低減させることができる。
なお、ショットキー層１２は省略することができ、この場合、空乏層はショットキー接合部分から直接広がる。また、ｎ（３以上の正の整数）個のＦＥＴがカスコード接続されたカスコード接続回路にも本発明を適用することができる。この場合、カスコード接続回路は、ソースが接地された第１のＦＥＴと、ｍが２乃至ｎの正の整数であり、ソースが第ｍ−１のＦＥＴのドレインに接続された第ｍのＦＥＴと、アノードが前記第１のＦＥＴのソースに接続され、カソードが前記第ｍのＦＥＴのゲートに接続された第ｍ−１のショットキーバリアダイオードとを備える。
実施の形態２．
図４は、本発明の実施の形態２に係るカスコード接続回路を示す回路図である。この回路には、実施の形態１の構成に加えて、ショットキーバリアダイオード２１と直列に抵抗２７が設けられている。この抵抗２７を設けたことにより、カスコード接続回路の動作が安定する。
図４は、本発明の実施の形態２に係るカスコード接続回路を示す回路図である。この回路には、実施の形態１の構成に加えて、ショットキーバリアダイオード２１と直列に抵抗２７が設けられている。この抵抗２７を設けたことにより、カスコード接続回路の動作が安定する。
図５は、本発明の実施の形態２に係るカスコード接続回路のショットキーバリアダイオードを示す平面図である。図３と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態１とは異なり、アノード電極２２とカソード電極２３の間で能動層１４の幅が狭くなっている。これにより、ショットキーバリアダイオード２１と直列に接続された抵抗２７であるエピタキシャル抵抗が形成される。この抵抗２７の抵抗値Ｒ３は、能動層１４のくびれの形状に依存する。
実施の形態３．
図６は、本発明の実施の形態３に係るカスコード接続回路のショットキーバリアダイオードを示す断面図であり、図７はその平面図である。このショットキーバリアダイオードは、ショットキー層１２上にショットキー接合されたカソード電極２３を有する。即ち、実施の形態１とは異なり、カソード電極２３を能動層上にオーミック接合するのではなくショットキー接合して、逆方向の２つのショットキーバリアダイオードを直列接続している。
図６は、本発明の実施の形態３に係るカスコード接続回路のショットキーバリアダイオードを示す断面図であり、図７はその平面図である。このショットキーバリアダイオードは、ショットキー層１２上にショットキー接合されたカソード電極２３を有する。即ち、実施の形態１とは異なり、カソード電極２３を能動層上にオーミック接合するのではなくショットキー接合して、逆方向の２つのショットキーバリアダイオードを直列接続している。
ショットキー接合は、電極側よりも半導体側の方が電位が高い場合は殆ど電流が流れず空乏層による容量として機能するのに対し、半導体側よりも電極側の方が電位が高い場合は大きな順方向電流が流れて抵抗として機能する。従って、ショットキー層１２上にショットキー接合されたカソード電極２３は、ショットキーバリアダイオード２１と直列に接続された抵抗２７として機能する。この抵抗２７の抵抗値Ｒ３は、カソード電極２３の面積に依存する。
実施の形態４．
図８は、本発明の実施の形態４に係るカスコード接続回路のショットキーバリアダイオードを示す断面図である。アノード電極２２は、ショットキー層１２上にショットキー接合された高抵抗金属膜３１と、この高抵抗金属膜３１上に形成された低抵抗金属膜３２とから構成される。
図８は、本発明の実施の形態４に係るカスコード接続回路のショットキーバリアダイオードを示す断面図である。アノード電極２２は、ショットキー層１２上にショットキー接合された高抵抗金属膜３１と、この高抵抗金属膜３１上に形成された低抵抗金属膜３２とから構成される。
ただし、アノード電極２２は、低抵抗金属膜中に高抵抗金属膜又は薄い絶縁膜を挿入してもよいし、高抵抗金属膜のみで形成してもよい。即ち、アノード電極２２は、第１のＦＥＴ１及び第２のＦＥＴ２のソース・ドレイン電極を構成する物質よりも抵抗値が高い物質からなる膜を少なくとも一部に有する。
この高抵抗金属膜３１は、ショットキーバリアダイオード２１と直列に接続された抵抗２７として機能する。そして、その抵抗値Ｒ３は、高抵抗金属膜３１の抵抗率、膜厚及び形状によって決定される。
実施の形態５．
高周波ＦＥＴにおいて高出力増幅器を作成する場合、温度上昇が問題となる。Ａｕ、Ａｇ、Ｃｕなどの低抵抗金属は一般に高温信頼性が低く、比較的容易に半導体層と反応する。このため、ゲート電極等を形成する際に、タングステン合金等の高温信頼性の高い高抵抗金属がバリアメタルとして半導体層と低抵抗金属層の間に挿入される。この場合、バリアメタルが半導体層と接触し、ショットキー接合を形成する。一般にバリアメタルとして使用される金属の抵抗率は高いが、低抵抗金属を重ねて積層することで抵抗を下げてトランジスタ特性を向上させている。
高周波ＦＥＴにおいて高出力増幅器を作成する場合、温度上昇が問題となる。Ａｕ、Ａｇ、Ｃｕなどの低抵抗金属は一般に高温信頼性が低く、比較的容易に半導体層と反応する。このため、ゲート電極等を形成する際に、タングステン合金等の高温信頼性の高い高抵抗金属がバリアメタルとして半導体層と低抵抗金属層の間に挿入される。この場合、バリアメタルが半導体層と接触し、ショットキー接合を形成する。一般にバリアメタルとして使用される金属の抵抗率は高いが、低抵抗金属を重ねて積層することで抵抗を下げてトランジスタ特性を向上させている。
そこで、本実施の形態では、まず、第１のＦＥＴ１及び第２のＦＥＴ２のゲート電極と同工程で、図８に示すようなショットキー層１２上にショットキー接合された高抵抗金属膜３１と、高抵抗金属膜３１上に高抵抗金属膜３１よりも抵抗が低い低抵抗金属膜３２とを形成する。その後、図９に示すように、低抵抗金属膜３２の全部又は一部を除去することでアノード電極２２を形成する。この高抵抗金属膜３１は、ショットキーバリアダイオード２１と直列に接続された抵抗２７として機能する。
実施の形態６．
図１の抵抗４，５の抵抗値が低いと大きなバイパス電流が流れ、効率が著しく落ちる。従って、抵抗４，５は通常１ＫΩ以上必要である。もし、抵抗４，５をエピ抵抗又は注入抵抗で形成する場合、シート抵抗が低いため、充分な抵抗値を確保するには抵抗を長くする必要がある。これにより、チップサイズが増大し、製造コストが増加するという問題がある。
図１の抵抗４，５の抵抗値が低いと大きなバイパス電流が流れ、効率が著しく落ちる。従って、抵抗４，５は通常１ＫΩ以上必要である。もし、抵抗４，５をエピ抵抗又は注入抵抗で形成する場合、シート抵抗が低いため、充分な抵抗値を確保するには抵抗を長くする必要がある。これにより、チップサイズが増大し、製造コストが増加するという問題がある。
そこで、抵抗４，５を、図１０に示すように、チャネル１１上に形成されたチャネル１１よりも高濃度の不純物を含む高濃度ドープ半導体層１３の一部を除去することにより形成する。
このように低抵抗の高濃度ドープ半導体層１３の一部を除去することで、大部分の電流がチャネル１１を流れるため、シート抵抗値を大幅に増加（１０倍程度）させることができる。従って正味の抵抗長も１０分の１程度に低減することができるため、チップサイズの増大が著しく抑えられる。
なお、図１０ではゲート電極３３が形成されているが、これはプロセスフロー上形成せざるを得ない場合であり、ゲート電極３３は省略することもできる。また、ゲート電極３３を形成する場合は、ゲート電極３３を抵抗両端の電極と結合するとゲート電極３３に電流が流れてしまうため、ゲート電極３３はフローティングである必要がある。
１ 第１のＦＥＴ
２ 第２のＦＥＴ
３ コンデンサ
４，５，２７ 抵抗
１１ チャネル
１２ ショットキー層
１３ 高濃度ドープ半導体層
１４ 能動層
２１ ショットキーバリアダイオード
２２ アノード電極
２３ カソード電極
３１ 高抵抗金属膜
３２ 低抵抗金属膜
２ 第２のＦＥＴ
３ コンデンサ
４，５，２７ 抵抗
１１ チャネル
１２ ショットキー層
１３ 高濃度ドープ半導体層
１４ 能動層
２１ ショットキーバリアダイオード
２２ アノード電極
２３ カソード電極
３１ 高抵抗金属膜
３２ 低抵抗金属膜
Claims (8)
- ２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、
ソースが接地された第１のＦＥＴと、
ソースが前記第１のＦＥＴのドレインに接続された第２のＦＥＴと、
アノードが前記第１のＦＥＴのソースに接続され、カソードが前記第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えていることを特徴とするカスコード接続回路。 - ｎ（３以上の正の整数）個のＦＥＴがカスコード接続されたカスコード接続回路であって、
ソースが接地された第１のＦＥＴと、
ｍが２乃至ｎの正の整数であり、ソースが第ｍ−１のＦＥＴのドレインに接続された第ｍのＦＥＴと、
アノードが前記第１のＦＥＴのソースに接続され、カソードが前記第ｍのＦＥＴのゲートに接続された第ｍ−１のショットキーバリアダイオードとを備えていることを特徴とするカスコード接続回路。 - 前記ショットキーバリアダイオードは、前記能動層上にショットキー接合されたアノード電極と、前記能動層上にオーミック接合されたカソード電極とを有することを特徴とする請求項１に記載のカスコード接続回路。
- 前記アノード電極と前記カソード電極の間で前記能動層の幅が狭くなっていることを特徴とする請求項３に記載のカスコード接続回路。
- 前記ショットキーバリアダイオードは、能動層上にショットキー接合されたアノード電極と、前記能動層上にショットキー接合されたカソード電極とを有することを特徴とする請求項１に記載のカスコード接続回路。
- 前記アノード電極は、前記第１のＦＥＴ及び前記第２のＦＥＴのソース・ドレイン電極を構成する物質よりも抵抗値が高い物質からなる膜を少なくとも一部に有することを特徴とする請求項３に記載のカスコード接続回路。
- 前記アノード電極は、前記第１のＦＥＴ及び前記第２のＦＥＴのゲート電極と同工程で、前記能動層上にショットキー接合された高抵抗金属膜と、前記高抵抗金属膜上に前記高抵抗金属膜よりも抵抗が低い低抵抗金属膜とを形成した後、前記低抵抗金属膜の全部又は一部を除去することにより形成されることを特徴とする請求項３に記載のカスコード接続回路。
- 前記第２のＦＥＴのドレインと前記第２のＦＥＴのゲートとの間に接続された第１の抵抗と、前記第１のＦＥＴのソースと前記第２のＦＥＴのゲートとの間に前記ショットキーバリアダイオードとは並列に接続された第２の抵抗とを更に有し、
前記第１の抵抗及び前記第２の抵抗は、チャネル上に形成された前記チャネルよりも高濃度の不純物を含む高濃度ドープ半導体層の一部を除去することにより形成されることを特徴とする請求項１に記載のカスコード接続回路。
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