JPH08264762A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JPH08264762A JPH08264762A JP6905895A JP6905895A JPH08264762A JP H08264762 A JPH08264762 A JP H08264762A JP 6905895 A JP6905895 A JP 6905895A JP 6905895 A JP6905895 A JP 6905895A JP H08264762 A JPH08264762 A JP H08264762A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- capacitor
- carrier gas
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 化合物半導体装置及びその製造方法に関し、
製造工程をＨＥＭＴの製造工程と共通化することによっ
て、単位面積当たりの容量が大きなキャパシタを低コス
トで製造する。 【構成】 禁制帯幅の大きな第１の半導体層３と禁制帯
幅の小さな第２の半導体層２とのヘテロ接合界面に２次
元キャリアガス７を形成すると共に、２次元キャリアガ
ス７に接続するオーミック電極８と、第１の半導体層３
に接触したショットキー電極５との間の電気容量を利用
してキャパシタを構成する。
製造工程をＨＥＭＴの製造工程と共通化することによっ
て、単位面積当たりの容量が大きなキャパシタを低コス
トで製造する。 【構成】 禁制帯幅の大きな第１の半導体層３と禁制帯
幅の小さな第２の半導体層２とのヘテロ接合界面に２次
元キャリアガス７を形成すると共に、２次元キャリアガ
ス７に接続するオーミック電極８と、第１の半導体層３
に接触したショットキー電極５との間の電気容量を利用
してキャパシタを構成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は化合物半導体装置及びそ
の製造方法に関するものであり、特に、２次元電子ガス
等の２次元キャリアガスを利用した化合物半導体装置に
集積化するキャパシタの構造及びその製造方法に関する
ものである。
の製造方法に関するものであり、特に、２次元電子ガス
等の２次元キャリアガスを利用した化合物半導体装置に
集積化するキャパシタの構造及びその製造方法に関する
ものである。
【０００２】
【従来の技術】近年の通信技術の高速化・パーソナル化
の傾向に応えるために高速且つ低コストの半導体集積回
路装置が要請されており、この様な要請に応えるものと
してＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａ
ｖｅ ＩＣ）が注目されている。
の傾向に応えるために高速且つ低コストの半導体集積回
路装置が要請されており、この様な要請に応えるものと
してＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａ
ｖｅ ＩＣ）が注目されている。
【０００３】このＭＭＩＣは、トランジスタ等の能動素
子とキャパシタ等の受動素子とを同一チップ上に集積化
した化合物半導体集積回路装置であり、特に、２次元キ
ャリアガスを利用したＨＥＭＴ（高電子移動度トランジ
スタ）を能動素子としたＭＭＩＣはその動作速度の高速
性故に有力な候補となっている。
子とキャパシタ等の受動素子とを同一チップ上に集積化
した化合物半導体集積回路装置であり、特に、２次元キ
ャリアガスを利用したＨＥＭＴ（高電子移動度トランジ
スタ）を能動素子としたＭＭＩＣはその動作速度の高速
性故に有力な候補となっている。
【０００４】このＭＭＩＣに集積化する受動素子の典型
的なものがキャパシタであるが、このキャパシタは金属
／絶縁膜／金属の積層構造からなるＭＩＭ（Ｍｅｔａｌ
／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）キャパシタであ
り、キャパシタ絶縁膜としてはＳｉＯ2 等が使用されて
いる。
的なものがキャパシタであるが、このキャパシタは金属
／絶縁膜／金属の積層構造からなるＭＩＭ（Ｍｅｔａｌ
／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）キャパシタであ
り、キャパシタ絶縁膜としてはＳｉＯ2 等が使用されて
いる。
【０００５】この従来のＨＥＭＴを能動素子としたＭＭ
ＩＣに集積化されるＭＩＭキャパシタを図５を参照して
説明する。 図５参照 まず、半絶縁性ＧａＡｓ基板１１上に、チャネル層とな
るアンドープＧａＡｓ層１２、キャリア供給層となるｎ
型ＡｌＧａＡｓ層１３、及び、コンタクト層となるｎ+
型ＧａＡｓ層１４を連続的に堆積させる。
ＩＣに集積化されるＭＩＭキャパシタを図５を参照して
説明する。 図５参照 まず、半絶縁性ＧａＡｓ基板１１上に、チャネル層とな
るアンドープＧａＡｓ層１２、キャリア供給層となるｎ
型ＡｌＧａＡｓ層１３、及び、コンタクト層となるｎ+
型ＧａＡｓ層１４を連続的に堆積させる。
【０００６】この場合、アンドープＧａＡｓ層１２のｎ
型ＡｌＧａＡｓ層１３側には、ＧａＡｓとＡｌＧａＡｓ
の電子親和力の差に基づいて伝導帯側にエネルギー不連
続部が形成され、この不連続部にｎ型ＡｌＧａＡｓ層１
３から電子が供給されて２次元電子ガスとなり、キャリ
ア走行層が形成される。
型ＡｌＧａＡｓ層１３側には、ＧａＡｓとＡｌＧａＡｓ
の電子親和力の差に基づいて伝導帯側にエネルギー不連
続部が形成され、この不連続部にｎ型ＡｌＧａＡｓ層１
３から電子が供給されて２次元電子ガスとなり、キャリ
ア走行層が形成される。
【０００７】この半導体基板には能動素子となるＨＥＭ
Ｔが形成されることになるが、所定の回路を構成するた
めに必要となるキャパシタも一体化される。このキャパ
シタを一体化する場合には、キャパシタを設ける領域に
酸素イオンを注入して絶縁化して酸素イオン注入領域２
３を形成し、次いで、Ａｕ等からなるキャパシタ下部電
極２４、厚さ２０００ÅのＳｉＯ2 膜からなるキャパシ
タ絶縁膜２５、及び、Ａｕ等からなるキャパシタ上部電
極２６を堆積させパターニングして所定の容量及び電極
引出部を形成するＭＩＭキャパシタを形成する。
Ｔが形成されることになるが、所定の回路を構成するた
めに必要となるキャパシタも一体化される。このキャパ
シタを一体化する場合には、キャパシタを設ける領域に
酸素イオンを注入して絶縁化して酸素イオン注入領域２
３を形成し、次いで、Ａｕ等からなるキャパシタ下部電
極２４、厚さ２０００ÅのＳｉＯ2 膜からなるキャパシ
タ絶縁膜２５、及び、Ａｕ等からなるキャパシタ上部電
極２６を堆積させパターニングして所定の容量及び電極
引出部を形成するＭＩＭキャパシタを形成する。
【０００８】最後に、ＳｉＯ2 膜１９からなる層間絶縁
膜を設けて、所定部分に設けたコンタクトホールを介し
てＡｕ配線層２０とキャパシタ上部電極２６及びキャパ
シタ下部電極２４とを接続して、ＭＩＭキャパシタが完
成する。
膜を設けて、所定部分に設けたコンタクトホールを介し
てＡｕ配線層２０とキャパシタ上部電極２６及びキャパ
シタ下部電極２４とを接続して、ＭＩＭキャパシタが完
成する。
【０００９】
【発明が解決しようとする課題】しかし、ＭＩＭキャパ
シタのキャパシタ絶縁膜２５として用いられているＳｉ
Ｏ2 膜の比誘電率は４程度と小さいため、必要とする容
量を得るためにはキャパシタ面積を大きくしなければな
らない。
シタのキャパシタ絶縁膜２５として用いられているＳｉ
Ｏ2 膜の比誘電率は４程度と小さいため、必要とする容
量を得るためにはキャパシタ面積を大きくしなければな
らない。
【００１０】例えば、１０ｐＦの容量を必要とする場合
に、ＳｉＯ2 膜の膜厚を２０００Åとすると、面積は５
７６００μｍ2 （２４０μｍ×２４０μｍ）となり、容
量の占有面積が大きくなり、それに伴ってチップ面積を
大きくする必要があるため、低コスト化を妨げる大きな
要因になっている。
に、ＳｉＯ2 膜の膜厚を２０００Åとすると、面積は５
７６００μｍ2 （２４０μｍ×２４０μｍ）となり、容
量の占有面積が大きくなり、それに伴ってチップ面積を
大きくする必要があるため、低コスト化を妨げる大きな
要因になっている。
【００１１】また、ＭＩＭキャパシタを設ける際に、キ
ャパシタ絶縁膜２５とキャパシタ上部電極２６について
はＨＥＭＴの製造工程とは別の工程を必要とするため、
製造工程数が増え、この点も低コスト化を妨げる要因に
なっている。
ャパシタ絶縁膜２５とキャパシタ上部電極２６について
はＨＥＭＴの製造工程とは別の工程を必要とするため、
製造工程数が増え、この点も低コスト化を妨げる要因に
なっている。
【００１２】なお、ＭＩＭキャパシタを構成するキャパ
シタ絶縁膜２５としてＴａ2 Ｏ5 等の高誘電率の絶縁膜
を用いることも行われているが、絶縁膜の信頼性や製造
工程の複雑化等の問題があり、必ずしも低コスト化に寄
与するものではなかった。
シタ絶縁膜２５としてＴａ2 Ｏ5 等の高誘電率の絶縁膜
を用いることも行われているが、絶縁膜の信頼性や製造
工程の複雑化等の問題があり、必ずしも低コスト化に寄
与するものではなかった。
【００１３】したがって、本発明は、製造工程をＨＥＭ
Ｔの製造工程と共通化することによって、単位面積当た
りの容量が大きなキャパシタを形成して、低コスト化す
ることを目的とする。
Ｔの製造工程と共通化することによって、単位面積当た
りの容量が大きなキャパシタを形成して、低コスト化す
ることを目的とする。
【００１４】
【課題を解決するための手段】図１は、本発明の原理的
構成の説明図であり、図１を参照して本発明における課
題を解決するための手段を説明する。 図１参照 本発明は、禁制帯幅の大きな第１の半導体層３と禁制帯
幅の小さな第２の半導体層２とのヘテロ接合界面に２次
元キャリアガス７を蓄積する化合物半導体装置におい
て、２次元キャリアガス７に接続するオーミック電極８
と、第１の半導体層３に接触したショットキー電極５を
設け、２次元キャリアガス７とショットキー電極５との
間の電気容量を利用してキャパシタを形成することを特
徴とする。なお、図１における、符号１は半絶縁性半導
体基板を表し、符号４はコンタクト層を表し、符号６は
電極取出層を表し、符号９は層間絶縁膜を表し、さら
に、符号１０は配線層を表す。
構成の説明図であり、図１を参照して本発明における課
題を解決するための手段を説明する。 図１参照 本発明は、禁制帯幅の大きな第１の半導体層３と禁制帯
幅の小さな第２の半導体層２とのヘテロ接合界面に２次
元キャリアガス７を蓄積する化合物半導体装置におい
て、２次元キャリアガス７に接続するオーミック電極８
と、第１の半導体層３に接触したショットキー電極５を
設け、２次元キャリアガス７とショットキー電極５との
間の電気容量を利用してキャパシタを形成することを特
徴とする。なお、図１における、符号１は半絶縁性半導
体基板を表し、符号４はコンタクト層を表し、符号６は
電極取出層を表し、符号９は層間絶縁膜を表し、さら
に、符号１０は配線層を表す。
【００１５】また、本発明は、禁制帯幅の大きな第１の
半導体層（図３の１３）と禁制帯幅の小さな第２の半導
体層（図３の１２）とのヘテロ接合界面に２次元キャリ
アガス（図３の１７）を蓄積する化合物半導体装置にお
いて、第１の半導体層（図３の１３）に接触し、且つ、
互いに離れた２つ以上のショットキー電極（図３の１
５）を設け、２次元キャリアガス（図３の１７）を介し
た２つ以上のショットキー電極（図３の１５）間の電気
容量を利用してキャパシタを形成することを特徴とす
る。
半導体層（図３の１３）と禁制帯幅の小さな第２の半導
体層（図３の１２）とのヘテロ接合界面に２次元キャリ
アガス（図３の１７）を蓄積する化合物半導体装置にお
いて、第１の半導体層（図３の１３）に接触し、且つ、
互いに離れた２つ以上のショットキー電極（図３の１
５）を設け、２次元キャリアガス（図３の１７）を介し
た２つ以上のショットキー電極（図３の１５）間の電気
容量を利用してキャパシタを形成することを特徴とす
る。
【００１６】本発明は、禁制帯幅の大きな第１の半導体
層〔図４（ａ）の１３〕と禁制帯幅の小さな第２の半導
体層〔図４（ａ）の１２〕とのヘテロ接合界面に２次元
キャリアガス〔図４（ａ）の１７〕を蓄積する化合物半
導体装置において、２次元キャリアガス〔図４（ａ）の
１７〕に接続するオーミック電極〔図４（ａ）の１８〕
と、第１の半導体層〔図４（ａ）の１３〕に絶縁膜〔図
４（ａ）の２１〕を介して接触した電極〔図４（ａ）の
２２〕を設け、２次元キャリアガス〔図４（ａ）の１
７〕と電極〔図４（ａ）の２２〕との間の電気容量を利
用してキャパシタを形成することを特徴とする。
層〔図４（ａ）の１３〕と禁制帯幅の小さな第２の半導
体層〔図４（ａ）の１２〕とのヘテロ接合界面に２次元
キャリアガス〔図４（ａ）の１７〕を蓄積する化合物半
導体装置において、２次元キャリアガス〔図４（ａ）の
１７〕に接続するオーミック電極〔図４（ａ）の１８〕
と、第１の半導体層〔図４（ａ）の１３〕に絶縁膜〔図
４（ａ）の２１〕を介して接触した電極〔図４（ａ）の
２２〕を設け、２次元キャリアガス〔図４（ａ）の１
７〕と電極〔図４（ａ）の２２〕との間の電気容量を利
用してキャパシタを形成することを特徴とする。
【００１７】また、本発明は、禁制帯幅の大きな第１の
半導体層〔図４（ｂ）の１３〕と禁制帯幅の小さな第２
の半導体層〔図４（ｂ）の１２〕とのヘテロ接合界面に
２次元キャリアガス〔図４（ｂ）の１７〕を蓄積する化
合物半導体装置において、第１の半導体層〔図４（ｂ）
の１３〕に絶縁膜〔図４（ｂ）の２１〕を介して接触
し、且つ、互いに離れた２つ以上の電極〔図４（ｂ）の
２２〕間の電気容量を利用してキャパシタを形成するこ
とを特徴とする。
半導体層〔図４（ｂ）の１３〕と禁制帯幅の小さな第２
の半導体層〔図４（ｂ）の１２〕とのヘテロ接合界面に
２次元キャリアガス〔図４（ｂ）の１７〕を蓄積する化
合物半導体装置において、第１の半導体層〔図４（ｂ）
の１３〕に絶縁膜〔図４（ｂ）の２１〕を介して接触
し、且つ、互いに離れた２つ以上の電極〔図４（ｂ）の
２２〕間の電気容量を利用してキャパシタを形成するこ
とを特徴とする。
【００１８】また、本発明は、禁制帯幅の大きな第１の
半導体層３と禁制帯幅の小さな第２の半導体層２とのヘ
テロ接合界面に２次元キャリアガス７を蓄積する化合物
半導体装置の製造方法において、２次元キャリアガス７
に接続するオーミック電極８を高電子移動度トランジス
タのソース・ドレイン電極と同一工程で形成すると共
に、第１の半導体層３に接触したショットキー電極５を
高電子移動度トランジスタのゲート電極と同一工程で形
成し、２次元キャリアガス７に接続するオーミック電極
８と第１の半導体層３に接触したショットキー電極５と
によってキャパシタを構成したことを特徴とする。
半導体層３と禁制帯幅の小さな第２の半導体層２とのヘ
テロ接合界面に２次元キャリアガス７を蓄積する化合物
半導体装置の製造方法において、２次元キャリアガス７
に接続するオーミック電極８を高電子移動度トランジス
タのソース・ドレイン電極と同一工程で形成すると共
に、第１の半導体層３に接触したショットキー電極５を
高電子移動度トランジスタのゲート電極と同一工程で形
成し、２次元キャリアガス７に接続するオーミック電極
８と第１の半導体層３に接触したショットキー電極５と
によってキャパシタを構成したことを特徴とする。
【００１９】また、本発明は、禁制帯幅の大きな第１の
半導体層（図３の１３）と禁制帯幅の小さな第２の半導
体層（図３の１２）とのヘテロ接合界面に２次元キャリ
アガス（図３の１７）を蓄積する化合物半導体装置の製
造方法において、第１の半導体層（図３の１３）に接触
し、且つ、互いに離れた２つ以上のショットキー電極
（図３の１５）を高電子移動度トランジスタのゲート電
極と同一工程で形成し、互いに離れた２つ以上のショッ
トキー電極（図３の１５）によってキャパシタを構成し
たことを特徴とする。
半導体層（図３の１３）と禁制帯幅の小さな第２の半導
体層（図３の１２）とのヘテロ接合界面に２次元キャリ
アガス（図３の１７）を蓄積する化合物半導体装置の製
造方法において、第１の半導体層（図３の１３）に接触
し、且つ、互いに離れた２つ以上のショットキー電極
（図３の１５）を高電子移動度トランジスタのゲート電
極と同一工程で形成し、互いに離れた２つ以上のショッ
トキー電極（図３の１５）によってキャパシタを構成し
たことを特徴とする。
【００２０】
【作用】禁制帯幅の大きな第１の半導体層３と禁制帯幅
の小さな第２の半導体層２とのヘテロ接合界面におい
て、電子親和力の差に基づいて形成されたエネルギー不
連続部に２次元キャリアガス７が蓄積される。この場
合、禁制帯幅の大きな第１の半導体層３がｎ型であり、
第１の半導体の電子親和力が第２の半導体の電子親和力
よりも小さければ伝導帯側に２次元電子ガスが形成され
る。
の小さな第２の半導体層２とのヘテロ接合界面におい
て、電子親和力の差に基づいて形成されたエネルギー不
連続部に２次元キャリアガス７が蓄積される。この場
合、禁制帯幅の大きな第１の半導体層３がｎ型であり、
第１の半導体の電子親和力が第２の半導体の電子親和力
よりも小さければ伝導帯側に２次元電子ガスが形成され
る。
【００２１】また、禁制帯幅の大きな第１の半導体層３
がｐ型であり、第１の半導体の電子親和力と禁制帯幅の
和が第２の半導体の電子親和力と禁制帯幅の和よりも大
きければ価電子帯側に２次元正孔ガスが形成される。な
お、本明細書において、「禁制帯幅の大きな第１の半導
体層と禁制帯幅の小さな第２の半導体層とのヘテロ接合
界面に２次元キャリアガスを蓄積する」とは、単に禁制
帯幅の差だけではなく２次元キャリアガスが形成される
ように電子親和力の差も考慮してヘテロ接合を形成する
ことを意味する。
がｐ型であり、第１の半導体の電子親和力と禁制帯幅の
和が第２の半導体の電子親和力と禁制帯幅の和よりも大
きければ価電子帯側に２次元正孔ガスが形成される。な
お、本明細書において、「禁制帯幅の大きな第１の半導
体層と禁制帯幅の小さな第２の半導体層とのヘテロ接合
界面に２次元キャリアガスを蓄積する」とは、単に禁制
帯幅の差だけではなく２次元キャリアガスが形成される
ように電子親和力の差も考慮してヘテロ接合を形成する
ことを意味する。
【００２２】この場合、２次元キャリアガス７がキャパ
シタ下部電極を構成し、ショットキー電極５がキャパシ
タ上部電極を構成し、さらに、禁制帯幅の大きな第１の
半導体層３はショットキー電極５及びヘテロ接合界面か
ら伸びる空乏層によって空乏化されてキャパシタ絶縁膜
として作用するものであり、この禁制帯幅の大きな第１
の半導体層３の比誘電率はＳｉＯ2 等に比べて大きいの
で、同じ容量のキャパシタを形成する場合にキャパシタ
面積を小さくすることができる。
シタ下部電極を構成し、ショットキー電極５がキャパシ
タ上部電極を構成し、さらに、禁制帯幅の大きな第１の
半導体層３はショットキー電極５及びヘテロ接合界面か
ら伸びる空乏層によって空乏化されてキャパシタ絶縁膜
として作用するものであり、この禁制帯幅の大きな第１
の半導体層３の比誘電率はＳｉＯ2 等に比べて大きいの
で、同じ容量のキャパシタを形成する場合にキャパシタ
面積を小さくすることができる。
【００２３】また、第１の半導体層に接触し、且つ、互
いに離れた２つ以上のショットキー電極によって２次元
キャリアガスを介したキャパシタを構成することによ
り、２個のショットキーバリアダイオードが互いに極性
を反対にして直列接続した状態になるので、電極間に印
加される極性が変化し、且つ、ショットキーバリアダイ
オードの立ち上がり電圧を越える電圧が印加されてもリ
ーク電流が流れ出すことがない。
いに離れた２つ以上のショットキー電極によって２次元
キャリアガスを介したキャパシタを構成することによ
り、２個のショットキーバリアダイオードが互いに極性
を反対にして直列接続した状態になるので、電極間に印
加される極性が変化し、且つ、ショットキーバリアダイ
オードの立ち上がり電圧を越える電圧が印加されてもリ
ーク電流が流れ出すことがない。
【００２４】また、第１の半導体層と電極との間に薄い
絶縁膜を介在させることにより、キャパシタにショット
キーバリアダイオードの立ち上がり電圧を越える順バイ
アスが印加された場合にもリーク電流を防止することが
できる。
絶縁膜を介在させることにより、キャパシタにショット
キーバリアダイオードの立ち上がり電圧を越える順バイ
アスが印加された場合にもリーク電流を防止することが
できる。
【００２５】また、第１の半導体層に絶縁膜を介して接
触し、且つ、互いに離れた２つ以上の電極によってキャ
パシタを構成することにより、互いに極性を反対にして
直列接続した状態及び介在する絶縁膜とにより、ショッ
トキーバリアダイオードの立ち上がり電圧を越える電圧
が印加されてもリーク電流が流れ出すのをさらに効果的
に防止することができる。
触し、且つ、互いに離れた２つ以上の電極によってキャ
パシタを構成することにより、互いに極性を反対にして
直列接続した状態及び介在する絶縁膜とにより、ショッ
トキーバリアダイオードの立ち上がり電圧を越える電圧
が印加されてもリーク電流が流れ出すのをさらに効果的
に防止することができる。
【００２６】また、２次元キャリアガスに接続するオー
ミック電極を高電子移動度トランジスタのソース・ドレ
イン電極と同一工程で形成すると共に、第１の半導体層
に接触したショットキー電極を高電子移動度トランジス
タのゲート電極と同一工程で形成することによって、キ
ャパシタを形成する余分な工程が不要になるので、製造
工程が簡素化し、製造コストが低下する。
ミック電極を高電子移動度トランジスタのソース・ドレ
イン電極と同一工程で形成すると共に、第１の半導体層
に接触したショットキー電極を高電子移動度トランジス
タのゲート電極と同一工程で形成することによって、キ
ャパシタを形成する余分な工程が不要になるので、製造
工程が簡素化し、製造コストが低下する。
【００２７】また、第１の半導体層に接触し、且つ、互
いに離れた２つ以上のショットキー電極を高電子移動度
トランジスタのゲート電極と同一工程で形成することに
よって、キャパシタを形成する余分な工程が不要になる
ので、製造工程が簡素化し、製造コストが低減する。ま
た、そのキャパシタ構造に起因してリーク電流が流れ出
すのをさらに効果的に防止することができる。
いに離れた２つ以上のショットキー電極を高電子移動度
トランジスタのゲート電極と同一工程で形成することに
よって、キャパシタを形成する余分な工程が不要になる
ので、製造工程が簡素化し、製造コストが低減する。ま
た、そのキャパシタ構造に起因してリーク電流が流れ出
すのをさらに効果的に防止することができる。
【００２８】
【実施例】まず、図２（ａ）を参照して本発明の第１の
実施例を説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、チャネル層とな
る厚さ０．５μｍのアンドープＧａＡｓ層１２、キャリ
ア供給層となる不純物濃度が２×１０18ｃｍ-3で厚さが
４００Åのｎ型ＡｌＧａＡｓ層１３、及び、コンタクト
層となる不純物濃度が５×１０18ｃｍ-3で厚さが３００
Åのｎ+ 型ＧａＡｓ層１４をＭＯＶＰＥ法等によって連
続的に堆積させる。
実施例を説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、チャネル層とな
る厚さ０．５μｍのアンドープＧａＡｓ層１２、キャリ
ア供給層となる不純物濃度が２×１０18ｃｍ-3で厚さが
４００Åのｎ型ＡｌＧａＡｓ層１３、及び、コンタクト
層となる不純物濃度が５×１０18ｃｍ-3で厚さが３００
Åのｎ+ 型ＧａＡｓ層１４をＭＯＶＰＥ法等によって連
続的に堆積させる。
【００２９】次いで、図示しない部分に形成するＨＥＭ
Ｔのソース・ドレイン電極と同時にｎ+ 型ＧａＡｓ層１
４上にもＡｕ・Ｇｅ／Ａｕオーミック電極１８を形成し
たのち、熱処理を施すことによって合金化反応を促進し
てアンドープＧａＡｓ層１２のｎ型ＡｌＧａＡｓ層１３
側に形成された２次元電子ガス１７に達する電極取出層
１６を形成する。なお、電極取出層１６の幅（断面図に
おける幅）は約５μｍである。
Ｔのソース・ドレイン電極と同時にｎ+ 型ＧａＡｓ層１
４上にもＡｕ・Ｇｅ／Ａｕオーミック電極１８を形成し
たのち、熱処理を施すことによって合金化反応を促進し
てアンドープＧａＡｓ層１２のｎ型ＡｌＧａＡｓ層１３
側に形成された２次元電子ガス１７に達する電極取出層
１６を形成する。なお、電極取出層１６の幅（断面図に
おける幅）は約５μｍである。
【００３０】次いで、ＨＥＭＴのゲート領域形成工程と
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去したのち、同じくＨＥ
ＭＴのゲート電極形成工程と同時に厚さ３０００ÅのＡ
ｌ層を真空蒸着によって堆積させ、パターニングするこ
とによって面積６０μｍ×６０μｍのＡｌショットキー
電極１５を形成する。
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去したのち、同じくＨＥ
ＭＴのゲート電極形成工程と同時に厚さ３０００ÅのＡ
ｌ層を真空蒸着によって堆積させ、パターニングするこ
とによって面積６０μｍ×６０μｍのＡｌショットキー
電極１５を形成する。
【００３１】次いで、全面に層間絶縁膜となる厚さ０．
５μｍのＳｉＯ2 膜１９をＣＶＤ法によって堆積させ
て、通常のフォトリソグラフィー工程によってＡｕ・Ｇ
ｅ／Ａｕオーミック電極１８及びＡｌショットキー電極
１５に対するコンタクトホールを形成したのち、全面に
Ａｕを堆積させてパターニングすることによってＨＥＭ
Ｔや他の受動素子と接続するＡｕ配線層２０を形成する
ことによって、２次元電子ガス１７／ｎ型ＡｌＧａＡｓ
層１３／Ａｌショットキー電極１５からなるキャパシタ
が完成する。
５μｍのＳｉＯ2 膜１９をＣＶＤ法によって堆積させ
て、通常のフォトリソグラフィー工程によってＡｕ・Ｇ
ｅ／Ａｕオーミック電極１８及びＡｌショットキー電極
１５に対するコンタクトホールを形成したのち、全面に
Ａｕを堆積させてパターニングすることによってＨＥＭ
Ｔや他の受動素子と接続するＡｕ配線層２０を形成する
ことによって、２次元電子ガス１７／ｎ型ＡｌＧａＡｓ
層１３／Ａｌショットキー電極１５からなるキャパシタ
が完成する。
【００３２】この場合、ｎ型ＡｌＧａＡｓ層１３の比誘
電率は１２．５でＳｉＯ2 の略３倍であり、また、その
厚さは４００Åであるので１０ｐＦの容量を形成する場
合には、３６００μｍ2 （６０μｍ×６０μｍ）のキャ
パシタ面積しか必要とせず、２次元電子ガスに接続する
オーミック電極の面積を考慮しても全体で６０μｍ×
（６０μｍ＋５μｍ）であるので、従来のＳｉＯ2 膜を
用いた場合に比べて７％程度の面積になり集積度が飛躍
的に向上する。
電率は１２．５でＳｉＯ2 の略３倍であり、また、その
厚さは４００Åであるので１０ｐＦの容量を形成する場
合には、３６００μｍ2 （６０μｍ×６０μｍ）のキャ
パシタ面積しか必要とせず、２次元電子ガスに接続する
オーミック電極の面積を考慮しても全体で６０μｍ×
（６０μｍ＋５μｍ）であるので、従来のＳｉＯ2 膜を
用いた場合に比べて７％程度の面積になり集積度が飛躍
的に向上する。
【００３３】また、先に説明したように、このキャパシ
タはＨＥＭＴの製造工程を利用して同時に形成するもの
であるので、キャパシタを形成するための特別の工程が
不要であり、したがって、生産性が向上するので製造コ
ストが低下する。
タはＨＥＭＴの製造工程を利用して同時に形成するもの
であるので、キャパシタを形成するための特別の工程が
不要であり、したがって、生産性が向上するので製造コ
ストが低下する。
【００３４】また、図２（ａ）に示す第１の実施例にお
いては、特別の分離構造を設けていないが、回路構成上
の必要に応じて所定の箇所に酸素イオンを注入して分離
用絶縁領域を形成しても良い。
いては、特別の分離構造を設けていないが、回路構成上
の必要に応じて所定の箇所に酸素イオンを注入して分離
用絶縁領域を形成しても良い。
【００３５】また、本発明は実施例に記載した数値に限
定されるのではなく、必要とされる素子特性に応じて各
種条件を設定すれば良く、例えば、アンドープＧａＡｓ
層１２の厚さは５００Å〜１μｍの範囲が好適であり、
ｎ型ＡｌＧａＡｓ層１３の厚さ及び不純物濃度は夫々３
００〜４００Å及び１×１０18〜３×１０18ｃｍ-3の範
囲が好適であり、ｎ+ 型ＧａＡｓ層１４の厚さ及び不純
物濃度は夫々１００〜１０００Å及び１×１０18〜１×
１０19ｃｍ-3の範囲が好適であり、ショットキー電極１
５の厚さは０．２〜１μｍの範囲が好適であり、さら
に、ＳｉＯ2 膜１９の厚さは０．１〜１μｍの範囲が好
適である。
定されるのではなく、必要とされる素子特性に応じて各
種条件を設定すれば良く、例えば、アンドープＧａＡｓ
層１２の厚さは５００Å〜１μｍの範囲が好適であり、
ｎ型ＡｌＧａＡｓ層１３の厚さ及び不純物濃度は夫々３
００〜４００Å及び１×１０18〜３×１０18ｃｍ-3の範
囲が好適であり、ｎ+ 型ＧａＡｓ層１４の厚さ及び不純
物濃度は夫々１００〜１０００Å及び１×１０18〜１×
１０19ｃｍ-3の範囲が好適であり、ショットキー電極１
５の厚さは０．２〜１μｍの範囲が好適であり、さら
に、ＳｉＯ2 膜１９の厚さは０．１〜１μｍの範囲が好
適である。
【００３６】また、第１の実施例は、ｎ型ＡｌＧａＡｓ
層１３の厚さは、ＨＥＭＴのゲート部の厚さと同じであ
るが、図２（ｂ）にその変形例を示すようにｎ型ＡｌＧ
ａＡｓ層１３を軽くエッチングしても良いものである。 図２（ｂ）参照 この場合の製造工程は第１の実施例と同様であるが、Ａ
ｌショットキー電極１５を形成する前に、ｎ型ＡｌＧａ
Ａｓ層１３を任意の厚さだけエッチングすることによっ
てキャパシタ絶縁膜としての厚さを薄くしたもので、同
じ占有面積の状態でＨＥＭＴ部のゲート構造とは無関係
にキャパシタの容量を大きくすることができる。
層１３の厚さは、ＨＥＭＴのゲート部の厚さと同じであ
るが、図２（ｂ）にその変形例を示すようにｎ型ＡｌＧ
ａＡｓ層１３を軽くエッチングしても良いものである。 図２（ｂ）参照 この場合の製造工程は第１の実施例と同様であるが、Ａ
ｌショットキー電極１５を形成する前に、ｎ型ＡｌＧａ
Ａｓ層１３を任意の厚さだけエッチングすることによっ
てキャパシタ絶縁膜としての厚さを薄くしたもので、同
じ占有面積の状態でＨＥＭＴ部のゲート構造とは無関係
にキャパシタの容量を大きくすることができる。
【００３７】なお、この第１の実施例の場合には、ショ
ットキー接合に順方向の電圧を印加した場合にはリーク
電流が流れてしまう問題がある。即ち、実施例の構造の
電流の立ち上がり電圧は０．７Ｖ程度であるので、これ
以上の電圧を印加した場合にはショットキーバリアダイ
オードが導通した状態となりキャパシタとして機能しな
くなる。
ットキー接合に順方向の電圧を印加した場合にはリーク
電流が流れてしまう問題がある。即ち、実施例の構造の
電流の立ち上がり電圧は０．７Ｖ程度であるので、これ
以上の電圧を印加した場合にはショットキーバリアダイ
オードが導通した状態となりキャパシタとして機能しな
くなる。
【００３８】このようなリーク電流の問題を解決した第
２の実施例を図３を参照して説明するが、その製造工程
は略第１の実施例と同様である。 図３参照 まず、第１の実施例と同様に、半絶縁性ＧａＡｓ基板１
１上に、チャネル層となる厚さ０．５μｍのアンドープ
ＧａＡｓ層１２、キャリア供給層となる不純物濃度が２
×１０18ｃｍ-3で厚さが４００Åのｎ型ＡｌＧａＡｓ層
１３、及び、コンタクト層となる不純物濃度が５×１０
18ｃｍ-3で厚さが３００Åのｎ+ 型ＧａＡｓ層１４をＭ
ＯＶＰＥ法等によって連続的に堆積させる。
２の実施例を図３を参照して説明するが、その製造工程
は略第１の実施例と同様である。 図３参照 まず、第１の実施例と同様に、半絶縁性ＧａＡｓ基板１
１上に、チャネル層となる厚さ０．５μｍのアンドープ
ＧａＡｓ層１２、キャリア供給層となる不純物濃度が２
×１０18ｃｍ-3で厚さが４００Åのｎ型ＡｌＧａＡｓ層
１３、及び、コンタクト層となる不純物濃度が５×１０
18ｃｍ-3で厚さが３００Åのｎ+ 型ＧａＡｓ層１４をＭ
ＯＶＰＥ法等によって連続的に堆積させる。
【００３９】次いで、ＨＥＭＴのゲート領域形成工程と
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去（図においては２ヶ
所）したのち、同じくＨＥＭＴのゲート電極形成工程と
同時に厚さ３０００ÅのＡｌ層を真空蒸着によって堆積
させ、パターニングすることによって面積６０μｍ×６
０μｍのＡｌショットキー電極１５を形成する。この場
合のショットキー電極１５間隔は３μｍであるが、必要
に応じて適宜変更が可能であり１〜１０μｍの範囲が好
適である。
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去（図においては２ヶ
所）したのち、同じくＨＥＭＴのゲート電極形成工程と
同時に厚さ３０００ÅのＡｌ層を真空蒸着によって堆積
させ、パターニングすることによって面積６０μｍ×６
０μｍのＡｌショットキー電極１５を形成する。この場
合のショットキー電極１５間隔は３μｍであるが、必要
に応じて適宜変更が可能であり１〜１０μｍの範囲が好
適である。
【００４０】次いで、第１の実施例と同様に、全面に層
間絶縁膜となる厚さ０．５μｍのＳｉＯ2 膜１９をＣＶ
Ｄ法によって堆積させて、通常のフォトリソグラフィー
工程によってＡｌショットキー電極１５に対するコンタ
クトホールを形成したのち、全面にＡｕを堆積させてパ
ターニングすることによってＨＥＭＴや他の受動素子と
接続するＡｕ配線層２０を形成してキャパシタが完成す
る。
間絶縁膜となる厚さ０．５μｍのＳｉＯ2 膜１９をＣＶ
Ｄ法によって堆積させて、通常のフォトリソグラフィー
工程によってＡｌショットキー電極１５に対するコンタ
クトホールを形成したのち、全面にＡｕを堆積させてパ
ターニングすることによってＨＥＭＴや他の受動素子と
接続するＡｕ配線層２０を形成してキャパシタが完成す
る。
【００４１】この第２の実施例においては、２つのショ
ットキーバリアダイオードが互いに逆向きに直列接続し
た状態になっており、印加電圧がどちら向きであっても
一方のショットキーバリアダイオードは必ず逆バイアス
状態となるためにリーク電流が流れることはない。
ットキーバリアダイオードが互いに逆向きに直列接続し
た状態になっており、印加電圧がどちら向きであっても
一方のショットキーバリアダイオードは必ず逆バイアス
状態となるためにリーク電流が流れることはない。
【００４２】このショットキー接合の逆バイアス耐圧は
１０Ｖ程度であるが、構造によっては耐圧を１０Ｖ以上
にすることも可能である。なお、容量としては、２つの
キャパシタを直列接続した構造になるので容量が半分に
なる。
１０Ｖ程度であるが、構造によっては耐圧を１０Ｖ以上
にすることも可能である。なお、容量としては、２つの
キャパシタを直列接続した構造になるので容量が半分に
なる。
【００４３】また、この第２の実施例の場合も、キャパ
シタはＨＥＭＴの製造工程を利用して同時に形成するも
のであるので、キャパシタを形成するための特別の工程
が不要であり、したがって、生産性が向上するので製造
コストが低下する。
シタはＨＥＭＴの製造工程を利用して同時に形成するも
のであるので、キャパシタを形成するための特別の工程
が不要であり、したがって、生産性が向上するので製造
コストが低下する。
【００４４】次に、図４（ａ）を参照して本発明の第３
の実施例を説明する。 図４（ａ）参照 まず、第１の実施例と同様に、半絶縁性ＧａＡｓ基板１
１上に、チャネル層となる厚さ０．５μｍのアンドープ
ＧａＡｓ層１２、キャリア供給層となる不純物濃度が２
×１０18ｃｍ-3で厚さが４００Åのｎ型ＡｌＧａＡｓ層
１３、及び、コンタクト層となる不純物濃度が５×１０
18ｃｍ-3で厚さが３００Åのｎ+ 型ＧａＡｓ層１４をＭ
ＯＶＰＥ法等によって連続的に堆積させる。
の実施例を説明する。 図４（ａ）参照 まず、第１の実施例と同様に、半絶縁性ＧａＡｓ基板１
１上に、チャネル層となる厚さ０．５μｍのアンドープ
ＧａＡｓ層１２、キャリア供給層となる不純物濃度が２
×１０18ｃｍ-3で厚さが４００Åのｎ型ＡｌＧａＡｓ層
１３、及び、コンタクト層となる不純物濃度が５×１０
18ｃｍ-3で厚さが３００Åのｎ+ 型ＧａＡｓ層１４をＭ
ＯＶＰＥ法等によって連続的に堆積させる。
【００４５】次いで、図示しない部分に形成するＨＥＭ
Ｔのソース・ドレイン電極と同時にｎ+ 型ＧａＡｓ層１
４上にもＡｕ・Ｇｅ／Ａｕオーミック電極１８を形成し
たのち、熱処理を施すことによって合金化反応を促進し
てアンドープＧａＡｓ層１２のｎ型ＡｌＧａＡｓ層１３
側に形成された２次元電子ガス１７に達する電極取出層
１６を形成する。なお、電極取出層１６の幅（断面図に
おける幅）は約５μｍである。
Ｔのソース・ドレイン電極と同時にｎ+ 型ＧａＡｓ層１
４上にもＡｕ・Ｇｅ／Ａｕオーミック電極１８を形成し
たのち、熱処理を施すことによって合金化反応を促進し
てアンドープＧａＡｓ層１２のｎ型ＡｌＧａＡｓ層１３
側に形成された２次元電子ガス１７に達する電極取出層
１６を形成する。なお、電極取出層１６の幅（断面図に
おける幅）は約５μｍである。
【００４６】次いで、ＨＥＭＴのゲート領域形成工程と
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去したのち、厚さ１００
ÅのＳｉＯ2 膜２１をＰＣＶＤ法によって成膜し、次い
で、通常のフォトリソグラフィー工程によってキャパシ
タ部分以外のＳｉＯ2 膜２１を除去したのち、同じくＨ
ＥＭＴのゲート電極形成工程と同時に厚さ３０００Åの
Ａｌ層を真空蒸着によって堆積させ、パターニングする
ことによって面積６０μｍ×６０μｍのＡｌ電極２２を
形成する。
同時にＡｕ・Ｇｅ／Ａｕオーミック電極１８近傍のｎ+
型ＧａＡｓ層１４を選択的に除去したのち、厚さ１００
ÅのＳｉＯ2 膜２１をＰＣＶＤ法によって成膜し、次い
で、通常のフォトリソグラフィー工程によってキャパシ
タ部分以外のＳｉＯ2 膜２１を除去したのち、同じくＨ
ＥＭＴのゲート電極形成工程と同時に厚さ３０００Åの
Ａｌ層を真空蒸着によって堆積させ、パターニングする
ことによって面積６０μｍ×６０μｍのＡｌ電極２２を
形成する。
【００４７】次いで、全面に層間絶縁膜となる厚さ０．
５μｍのＳｉＯ2 膜１９をＣＶＤ法によって堆積させ
て、通常のフォトリソグラフィー工程によってＡｕ・Ｇ
ｅ／Ａｕオーミック電極１８及びＡｌ電極２２に対する
コンタクトホールを形成したのち、全面にＡｕを堆積さ
せてパターニングすることによってＨＥＭＴや他の受動
素子と接続するＡｕ配線層２０を形成してキャパシタが
完成する。
５μｍのＳｉＯ2 膜１９をＣＶＤ法によって堆積させ
て、通常のフォトリソグラフィー工程によってＡｕ・Ｇ
ｅ／Ａｕオーミック電極１８及びＡｌ電極２２に対する
コンタクトホールを形成したのち、全面にＡｕを堆積さ
せてパターニングすることによってＨＥＭＴや他の受動
素子と接続するＡｕ配線層２０を形成してキャパシタが
完成する。
【００４８】この場合、ＳｉＯ2 膜２１は順バイアス時
のリーク電流を防止するために設けたものであるので、
容量低下防止の観点からはできるだけ薄いことが望まし
いが、リーク電流を防止するためにはトンネル電流は流
れない程度の厚さが必要となり、両者の要請から１００
Å程度が最適の厚さとなるが、１００Åに限られるもの
ではなく、例えば、１００〜５００Åの範囲が好適であ
る。
のリーク電流を防止するために設けたものであるので、
容量低下防止の観点からはできるだけ薄いことが望まし
いが、リーク電流を防止するためにはトンネル電流は流
れない程度の厚さが必要となり、両者の要請から１００
Å程度が最適の厚さとなるが、１００Åに限られるもの
ではなく、例えば、１００〜５００Åの範囲が好適であ
る。
【００４９】なお、この第３の実施例の場合には、Ｓｉ
Ｏ2 膜２１の製造工程がＨＥＭＴの製造工程と共通では
ないものの、他の工程はＨＥＭＴの製造工程を利用して
同時に形成するものであるので、従来のキャパシタの製
造工程に比べて製造工程が簡素化され、製造コストが低
下する。
Ｏ2 膜２１の製造工程がＨＥＭＴの製造工程と共通では
ないものの、他の工程はＨＥＭＴの製造工程を利用して
同時に形成するものであるので、従来のキャパシタの製
造工程に比べて製造工程が簡素化され、製造コストが低
下する。
【００５０】なお、図４（ａ）においては、ＳｉＯ2 膜
２１は、ＳｉＯ2 膜１９と別工程でパターニングするよ
うに図示しているが、一度の工程でパターニングしても
良いものである。また、ＳｉＯ2 膜２１は、他の絶縁
膜、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4）、シリコン
オキシナイトライド膜（ＳｉＯＮ）、或いは、Ｔａ2 Ｏ
5 等であっても良い。
２１は、ＳｉＯ2 膜１９と別工程でパターニングするよ
うに図示しているが、一度の工程でパターニングしても
良いものである。また、ＳｉＯ2 膜２１は、他の絶縁
膜、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4）、シリコン
オキシナイトライド膜（ＳｉＯＮ）、或いは、Ｔａ2 Ｏ
5 等であっても良い。
【００５１】次に、図４（ｂ）を参照して本発明の第４
の実施例を説明する。 図４（ｂ）参照 この第４の実施例は、第２の実施例と第３の実施例を組
み合わせた構造であり、ｎ+ 型ＧａＡｓ層１４に設けた
複数の開口部（図では２ヶ所）にＳｉＯ2 膜２１を介し
てＡｌ電極２２を設けたものであり、製造工程は第１の
実施例乃至第３の実施例と同様にＨＥＭＴの製造工程を
利用して形成するものである。
の実施例を説明する。 図４（ｂ）参照 この第４の実施例は、第２の実施例と第３の実施例を組
み合わせた構造であり、ｎ+ 型ＧａＡｓ層１４に設けた
複数の開口部（図では２ヶ所）にＳｉＯ2 膜２１を介し
てＡｌ電極２２を設けたものであり、製造工程は第１の
実施例乃至第３の実施例と同様にＨＥＭＴの製造工程を
利用して形成するものである。
【００５２】この第４の実施例の場合には、ｎ型ＡｌＧ
ａＡｓ層１３とＡｌ電極２２との間にＳｉＯ2 膜２１が
介在しているので第２の実施例よりもリーク電流防止効
果が高いが、キャパシタ容量は第２の実施例よりも小さ
くなる。
ａＡｓ層１３とＡｌ電極２２との間にＳｉＯ2 膜２１が
介在しているので第２の実施例よりもリーク電流防止効
果が高いが、キャパシタ容量は第２の実施例よりも小さ
くなる。
【００５３】なお、上記第２及び第４の実施例において
はＡｌ電極２２を二つ設けて一つのキャパシタを構成し
ているが、耐圧を向上するために、この様なＡｌ電極２
２を偶数個設けて複数のキャパシタを構成して、これら
を直列接続しても良い。
はＡｌ電極２２を二つ設けて一つのキャパシタを構成し
ているが、耐圧を向上するために、この様なＡｌ電極２
２を偶数個設けて複数のキャパシタを構成して、これら
を直列接続しても良い。
【００５４】また、上記第２乃至第４の実施例において
も各条件は記載されている数値に限られるものではな
く、第１の実施例と同様な範囲が好適である。
も各条件は記載されている数値に限られるものではな
く、第１の実施例と同様な範囲が好適である。
【００５５】また、上記各実施例においては、ショット
キー電極或いはＳｉＯ2 膜２１を介して設ける電極とし
てＡｌを用いているが、Ａｌに限られるものではなく、
ＨＥＭＴのショットキー電極として用いられるものなら
何でも良く、キャリア供給層の特性に応じて適宜選択す
れば良いものである。
キー電極或いはＳｉＯ2 膜２１を介して設ける電極とし
てＡｌを用いているが、Ａｌに限られるものではなく、
ＨＥＭＴのショットキー電極として用いられるものなら
何でも良く、キャリア供給層の特性に応じて適宜選択す
れば良いものである。
【００５６】また、上記各実施例においては、キャパシ
タと一緒に集積化する他の受動素子について説明してい
ないが、高抵抗膜を用いた抵抗素子、或いは、導電膜パ
ターンを利用したインダクタ素子を回路構成上の必要に
応じて設けるものである。
タと一緒に集積化する他の受動素子について説明してい
ないが、高抵抗膜を用いた抵抗素子、或いは、導電膜パ
ターンを利用したインダクタ素子を回路構成上の必要に
応じて設けるものである。
【００５７】また、上記各実施例は移動度の大きな２次
元電子ガスを用いたｎ型の半導体装置で説明している
が、ｎ型の半導体装置に限られるものではなく、キャリ
ア供給層及びコンタクト層をｐ型の半導体層で構成し
て、２次元正孔ガスを用いたｐ型の半導体装置も本発明
の対象とするものである。
元電子ガスを用いたｎ型の半導体装置で説明している
が、ｎ型の半導体装置に限られるものではなく、キャリ
ア供給層及びコンタクト層をｐ型の半導体層で構成し
て、２次元正孔ガスを用いたｐ型の半導体装置も本発明
の対象とするものである。
【００５８】また、上記各実施例においては、ＡｌＧａ
Ａｓ／ＧａＡｓ系化合物半導体装置で説明しているが、
ＡｌＧａＡｓ／ＧａＡｓ系に限られるものではなく、Ａ
ｌＧａＡｓ／ＧａＡｓ系と同様に、ヘテロ接合界面に２
次元キャリアガスが蓄積され、且つ、チャネル層となる
禁制帯幅の小さな半導体のキャリア移動度が大きいもの
であれば良く、例えば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系
化合物半導体装置であっても良い。
Ａｓ／ＧａＡｓ系化合物半導体装置で説明しているが、
ＡｌＧａＡｓ／ＧａＡｓ系に限られるものではなく、Ａ
ｌＧａＡｓ／ＧａＡｓ系と同様に、ヘテロ接合界面に２
次元キャリアガスが蓄積され、且つ、チャネル層となる
禁制帯幅の小さな半導体のキャリア移動度が大きいもの
であれば良く、例えば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系
化合物半導体装置であっても良い。
【００５９】
【発明の効果】本発明によれば、ＨＥＭＴと一体化する
キャパシタのキャパシタ絶縁膜としてＨＥＭＴのキャリ
ア供給層を用い、また、その製造工程をＨＥＭＴの製造
工程と共通化したので、製造工程が簡素化すると共に、
キャパシタの占有面積を小さくでき、それによって、Ｈ
ＥＭＴ−ＭＭＩＣを低コストで生産できるので、高周波
通信技術、或いは、パーソナル通信技術等へ寄与すると
ころが大きい。
キャパシタのキャパシタ絶縁膜としてＨＥＭＴのキャリ
ア供給層を用い、また、その製造工程をＨＥＭＴの製造
工程と共通化したので、製造工程が簡素化すると共に、
キャパシタの占有面積を小さくでき、それによって、Ｈ
ＥＭＴ−ＭＭＩＣを低コストで生産できるので、高周波
通信技術、或いは、パーソナル通信技術等へ寄与すると
ころが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施例の要部断面図である。
【図３】本発明の第２の実施例の要部断面図である。
【図４】本発明の第３及び第４実施例の要部断面図であ
る。
る。
【図５】従来例の要部断面図である。
１ 半絶縁性半導体基板 ２ 禁制帯幅の小さな第２の半導体層 ３ 禁制帯幅の大きな第１の半導体層 ４ コンタクト層 ５ ショットキー電極 ６ 電極取出層 ７ ２次元キャリアガス ８ オーミック電極 ９ 層間絶縁膜 １０ 配線層 １１ 半絶縁性ＧａＡｓ基板 １２ アンドープＧａＡｓ層 １３ ｎ型ＡｌＧａＡｓ層 １４ ｎ+ 型ＧａＡｓ層 １５ Ａｌショットキー電極 １６ 電極取出層 １７ ２次元電子ガス １８ Ａｕ・Ｇｅ／Ａｕオーミック電極 １９ ＳｉＯ2 膜 ２０ Ａｕ配線層 ２１ ＳｉＯ2 膜 ２２ Ａｌ電極 ２３ 酸素イオン注入領域 ２４ キャパシタ下部電極 ２５ キャパシタ絶縁膜 ２６ キャパシタ上部電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095
Claims (6)
- 【請求項１】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置において、
オーミック電極に接続する前記２次元キャリアガスと、
前記第１の半導体層に接触したショットキー電極との間
の電気容量を利用したキャパシタを有することを特徴と
する化合物半導体装置。 - 【請求項２】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置において、
前記第１の半導体層に接触し、且つ、互いに離れた２つ
以上のショットキー電極間の前記２次元キャリアガスを
介した電気容量を利用したキャパシタを有することを特
徴とする化合物半導体装置。 - 【請求項３】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置において、
オーミックに接続する前記２次元キャリアガスと、前記
第１の半導体層に絶縁膜を介して接触した電極との間の
電気容量を利用したキャパシタを有することを特徴とす
る化合物半導体装置。 - 【請求項４】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置において、
前記第１の半導体層に絶縁膜を介して接触し、且つ、互
いに離れた２つ以上の電極間の前記２次元キャリアガス
を介した電気容量を利用したキャパシタを有することを
特徴とする化合物半導体装置。 - 【請求項５】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置の製造方法
において、前記２次元キャリアガスに接続するオーミッ
ク電極を高電子移動度トランジスタのソース・ドレイン
電極と同一工程で形成すると共に、前記第１の半導体層
に接触したショットキー電極を前記高電子移動度トラン
ジスタのゲート電極と同一工程で形成し、前記２次元キ
ャリアガスと前記第１の半導体層に接触した前記ショッ
トキー電極とによってキャパシタを構成したことを特徴
とする化合物半導体装置の製造方法。 - 【請求項６】 禁制帯幅の大きな第１の半導体層と禁制
帯幅の小さな第２の半導体層とのヘテロ接合界面に２次
元キャリアガスを蓄積する化合物半導体装置の製造方法
において、前記第１の半導体層に接触し、且つ、互いに
離れた２つ以上のショットキー電極を高電子移動度トラ
ンジスタのゲート電極と同一工程で形成し、前記互いに
離れた２つ以上のショットキー電極によって前記２次元
キャリアガスを介したキャパシタを構成したことを特徴
とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6905895A JPH08264762A (ja) | 1995-03-28 | 1995-03-28 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6905895A JPH08264762A (ja) | 1995-03-28 | 1995-03-28 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264762A true JPH08264762A (ja) | 1996-10-11 |
Family
ID=13391599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6905895A Withdrawn JPH08264762A (ja) | 1995-03-28 | 1995-03-28 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264762A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059433A (ja) * | 2005-08-22 | 2007-03-08 | Mitsubishi Electric Corp | カスコード接続回路 |
| JP2009212231A (ja) * | 2008-03-03 | 2009-09-17 | Mitsubishi Electric Corp | 半導体装置 |
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| JP2012191454A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 窒化物半導体装置 |
| JP2012256930A (ja) * | 2012-08-22 | 2012-12-27 | Toshiba Corp | 半導体装置 |
| WO2013160962A1 (ja) * | 2012-04-27 | 2013-10-31 | 三菱電機株式会社 | Ｆｅｔチップ |
-
1995
- 1995-03-28 JP JP6905895A patent/JPH08264762A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| US8697507B2 (en) | 2004-12-14 | 2014-04-15 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| JP2007059433A (ja) * | 2005-08-22 | 2007-03-08 | Mitsubishi Electric Corp | カスコード接続回路 |
| JP2009212231A (ja) * | 2008-03-03 | 2009-09-17 | Mitsubishi Electric Corp | 半導体装置 |
| US7700972B2 (en) | 2008-03-03 | 2010-04-20 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2012191454A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 窒化物半導体装置 |
| US8624261B2 (en) | 2011-03-10 | 2014-01-07 | Kabushiki Kaisha Toshiba | Nitride semiconductor device |
| WO2013160962A1 (ja) * | 2012-04-27 | 2013-10-31 | 三菱電機株式会社 | Ｆｅｔチップ |
| EP2843691A4 (en) * | 2012-04-27 | 2015-12-02 | Mitsubishi Electric Corp | FIELD-CHIP |
| JP2012256930A (ja) * | 2012-08-22 | 2012-12-27 | Toshiba Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4948748A (en) | Manufacture of a substrate structure for a composite semiconductor device using wafer bonding and epitaxial refill | |
| US20050212049A1 (en) | Semiconductor device and process for producing the same | |
| US6146939A (en) | Metal-polycrystalline silicon-N-well multiple layered capacitor | |
| US8222115B2 (en) | Method of forming a high capacitance diode | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US4697199A (en) | Semiconductor protection device having a bipolar transistor and an auxiliary field effect transistor | |
| US5168340A (en) | Semiconductor integrated circuit device with guardring regions to prevent the formation of an MOS diode | |
| US4117507A (en) | Diode formed in integrated-circuit structure | |
| US4396930A (en) | Compact MOSFET device with reduced plurality of wire contacts | |
| KR100304716B1 (ko) | 모스컨트롤다이오드및그제조방법 | |
| US8188566B2 (en) | Semiconductor integrated circuit device | |
| US5929490A (en) | Semiconductor device with an improved body contact hole structure | |
| EP0646964A1 (en) | Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof | |
| US20020018328A1 (en) | Protection circuit of field effect transistor and semiconductor device | |
| US5726472A (en) | Semiconductor device | |
| US6914270B2 (en) | IGBT with PN insulation and production method | |
| JPH08264762A (ja) | 化合物半導体装置及びその製造方法 | |
| US4183036A (en) | Schottky-transistor-logic | |
| US20200013880A1 (en) | Integrated circuit device with faraday shield | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| US4829361A (en) | Semiconductor device | |
| US7130182B2 (en) | Stacked capacitor and method for fabricating same | |
| US20200287028A1 (en) | Semiconductor device | |
| US6225676B1 (en) | Semiconductor device with improved inter-element isolation | |
| US5229313A (en) | Method of making a semiconductor device having multilayer structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |