WO2013160962A1 - Ｆｅｔチップ - Google Patents

Ｆｅｔチップ Download PDF

Info

Publication number
WO2013160962A1
WO2013160962A1 PCT/JP2012/002916 JP2012002916W WO2013160962A1 WO 2013160962 A1 WO2013160962 A1 WO 2013160962A1 JP 2012002916 W JP2012002916 W JP 2012002916W WO 2013160962 A1 WO2013160962 A1 WO 2013160962A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
gate
pad
source
drain
Prior art date
Application number
PCT/JP2012/002916
Other languages
English (en)
French (fr)
Inventor
大塚　浩志
大石　敏之
英悟 桑田
貴嗣 山崎
実人 木村
正敏 中山
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2012/002916 priority Critical patent/WO2013160962A1/ja
Priority to US14/378,219 priority patent/US20150035066A1/en
Priority to JP2014512029A priority patent/JP5781223B2/ja
Priority to EP12875369.6A priority patent/EP2843691A4/en
Publication of WO2013160962A1 publication Critical patent/WO2013160962A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention mainly relates to an FET chip used in the VHF band, UHF band, microwave band, and millimeter wave band.
  • FETs Field Effect Transistors
  • FIG. 21 In a normal high-power amplifier, in order to obtain a high output, FETs (Field Effect Transistors) are combined in parallel and used as shown in FIG. 21 (see, for example, Patent Document 1 below). In that case, loop oscillation as shown by the arrow in FIG. 21 may occur. In order to suppress this, an isolation resistor R (center portion in FIG. 21) is used. However, if the FET chip is made larger in order to obtain a high output, the distance from the outermost FET cell to the isolation resistor R becomes longer, so that it becomes difficult to suppress oscillation.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to obtain an FET chip that suppresses oscillation without increasing cost.
  • the FET chip of the present invention includes a first gate electrode connected to the gate pad, a second gate electrode connected to the gate pad, a drain electrode connected to the drain pad, and a first via hole.
  • a first source electrode connected to a grounded first source pad; a second source electrode connected to a second source pad grounded via a second via hole; and a first gate electrode .
  • An FET cell comprising a drain electrode and a first source electrode, an isolator for electrically separating the first gate electrode, the drain electrode and the first source electrode, and the second gate electrode and the second source electrode. And the channel resistance between the second gate electrode and the second source electrode, and the gate capacitance formed between the second gate electrode and the two-dimensional electron gas. Those having an oscillation suppression circuit.
  • the isolation injection portion prevents unnecessary gate capacitance and current from flowing between the first gate electrode, the drain electrode, and the first source electrode, and the second gate electrode and the second source electrode. There is an effect that the generation of channel resistance can be suppressed and the FET can be stabilized.
  • FIG. 1 is a layout diagram showing an FET chip according to a first embodiment of the present invention. It is sectional drawing which shows FET chip
  • FIG. 1 is a layout diagram of an FET chip according to the first embodiment of the present invention.
  • gate electrodes 5a to 5c are connected to the gate pad 1a.
  • a drain electrode 6a is connected to the drain pad 2a.
  • Source electrodes 7a and 7b are connected to the source pads 3a and 3b, and a source electrode 7c is connected to the source pad 3c.
  • Source pads 3a to 3c are grounded via via holes 4a to 4c.
  • the gate electrodes 5a and 5b, the drain electrode 6a, and the source electrodes 7a and 7b constitute one FET cell.
  • the isolation injection portion 8a electrically separates the gate electrodes 5a and 5b, the drain electrode 6a and the source electrodes 7a and 7b from the gate electrode 5c and the source electrode 7c.
  • the isolation implantation unit 8a performs element isolation by ion implantation of, for example, hydrogen, helium, and nitrogen.
  • FIG. 2 shows a cross-sectional view of the device viewed from the direction of the arrow in FIG. Since the gate electrode 5c and the source electrode 7a are electrically separated by the isolation injection portion 8a, the drain electrode 6a, the gate electrode 5a and the source electrode 7a, and the gate electrode 5c and the source electrode 7c are It is electrically separated.
  • a gate capacitance C is formed between the gate electrode 5c and the two-dimensional electron gas.
  • a channel resistance R is formed between the gate electrode 5c and the source electrode 7c.
  • An RC circuit composed of the gate capacitance C and the channel resistance R constitutes an oscillation suppression circuit.
  • AlGaN and GaN are used in the FET chip.
  • FIG. 3 shows an equivalent circuit diagram of the FET chip.
  • FIG. 1 shows only the configuration corresponding to one FET cell
  • FIG. 3 is obtained when a plurality of electrodes are arranged in a direction orthogonal to the finger direction to configure four FET cells. In that case, the RC circuit is loaded on the outermost FET, as shown in FIG.
  • the isolation injection portion 8a suppresses generation of unnecessary gate capacitance and channel resistance without causing current to flow between the gate electrode 5c and the source electrode 7c and other electrodes, thereby stabilizing the FET. it can.
  • FIG. FIG. 4 is a layout diagram of the FET chip according to the second embodiment of the present invention.
  • gate electrodes 5d to 5f are connected to the gate pad 1b.
  • a drain electrode 6b is connected to the drain pad 2b.
  • Source electrodes 7d and 7e are connected to the source pads 3d and 3e.
  • the source electrode 7f is connected to the source pad 3b.
  • Source pads 3d and 3e are grounded via via holes 4d and 4e.
  • the gate electrodes 5d and 5e, the drain electrode 6b, and the source electrodes 7d and 7e constitute one FET cell.
  • the isolation injection part 8b electrically separates the gate electrodes 5d and 5e, the drain electrode 6b and the source electrodes 7d and 7e from the gate electrode 5f and the source electrode 7f.
  • Other configurations are the same as those in the first embodiment, but in the second embodiment, an RC circuit is loaded for each FET cell.
  • FIG. 5 shows an equivalent circuit diagram of the FET chip. An RC circuit is loaded in the shunt for each FET cell.
  • the basic operation is the same as that of the first embodiment, but in this second embodiment, since an RC circuit is loaded in each FET cell, it is stable not only for the outer FET but also for other FETs. Improve sexiness. Thereby, the unnecessary oscillation of the FET chip can be further suppressed than in the first embodiment.
  • FIG. 6 is a layout diagram of the FET chip according to the third embodiment of the present invention.
  • the source electrodes 7b and 7f are separately arranged.
  • both the source electrodes 7b and 7f are shared as one source electrode 7f to be one.
  • Other configurations are the same as those of the second embodiment.
  • the third embodiment it is possible to reduce the size of the FET chip while obtaining the same effects as those of the second embodiment.
  • FIG. 7 is a layout diagram of an FET chip according to the fourth embodiment of the present invention.
  • gate electrodes 5g and 5h are connected to the gate pad 1c.
  • Gate electrodes 5i and 5j are connected to the gate pad 1d.
  • a drain electrode 6a is connected to the drain pad 2a, and a drain electrode 6b is connected to the drain pad 2b.
  • Source electrodes 7g to 7i are connected to the source pads 3f and 3g. Source pads 3f and 3g are grounded via via holes 4f and 4g.
  • the gate electrodes 5g and 5h, the drain electrode 6a, and the source electrodes 7g and 7h constitute one FET cell.
  • the gate electrodes 5i and 5j, the drain electrode 6b, and the source electrodes 7h and 7i constitute another FET cell.
  • the isolation injection part 8c is arranged so as to surround the drain pad 2a
  • the isolation injection part 8d is arranged so as to surround the drain pad 2b.
  • the electrode 10a is provided on the drain pad 2b side of the drain pad 2a
  • the electrode 10b is provided on the drain pad 2a side of the drain pad 2b.
  • the ion implantation part 11a is provided in the lower layer of the electrode 10a
  • the ion implantation part 11b is provided in the lower layer of the electrode 10b.
  • a group 4 element such as Si is used for ion implantation.
  • FIG. 8 is a cross-sectional view of the inside of the semiconductor viewed from the direction of the arrow in FIG.
  • the electrode 10a and the ion implantation part 11a, the electrode 10b and the ion implantation part 11b are electrically connected, and there is a channel layer between the ion implantation parts 11a and 11b. Appears as channel resistance r.
  • FIG. 7 becomes as shown in FIG.
  • a channel resistance r isolation resistance: referred to as an oscillation suppression circuit
  • an oscillation suppression circuit is connected between the drain terminals of the FET cells.
  • the fourth embodiment it is possible to load the oscillation suppression circuit only by the FET process, and to stabilize the FET while suppressing an increase in cost by eliminating the need for MMIC, Oscillation can be suppressed. Since the isolation injection portions 8c and 8d are arranged so as to surround the drain pads 2a and 2b, the channel resistance r can be created with higher accuracy.
  • FIG. FIG. 10 is a layout diagram of an FET chip according to the fifth embodiment of the present invention.
  • the layout is a combination of the second embodiment and the fourth embodiment. Since the description of each symbol is as described above, it will be omitted.
  • each FET is loaded with a gate-side RC circuit and a drain-side isolation resistor r, loop oscillation and the like can be effectively suppressed, and the FET can be operated more stably.
  • the fifth embodiment it is possible to load the oscillation suppression circuit only by the FET process, and to stabilize the FET while suppressing an increase in cost by eliminating the need for MMIC, Oscillation can be suppressed more effectively.
  • FIG. 12 is a layout diagram of an FET chip according to the sixth embodiment of the present invention.
  • the source electrodes 7b and 7f are separately arranged.
  • both the source electrodes 7b and 7f are shared as one source electrode 7f to be one.
  • Other configurations are the same as those of the fifth embodiment.
  • the FET chip can be downsized while obtaining the same effect as the fifth embodiment.
  • FIG. FIG. 13 is a layout diagram of an FET chip according to the seventh embodiment of the present invention.
  • the basic configuration approximates FIG. 4 shown in the second embodiment.
  • the source electrode 7c is connected to the drain pad 2a instead of the source pad 3c
  • the source electrode 7f is connected to the drain pad 2b instead of the source pad 3b.
  • FIG. 14 shows an equivalent circuit of FIG.
  • the channel resistor R forms a feedback resistor
  • the gate capacitor C forms a feedback capacitor.
  • the channel resistance R functions as a feedback resistance and the gate capacitance C functions as a feedback capacitance
  • a part of the electric power output by the feedback circuit is used.
  • the FET can be stabilized by the feedback circuit, if the stability of the FET is improved, the loop gain between the FET cells is lowered and the stability against the loop oscillation is also improved (oscillation suppression circuit). Therefore, the oscillation suppression circuit can be loaded only by the FET process, and by eliminating the need for MMIC, it is possible to stabilize the FET and suppress oscillation more effectively while suppressing an increase in cost.
  • FIG. 15 is a layout diagram of an FET chip according to the eighth embodiment of the present invention.
  • the basic configuration is similar to FIG. 10 shown in the fifth embodiment.
  • the source electrode 7c is connected to the drain pad 2a instead of the source pad 3c
  • the source electrode 7f is connected to the drain pad 2b instead of the source pad 3b.
  • FIG. 16 shows an equivalent circuit of FIG. Since each FET is provided with a drain-side isolation resistor r, loop oscillation and the like can be effectively suppressed, and the FET can be operated more stably.
  • the channel resistor R forms a feedback resistor, and the gate capacitor C forms a feedback capacitor. Thereby, stabilization of FET can be aimed at. Further, it is possible to increase the bandwidth by feeding back part of the output power.
  • the eighth embodiment it is possible to load the oscillation suppression circuit only by the FET process, and to stabilize the FET while suppressing an increase in cost by eliminating the need for MMIC, Oscillation can be suppressed more effectively. Further, since the channel resistance R functions as a feedback resistance and the gate capacity C functions as a feedback capacity, a wide band can be achieved by feeding back part of the output power by the feedback circuit. .
  • FIG. 17 is a layout diagram of an FET chip according to the ninth embodiment of the present invention.
  • the basic configuration approximates FIG. 10 shown in the fifth embodiment.
  • the gate electrode 5c is connected to the gate pad 1e instead of the gate pad 1a
  • the gate electrode 5f is connected to the gate pad 1f instead of the gate pad 1b.
  • the line patterns 12 a and 13 a are formed in a substantially L shape on the dielectric substrate 14.
  • the line patterns 12b and 13b are similarly formed in a substantially L shape on the dielectric substrate 14.
  • the wire 15a connects the gate pad 1a and the bent portions of the substantially L-shaped line patterns 12a and 13a.
  • the wire 15b connects the gate pad 1e and the end of the line pattern 13a.
  • the wire 15c connects the gate pad 1b and the bent portions of the substantially L-shaped line patterns 12b and 13b.
  • the wire 15d connects the gate pad 1f and the end of the line pattern 13b.
  • FIG. 18 shows an equivalent circuit diagram of the ninth embodiment.
  • each FET is loaded with an RC circuit.
  • the resistance component is small and can be regarded as a capacitance.
  • it can be regarded as a short stub SS composed of a line pattern, an inductor L composed of a wire, and a capacitor C, and can be regarded as a kind of prematch circuit.
  • the effect of the isolation resistance r between the drain pads 2a and 2b is the same as in the fifth embodiment. This facilitates matching while suppressing loop oscillation. Even when there is a resistance component, it is the same that the circuit operates as a kind of prematch circuit.
  • matching can be achieved while suppressing loop oscillation by the prematch circuit.
  • FIG. FIG. 19 is a layout diagram of an FET chip according to the tenth embodiment of the present invention.
  • the basic configuration approximates FIG. 17 shown in the ninth embodiment.
  • the line patterns 12a, 13a, and 16a are formed in a substantially T shape on the dielectric substrate 14.
  • the line patterns 12b, 13b, and 16b are similarly formed in a substantially T shape on the dielectric substrate.
  • the wire 15a connects the gate pad 1a and the intersection of the substantially T-shaped line patterns 12a, 13a, and 16a.
  • the wire 15c connects the gate pad 1b and the intersection of the substantially T-shaped line patterns 12b, 13b, and 16b.
  • an equivalent circuit diagram of the tenth embodiment is shown in FIG.
  • an equivalent circuit can be regarded as an open stub OS and a short stub SS composed of a line pattern, an inductor L composed of a wire, and a capacitor C, and can be regarded as a prematch circuit.
  • the prematch circuit can achieve matching while suppressing loop oscillation.
  • An FET chip includes an oscillation suppression circuit including a gate capacitance formed between a second gate electrode and a two-dimensional electron gas, and a channel resistance between the second gate electrode and the second source electrode. Therefore, the oscillation suppression circuit can be loaded only by the FET process, and by eliminating the need for MMIC, the FET can be stabilized and the oscillation can be suppressed while suppressing an increase in cost.

Abstract

　ゲート電極５ｃと２次元電子ガスとの間に形成されるゲート容量Ｃ、およびゲート電極５ｃとソース電極７ｃとの間のチャネル抵抗Ｒからなる発振抑圧回路を備えるように構成したので、ＦＥＴプロセスだけで発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。

Description

ＦＥＴチップ
　本発明は、主として、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用されるＦＥＴチップに関する。
　通常の高出力増幅器においては、高出力を得るため、図２１に示すように、ＦＥＴ（Field Effect Transistor）を並列合成して使用する（例えば、下記特許文献１参照）。
　その場合、図２１の矢印に示すような、ループ発振を生じることがある。
　これを抑圧するために、アイソレーション抵抗Ｒ（図２１中央部分）が用いられる。
　しかし、高出力を得るために、ＦＥＴのチップを大きくした場合、最も外側のＦＥＴセルからアイソレーション抵抗Ｒまでの距離が長くなるため、発振を抑圧しにくくなる。
　この対策として、図２２に示すように、最も外側のＦＥＴセルにＲＣ回路を装荷することで、ＦＥＴの安定化を向上させる方法が用いられていた。
特開平８－３２３７６号公報
　従来技術のように、最も外側のＦＥＴセルにＲＣ回路を装荷する構成は、発振を抑圧するのに効果的である。
　しかし、ＲＣ回路を実装するためには、図２３に示すように、ＦＥＴチップをＭＭＩＣ化（Monolithic-Microwave-Integrated-Circuits）しなければならず、プロセス工程が増え、コストが増加する課題があった。
　本発明は、上記のような課題を解決するためになされたもので、コストを増加させずに発振を抑圧するＦＥＴチップを得ることを目的とする。
　本発明のＦＥＴチップは、ゲートパッドに接続された第１のゲート電極と、ゲートパッドに接続された第２のゲート電極と、ドレインパッドに接続されたドレイン電極と、第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、第１のゲート電極、ドレイン電極および第１のソース電極からなるＦＥＴセルと、第１のゲート電極、ドレイン電極および第１のソース電極と、第２のゲート電極および第２のソース電極とを電気的に分離するアイソレーション注入部と、第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および第２のゲート電極と第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたものである。
　本発明によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
　なお、アイソレーション注入部により、第１のゲート電極、ドレイン電極および第１のソース電極と、第２のゲート電極および第２のソース電極との間で電流が流れることなく、不要なゲート容量やチャネル抵抗の発生を抑え、ＦＥＴの安定化を図ることができる効果がある。
本発明の実施の形態１によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップを示す断面図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態２によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態３によるＦＥＴチップを示すレイアウト図である。 本発明の実施の形態４によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップを示す断面図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態５によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態６によるＦＥＴチップを示すレイアウト図である。 本発明の実施の形態７によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態８によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態９によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 本発明の実施の形態１０によるＦＥＴチップを示すレイアウト図である。 ＦＥＴチップの等価回路図である。 従来技術のＦＥＴチップおよび合成回路を示す説明図である。 従来技術のＦＥＴチップおよび合成回路を示す説明図である。 従来技術のＭＭＩＣ技術を用いたＦＥＴチップを示す説明図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は本発明の実施の形態１によるＦＥＴチップのレイアウト図である。
　図１において、ゲートパッド１ａには、ゲート電極５ａ～５ｃが接続される。
　ドレインパッド２ａには、ドレイン電極６ａが接続される。
　ソースパッド３ａ，３ｂには、ソース電極７ａ，７ｂが接続され、ソースパッド３ｃには、ソース電極７ｃが接続される。
　ソースパッド３ａ～３ｃは、ビアホール４ａ～４ｃを介して接地される。
　ゲート電極５ａ，５ｂ、ドレイン電極６ａおよびソース電極７ａ，７ｂにより、一つのＦＥＴセルが構成される。
　アイソレーション注入部８ａは、ゲート電極５ａ，５ｂ、ドレイン電極６ａおよびソース電極７ａ，７ｂと、ゲート電極５ｃおよびソース電極７ｃとを電気的に分離する。
　アイソレーション注入部８ａは、例えば、水素、ヘリウム、窒素を、イオン注入することにより、素子分離を行う。
　図２に、図１の矢印方向から見たデバイスの断面図を示す。
　ゲート電極５ｃとソース電極７ａとの間は、アイソレーション注入部８ａにより電気的に分離されているため、ドレイン電極６ａ、ゲート電極５ａ、ソース電極７ａと、ゲート電極５ｃ、ソース電極７ｃとは、電気的に分離している。
　また、ゲート電極５ｃと２次元電子ガスとの間にゲート容量Ｃが形成される。
　さらに、ゲート電極５ｃとソース電極７ｃとの間にチャネル抵抗Ｒが形成される。
　これらゲート容量Ｃおよびチャネル抵抗ＲからなるＲＣ回路により、発振抑圧回路を構成する。
　なお、ＦＥＴチップの内部は、例えば、ＡｌＧａＮとＧａＮを用いる。
　図３に、本ＦＥＴチップの等価回路図を示す。
　図１では、一つのＦＥＴセルに相当する構成のみ示したが、各電極をフィンガー方向に直交する方向に複数配置し、４つのＦＥＴセルを構成すれば、図３のようになる。
　その場合、図３に示すように、ＲＣ回路が最も外側のＦＥＴに装荷される。
　次に動作について説明する。
　図２１に示したように、本ＦＥＴチップに合成回路を付加して使用する場合、外側のＦＥＴセルは、アイソレーション抵抗Ｒまでの距離が遠いため、ループ発振が生じる可能性がある。
　本実施の形態１では、外側のＦＥＴにＲＣ回路が装荷され、チャネル抵抗Ｒで電力が消費されるため、発振に関するループ利得を低減でき、ループ発振を抑圧する。
　これにより、ＦＥＴチップの不安定動作を防ぎ、また、ＭＭＩＣプロセスを使わず、ＦＥＴプロセスのみで作成できるため、コスト低減、小型化を図ることができる。
　以上のように、本実施の形態１によれば、ＦＥＴプロセスだけでＲＣ回路からなる発振抑圧回路を装荷し、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
　なお、アイソレーション注入部８ａにより、ゲート電極５ｃおよびソース電極７ｃとその他の電極との間で電流が流れることなく、不要なゲート容量やチャネル抵抗の発生を抑え、ＦＥＴの安定化を図ることができる。
実施の形態２．
　図４は本発明の実施の形態２によるＦＥＴチップのレイアウト図である。
　図４において、ゲートパッド１ｂには、ゲート電極５ｄ～５ｆが接続される。
　ドレインパッド２ｂには、ドレイン電極６ｂが接続される。
　ソースパッド３ｄ，３ｅには、ソース電極７ｄ，７ｅが接続される。
　また、ソースパッド３ｂには、ソース電極７ｆが接続される。
　ソースパッド３ｄ，３ｅは、ビアホール４ｄ，４ｅを介して接地される。
　ゲート電極５ｄ，５ｅ、ドレイン電極６ｂおよびソース電極７ｄ，７ｅにより、一つのＦＥＴセルが構成される。
　アイソレーション注入部８ｂは、ゲート電極５ｄ，５ｅ、ドレイン電極６ｂおよびソース電極７ｄ，７ｅと、ゲート電極５ｆおよびソース電極７ｆとを電気的に分離する。
　その他の構成は、実施の形態１と同一であるが、実施の形態２では、ＦＥＴセルごとにＲＣ回路を装荷している。
　図５に、本ＦＥＴチップの等価回路図を示す。
　各ＦＥＴセルに対してシャントにＲＣ回路が装荷される。
　次に動作について説明する。
　基本的な動作は、実施の形態１と同一であるが、本実施の形態２では、各ＦＥＴセルにＲＣ回路が装荷されるため、外側のＦＥＴだけでなく、他のＦＥＴに対しても安定性を向上させる。
　これにより、実施の形態１より更にＦＥＴチップの不要発振を抑圧できる。
　以上のように、本実施の形態２によれば、各ＦＥＴセルに発振抑圧回路が装荷されるため、外側のＦＥＴだけでなく、他のＦＥＴに対しても安定性を向上させる。これにより、実施の形態１より更にＦＥＴチップの不要発振を抑圧できる。
実施の形態３．
　図６は本発明の実施の形態３によるＦＥＴチップのレイアウト図である。
　実施の形態２に示した図４において、ソース電極７ｂ，７ｆを別々に配置したが、図６において、両ソース電極７ｂ，７ｆを一つのソース電極７ｆとして共有化して１つにしている。
　その他の構成は、実施の形態２と同一である。
　以上のように、本実施の形態３によれば、実施の形態２と同様の効果を得つつ、ＦＥＴチップの小型化を図ることができる。
実施の形態４．
　図７は本発明の実施の形態４によるＦＥＴチップのレイアウト図である。
　図７において、ゲートパッド１ｃには、ゲート電極５ｇ，５ｈが接続される。
　ゲートパッド１ｄには、ゲート電極５ｉ，５ｊが接続される。
　ドレインパッド２ａには、ドレイン電極６ａが接続され、ドレインパッド２ｂには、ドレイン電極６ｂが接続される。
　ソースパッド３ｆ，３ｇには、ソース電極７ｇ～７ｉが接続される。
　ソースパッド３ｆ，３ｇは、ビアホール４ｆ，４ｇを介して接地される。
　ゲート電極５ｇ，５ｈ、ドレイン電極６ａおよびソース電極７ｇ，７ｈにより、一つのＦＥＴセルが構成される。
　また、ゲート電極５ｉ，５ｊ、ドレイン電極６ｂおよびソース電極７ｈ，７ｉにより、もう一つのＦＥＴセルが構成される。
　アイソレーション注入部８ｃは、ドレインパッド２ａを囲むように配置され、アイソレーション注入部８ｄは、ドレインパッド２ｂを囲むように配置される。
　電極１０ａは、ドレインパッド２ａのドレインパッド２ｂ側に設けられ、電極１０ｂは、ドレインパッド２ｂのドレインパッド２ａ側に設けられる。
　イオン注入部１１ａは、電極１０ａの下層に設けられ、イオン注入部１１ｂは、電極１０ｂの下層に設けられる。
　これにより、電極１０ａとイオン注入部１１ａ、電極１０ｂとイオン注入部１１ｂは、電気的に接続されていると見なせる。なお、イオン注入には、Ｓｉなどの４族元素を用いる。
　図８に図７の矢印の方向から見た半導体内部の断面図を示す。
　先ほど述べたように、電極１０ａとイオン注入部１１ａ、電極１０ｂとイオン注入部１１ｂは、電気的に接続されており、イオン注入部１１ａ，１１ｂの間には、チャネル層があるため、その部分はチャネル抵抗ｒとして見える。
　よって、等価回路で書くと、図７は図９のようになる。
　各ＦＥＴセルのドレイン端子間にチャネル抵抗ｒ（アイソレーション抵抗：発振抑圧回路という）が接続される。
　このようにすることで、ループ発振を抑え、ＦＥＴの安定動作を図ることができる。
　また、ＭＭＩＣプロセスを用いず、ＦＥＴプロセスのみで作成できるため、製造工程は増えず、コスト低減も図れる。
　以上のように、本実施の形態４によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
　なお、アイソレーション注入部８ｃ，８ｄにより、ドレインパッド２ａ，２ｂを囲むように配置したので、チャネル抵抗ｒをより精度良く作成できる。
実施の形態５．
　図１０は本発明の実施の形態５によるＦＥＴチップのレイアウト図である。
　図１０において、実施の形態２と実施の形態４を合わせたようなレイアウトになっている。各符号の説明は、上述のとおりであるため、省略する。
　本レイアウトの等価回路図を図１１に示す。
　各ＦＥＴには、ゲート側のＲＣ回路とドレイン側のアイソレーション抵抗ｒが装荷されているため、ループ発振等を効果的に抑圧でき、ＦＥＴをより安定して動作させることができる。
　以上のように、本実施の形態５によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
実施の形態６．
　図１２は本発明の実施の形態６によるＦＥＴチップのレイアウト図である。
　実施の形態５に示した図１０において、ソース電極７ｂ，７ｆを別々に配置したが、図１２において、両ソース電極７ｂ，７ｆを一つのソース電極７ｆとして共有化して１つにしている。
　その他の構成は、実施の形態５と同一である。
　以上のように、本実施の形態６によれば、実施の形態５と同様の効果を得つつ、ＦＥＴチップの小型化を図ることができる。
実施の形態７．
　図１３は本発明の実施の形態７によるＦＥＴチップのレイアウト図である。
　図１３において、基本構成は、実施の形態２で示した図４に近似する。
　ただし、ソース電極７ｃは、ソースパッド３ｃに代えてドレインパッド２ａに接続され、ソース電極７ｆは、ソースパッド３ｂに代えてドレインパッド２ｂに接続される。
　図１３の等価回路を図１４に示す。
　チャネル抵抗Ｒは、フィードバック抵抗を、ゲート容量Ｃは、フィードバック容量を形成する。
　これにより、ＦＥＴの安定化を図ることができる。
　また、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
　以上のように、本実施の形態７によれば、チャネル抵抗Ｒは、フィードバック抵抗として機能し、ゲート容量Ｃは、フィードバック容量として機能することから、フィードバック回路により、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
　また、フィードバック回路により、ＦＥＴの安定化を図ることができることから、ＦＥＴの安定性が向上すれば、ＦＥＴセル間のループ利得も低下し、ループ発振に対する安定性も向上する（発振抑圧回路）。
　したがって、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
実施の形態８．
　図１５は本発明の実施の形態８によるＦＥＴチップのレイアウト図である。
　図１５において、基本構成は、実施の形態５で示した図１０に近似する。
　ただし、実施の形態７と同様に、ソース電極７ｃは、ソースパッド３ｃに代えてドレインパッド２ａに接続され、ソース電極７ｆは、ソースパッド３ｂに代えてドレインパッド２ｂに接続される。
　図１５の等価回路を図１６に示す。
　各ＦＥＴには、ドレイン側のアイソレーション抵抗ｒが装荷されているため、ループ発振等を効果的に抑圧でき、ＦＥＴをより安定して動作させることができる。
　また、チャネル抵抗Ｒは、フィードバック抵抗を、ゲート容量Ｃは、フィードバック容量を形成する。
　これにより、ＦＥＴの安定化を図ることができる。
　また、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
　以上のように、本実施の形態８によれば、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振をより効果的に抑圧できる。
　また、チャネル抵抗Ｒは、フィードバック抵抗として機能し、ゲート容量Ｃは、フィードバック容量として機能することから、フィードバック回路により、出力される電力の一部をフィードバックさせることにより、広帯域化を図ることができる。
実施の形態９．
　図１７は本発明の実施の形態９によるＦＥＴチップのレイアウト図である。
　図１７において、基本構成は、実施の形態５で示した図１０に近似する。
　ただし、ゲート電極５ｃは、ゲートパッド１ａに代えてゲートパッド１ｅに接続され、ゲート電極５ｆは、ゲートパッド１ｂに代えてゲートパッド１ｆに接続される。
　線路パターン１２ａ，１３ａは、誘電体基板１４上に略Ｌ字状に形成される。
　線路パターン１２ｂ，１３ｂは、誘電体基板１４上に同様に略Ｌ字状に形成される。
　ワイヤ１５ａは、ゲートパッド１ａと略Ｌ字状の線路パターン１２ａ，１３ａの折れ曲がり部とを接続する。
　ワイヤ１５ｂは、ゲートパッド１ｅと線路パターン１３ａの端部とを接続する。
　ワイヤ１５ｃは、ゲートパッド１ｂと略Ｌ字状の線路パターン１２ｂ，１３ｂの折れ曲がり部とを接続する。
　ワイヤ１５ｄは、ゲートパッド１ｆと線路パターン１３ｂの端部とを接続する。
　本実施の形態９の等価回路図を図１８に示す。
　今までは、各ＦＥＴにＲＣ回路が装荷されたものと見なしたが、説明の簡単化のため、ここでは抵抗成分が小さく、ほぼ容量と見なせるとする。
　そうすると、等価回路的には、線路パターンからなるショートスタブＳＳと、ワイヤからなるインダクタＬと、容量Ｃと見なすことができ、一種のプリマッチ回路と見なすことができる。
　ドレインパッド２ａ，２ｂの間のアイソレーション抵抗ｒの効果については、実施の形態５と同じである。これにより、ループ発振を抑圧しつつ、整合を取ることが容易になる。
　なお、抵抗成分がある場合でも、当該回路が一種のプリマッチ回路として動作することは同じである。
　以上のように、本実施の形態９によれば、プリマッチ回路により、ループ発振を抑圧しつつ、整合を取ることができる。
実施の形態１０．
　図１９は本発明の実施の形態１０によるＦＥＴチップのレイアウト図である。
　図１９において、基本構成は、実施の形態９で示した図１７に近似する。
　ただし、線路パターン１２ａ，１３ａ，１６ａは、誘電体基板１４上に略Ｔ字状に形成される。
　線路パターン１２ｂ，１３ｂ，１６ｂは、誘電体基板１４上に同様に略Ｔ字状に形成される。
　ワイヤ１５ａは、ゲートパッド１ａと略Ｔ字状の線路パターン１２ａ，１３ａ，１６ａの交差部とを接続する。
　ワイヤ１５ｃは、ゲートパッド１ｂと略Ｔ字状の線路パターン１２ｂ，１３ｂ，１６ｂの交差部とを接続する。
　本実施の形態１０の等価回路図を図２０に示す。
　本実施の形態１０では、等価回路的には、線路パターンからなるオープンスタブＯＳおよびショートスタブＳＳと、ワイヤからなるインダクタＬと、容量Ｃと見なすことができ、プリマッチ回路と見なすことができる。
　以上のように、本実施の形態１０によれば、プリマッチ回路により、ループ発振を抑圧しつつ、整合を取ることができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意な構成要素の変形、もしくは各実施の形態において任意な構成要素の省略が可能である。
　本発明のＦＥＴチップは、第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および第２のゲート電極と第２のソース電極との間のチャネル抵抗からなる発振抑圧回路を備えるように構成したので、ＦＥＴプロセスだけで発振抑圧回路を装荷することができ、ＭＭＩＣ化を不要にすることでコストの増加を抑えつつ、ＦＥＴの安定化を図り、発振を抑圧できる。
　１ａ～１ｆ　ゲートパッド、２ａ，２ｂ　ドレインパッド、３ａ～３ｅ　ソースパッド、４ａ～４ｅ　ビアホール、５ａ～５ｊ　ゲート電極、６ａ，６ｂ　ドレイン電極、７ａ～７ｉ　ソース電極、８ａ～８ｄ　アイソレーション注入部、１０ａ，１０ｂ　電極、１１ａ，１１ｂ　イオン注入部、１２ａ，１２ｂ，１３ａ，１３ｂ，１６ａ，１６ｂ　線路パターン、１４　誘電体基板、１５ａ～１５ｄ　ワイヤ。

Claims (10)

  1. 　ゲートパッドに接続された第１のゲート電極と、
    　上記ゲートパッドに接続された第２のゲート電極と、
    　ドレインパッドに接続されたドレイン電極と、
    　第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、
    　第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、
    　上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極からなるＦＥＴセルと、
    　上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離するアイソレーション注入部と、
    　上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
  2. 　請求項１記載のＦＥＴチップを一つのＦＥＴセルとし、複数のＦＥＴセルを配置したことを特徴とするＦＥＴチップ。
  3. 　第２のソース電極は、
    　隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化することを特徴とする請求項２記載のＦＥＴチップ。
  4. 　第１のゲートパッドに接続された第１のゲート電極と、
    　第１のドレインパッドに接続された第１のドレイン電極と、
    　ビアホールを介して接地されたソースパッドに接続されたソース電極と、
    　第２のゲートパッドに接続された第２のゲート電極と、
    　第２のドレインパッドに接続された第２のドレイン電極と、
    　上記第１のゲート電極、上記第１のドレイン電極および上記ソース電極からなる第１のＦＥＴセルと、
    　上記第２のゲート電極、上記第２のドレイン電極および上記ソース電極からなる第２のＦＥＴセルと、
    　上記第１のドレインパッドの上記第２のドレインパッド側に設けられた第１の電極と、
    　上記第２のドレインパッドの上記第１のドレインパッド側に設けられた第２の電極と、
    　上記第１の電極の下層に設けられた第１のイオン注入部と、
    　上記第２の電極の下層に設けられた第２のイオン注入部と、
    　上記第１のイオン注入部と上記第２のイオン注入部との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
  5. 　第１のゲートパッドに接続された第１のゲート電極と、
    　上記第１のゲートパッドに接続された第２のゲート電極と、
    　第１のドレインパッドに接続された第１のドレイン電極と、
    　第１のビアホールを介して接地された第１のソースパッドに接続された第１のソース電極と、
    　第２のビアホールを介して接地された第２のソースパッドに接続された第２のソース電極と、
    　第２のゲートパッドに接続された第３のゲート電極と、
    　上記第２のゲートパッドに接続された第４のゲート電極と、
    　第２のドレインパッドに接続された第２のドレイン電極と、
    　第３のビアホールを介して接地された第３のソースパッドに接続された第３のソース電極と、
    　第４のビアホールを介して接地された第４のソースパッドに接続された第４のソース電極と、
    　上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極からなる第１のＦＥＴセルと、
    　上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極からなる第２のＦＥＴセルと、
    　上記第１のゲート電極、上記第１のドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離する第１のアイソレーション注入部と、
    　上記第３のゲート電極、上記第２のドレイン電極および上記第３のソース電極と、上記第４のゲート電極および上記第４のソース電極とを電気的に分離する第２のアイソレーション注入部と、
    　上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる第１の発振抑圧回路と、
    　上記第４のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第４のゲート電極と上記第４のソース電極との間のチャネル抵抗からなる第２の発振抑圧回路と、
    　上記第１のドレインパッドの上記第２のドレインパッド側に設けられた第１の電極と、
    　上記第２のドレインパッドの上記第１のドレインパッド側に設けられた第２の電極と、
    　上記第１の電極の下層に設けられた第１のイオン注入部と、
    　上記第２の電極の下層に設けられた第２のイオン注入部と、
    　上記第１のイオン注入部と上記第２のイオン注入部との間のチャネル抵抗からなる第３の発振抑圧回路とを備えたＦＥＴチップ。
  6. 　第２のソース電極は、
    　隣にソース電極が配置される場合に、両ソース電極を一つの第２のソース電極として共有化し、
    　第４のソース電極は、
    　隣にソース電極が配置される場合に、両ソース電極を一つの第４のソース電極として共有化することを特徴とする請求項５記載のＦＥＴチップ。
  7. 　ゲートパッドに接続された第１のゲート電極と、
    　上記ゲートパッドに接続された第２のゲート電極と、
    　ドレインパッドに接続されたドレイン電極と、
    　ビアホールを介して接地されたソースパッドに接続された第１のソース電極と、
    　上記ドレインパッドに接続された第２のソース電極と、
    　上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極からなるＦＥＴセルと、
    　上記第１のゲート電極、上記ドレイン電極および上記第１のソース電極と、上記第２のゲート電極および上記第２のソース電極とを電気的に分離するアイソレーション注入部と、
    　上記第２のゲート電極と２次元電子ガスとの間に形成されるゲート容量、および上記第２のゲート電極と上記第２のソース電極との間のチャネル抵抗からなる発振抑圧回路とを備えたＦＥＴチップ。
  8. 　第２のソース電極は、
    　第２のソースパッドに代えて第１のドレインパッドに接続され、
    　第４のソース電極は、
    　第４のソースパッドに代えて第２のドレインパッドに接続されたことを特徴とする請求項５記載のＦＥＴチップ。
  9. 　第２のゲート電極は、
    　第１のゲートパッドに代えて第３のゲートパッドに接続され、
    　第４のゲート電極は、
    　第２のゲートパッドに代えて第４のゲートパッドに接続され、
    　誘電体基板上に形成された略Ｌ字状の第１の線路パターンと、
    　上記誘電体基板上に形成された略Ｌ字状の第２の線路パターンと、
    　上記第１のゲートパッドと上記第１の線路パターンの折れ曲がり部とを接続する第１のワイヤと、
    　上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
    　上記第２のゲートパッドと上記第２の線路パターンの折れ曲がり部とを接続する第３のワイヤと、
    　上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項５記載のＦＥＴチップ。
  10. 　第２のゲート電極は、
    　第１のゲートパッドに代えて第３のゲートパッドに接続され、
    　第４のゲート電極は、
    　第２のゲートパッドに代えて第４のゲートパッドに接続され、
    　誘電体基板上に形成された略Ｔ字状の第１の線路パターンと、
    　上記誘電体基板上に形成された略Ｔ字状の第２の線路パターンと、
    　上記第１のゲートパッドと上記第１の線路パターンの交差部とを接続する第１のワイヤと、
    　上記第３のゲートパッドと上記第１の線路パターンの端部とを接続する第２のワイヤと、
    　上記第２のゲートパッドと上記第２の線路パターンの交差部とを接続する第３のワイヤと、
    　上記第４のゲートパッドと上記第２の線路パターンの端部とを接続する第４のワイヤとを備えたことを特徴とする請求項５記載のＦＥＴチップ。
PCT/JP2012/002916 2012-04-27 2012-04-27 Ｆｅｔチップ WO2013160962A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2012/002916 WO2013160962A1 (ja) 2012-04-27 2012-04-27 Ｆｅｔチップ
US14/378,219 US20150035066A1 (en) 2012-04-27 2012-04-27 Fet chip
JP2014512029A JP5781223B2 (ja) 2012-04-27 2012-04-27 Ｆｅｔチップ
EP12875369.6A EP2843691A4 (en) 2012-04-27 2012-04-27 FIELD-CHIP

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/002916 WO2013160962A1 (ja) 2012-04-27 2012-04-27 Ｆｅｔチップ

Publications (1)

Publication Number Publication Date
WO2013160962A1 true WO2013160962A1 (ja) 2013-10-31

Family

ID=49482338

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/002916 WO2013160962A1 (ja) 2012-04-27 2012-04-27 Ｆｅｔチップ

Country Status (4)

Country Link
US (1) US20150035066A1 (ja)
EP (1) EP2843691A4 (ja)
JP (1) JP5781223B2 (ja)
WO (1) WO2013160962A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017169168A (ja) * 2016-03-18 2017-09-21 三菱電機株式会社 電力増幅器
WO2020241586A1 (ja) * 2019-05-27 2020-12-03 住友電工デバイス・イノベーション株式会社 増幅装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6265415B2 (ja) 2014-01-24 2018-01-24 住友電工デバイス・イノベーション株式会社 増幅装置
CN109417364A (zh) * 2016-07-01 2019-03-01 三菱电机株式会社 放大器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240369A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd マイクロ波・ミリ波モノリシック集積回路
JPH07326737A (ja) * 1994-05-31 1995-12-12 Nippon Steel Corp インピーダンス線路、フィルタ素子、遅延素子および半導体装置
JPH0832376A (ja) 1994-07-15 1996-02-02 Mitsubishi Electric Corp マイクロ波半導体増幅器
JPH08130419A (ja) * 1994-11-01 1996-05-21 Fujitsu Ltd 増幅器並びにこれを有する受信機及び通信機
JPH08264762A (ja) * 1995-03-28 1996-10-11 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2001044448A (ja) * 1999-07-29 2001-02-16 Mitsubishi Electric Corp 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法
WO2010113779A1 (ja) * 2009-03-30 2010-10-07 日本電気株式会社 半導体装置
JP2010278280A (ja) * 2009-05-29 2010-12-09 Toshiba Corp 高周波半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3793069B2 (ja) * 2001-10-30 2006-07-05 三菱電機株式会社 半導体装置
JP4361313B2 (ja) * 2003-05-08 2009-11-11 三菱電機株式会社 高周波電力増幅器
JP2006093617A (ja) * 2004-09-27 2006-04-06 Matsushita Electric Ind Co Ltd 半導体抵抗素子およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240369A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd マイクロ波・ミリ波モノリシック集積回路
JPH07326737A (ja) * 1994-05-31 1995-12-12 Nippon Steel Corp インピーダンス線路、フィルタ素子、遅延素子および半導体装置
JPH0832376A (ja) 1994-07-15 1996-02-02 Mitsubishi Electric Corp マイクロ波半導体増幅器
JPH08130419A (ja) * 1994-11-01 1996-05-21 Fujitsu Ltd 増幅器並びにこれを有する受信機及び通信機
JPH08264762A (ja) * 1995-03-28 1996-10-11 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2001044448A (ja) * 1999-07-29 2001-02-16 Mitsubishi Electric Corp 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法
WO2010113779A1 (ja) * 2009-03-30 2010-10-07 日本電気株式会社 半導体装置
JP2010278280A (ja) * 2009-05-29 2010-12-09 Toshiba Corp 高周波半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2843691A4

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017169168A (ja) * 2016-03-18 2017-09-21 三菱電機株式会社 電力増幅器
CN107204746A (zh) * 2016-03-18 2017-09-26 三菱电机株式会社 功率放大器
WO2020241586A1 (ja) * 2019-05-27 2020-12-03 住友電工デバイス・イノベーション株式会社 増幅装置
JP2020195031A (ja) * 2019-05-27 2020-12-03 住友電工デバイス・イノベーション株式会社 増幅装置
JP7239169B2 (ja) 2019-05-27 2023-03-14 住友電工デバイス・イノベーション株式会社 増幅装置

Also Published As

Publication number Publication date
US20150035066A1 (en) 2015-02-05
EP2843691A1 (en) 2015-03-04
JPWO2013160962A1 (ja) 2015-12-21
EP2843691A4 (en) 2015-12-02
JP5781223B2 (ja) 2015-09-16

Similar Documents

Publication Publication Date Title
US9991884B2 (en) Switching circuits having ferrite beads
US9159789B2 (en) Field effect transitor and semiconductor device using the same
US9673164B2 (en) Semiconductor package and system with an isolation structure to reduce electromagnetic coupling
JP5781223B2 (ja) Ｆｅｔチップ
ITTO20100668A1 (it) Fabbricazione di transistori ad alta mobilita' elettronica con elettrodo di controllo a lunghezza scalabile
JP2008117885A (ja) 電界効果トランジスタおよびその製造方法
JP2017526169A (ja) 半導体デバイス及びその製造方法
US20120319913A1 (en) Antenna device and wireless apparatus
JP2017118099A (ja) カスコード回路に基づく半導体パッケージ構造
JP6931043B2 (ja) ハイパワートランジスタ
JP2011249485A (ja) スイッチング素子、高周波信号スイッチ及び高周波信号増幅モジュール
JP2014175727A (ja) 半導体装置
US10651161B2 (en) Semiconductor device
US9712142B2 (en) High frequency semiconductor device
US7030698B2 (en) High-frequency power amplifier
JP2010199241A (ja) 半導体装置
US10896975B2 (en) Semiconductor device
US9478653B2 (en) Field effect transistor and semiconductor device
JP5358885B2 (ja) 半導体素子及び分布増幅器
JP6909837B2 (ja) 高周波低雑音増幅器
JP2023044022A (ja) 半導体装置
JP2007081124A (ja) 半導体装置
US20090242988A1 (en) High frequency semiconductor circuit device
JP2004179648A (ja) 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法
JP5328234B2 (ja) 集積回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12875369

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014512029

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14378219

Country of ref document: US

REEP Request for entry into the european phase

Ref document number: 2012875369

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2012875369

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE