JP5328234B2

JP5328234B2 - 集積回路

Info

Publication number: JP5328234B2
Application number: JP2008161155A
Authority: JP
Inventors: 和夫及川; 理志佐々木
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2013-10-30
Anticipated expiration: 2028-06-20
Also published as: JP2010003859A

Description

本発明は、マイクロ波帯、ミリ波帯で使用される集積回路、特に多段増幅器等を構成するＦＥＴ、ＨＥＭＴ（高電子移動度トランジスタ）のソースをコンデンサにより接地し、単電源動作を可能にするモノリシック集積回路、又はＰＩＮダイオードを信号線路と並列に接続し、バイアス電源によりオン／オフ制御するスイッチ等の集積回路の構成に関する。

従来から、デバイスの動作点を制御する方法としては、例えばＦＥＴを用いた回路の場合、ソース（電極）をグラウンド（ＧＮＤ）に接地し、ドレイン電圧とゲート電圧を別々に供給し、このゲート電圧を調整することで、最適動作点に合わせることが行われる。
また、デプレッション形ＦＥＴでは、ゲート電圧として負電源が必要となるが、回路を簡易的に単電源で動作させる方法として、ソースをコンデンサを介して高周波的に接地し、ＤＣ（直流）的には、ソースと直列に配置した抵抗を介して接地することで、ソース電圧をグラウンド電位より高くし、ゲートをグラウンドに直接接地することで、ゲート電位をソース電位に対し相対的にマイナス電位にする方法が採られている。

図８には、従来の集積回路の構成が示され、図９には図８の集積回路の等価回路が示されており、半導体基板１００上に、信号線であるマイクロストリップ線路１１３、ＦＥＴ１１４，１１５が形成されると共に、このＦＥＴ１１４，１１５のそれぞれのソースに接続する接地用コンデンサ１０２，１０３が形成され、この接地用コンデンサ１０２，１０３は、スルーホール１０１を介して基板１００の裏面側のグラウンド（ＧＮＤ、１１６）に接続される。

また、図８及び図９において、１０４はＦＥＴ１１４のドレインバイアス用コンデンサ、１０５はＦＥＴ１１５のドレインバイアス用コンデンサ、１０６，１０７，１０８はＤＣカットコンデンサ、１０９，１１０，１１１，１１２はインダクタ、Ｒｓはソース抵抗である。

図１０には、図８の集積回路のＤ−Ｄ線切断面が示されており、図示されるように、ＦＥＴ１１５（１１４も同様）として、ゲートＧ、ドレインＤ及びソースＳが形成され、このソースＳに、接地用コンデンサ１０３（ＦＥＴ１１４では１０２）が接続される。また、接地用コンデンサ１０３（１０２）は、スルーホール１０１を介して接地電極（ＧＮＤ）１１６に接続される。
このような集積回路によれば、ＦＥＴ１１４，１１５のソースが接地用コンデンサ１０２，１０３にて高周波的に接地され、ＤＣ的には抵抗Ｒｓを介して接地されることになり、このソース抵抗Ｒｓにて上記ＦＥＴ１１４，１１５の動作点が決定される。
特開昭６０−１４０９０７号公報特開平０２−１１７７号公報

しかしながら、従来の集積回路では、回路素子の物理的寸法から生じる寄生インダクタンス成分の存在により、特にマイクロ波帯、ミリ波帯のように高い周波数では理想的な高周波接地を得ることが困難であった。例えば、上記図８の集積回路では、ＦＥＴ１１４，１１５のソースが接地用コンデンサ１０２，１０３に接続されるが、このコンデンサ１０２，１０３はそれぞれのスルーホール１０１を介して基板１００の裏側の接地電極（ＧＮＤ）１１６に接続されるため、図９の等価回路にも示されるように、スルーホールインダクタンス（１０１）が存在する。そのため、マイクロ波帯からミリ波帯では、上記スルーホールインダクタンスとコンデンサ１０２，１０３の接地容量との合成インピーダンスが影響し、特に複数の半導体素子を接地する場合には、低い周波数側でも共振作用によるアイソレーションの劣化が発生し、周波数特性の悪化や自励発振等が引き起こされるという問題があった。

本発明は上記問題点に鑑みてなされたものであり、その目的は、マイクロ波帯からミリ波帯の広帯域においてアイソレーションの劣化が発生し難く、コンデンサを用いた高周波接地による単電源動作が簡単な構成で実現できる集積回路を提供することにある。

上記目的を達成するために、請求項１の発明に係る集積（半導体）回路は、基板の片面上に、ストリップ状の中心導体と、この中心導体の片側に一定の間隙を介して配置された面状接地導体によって形成されるコプレナー線路を有する集積回路において、上記中心導体と上記面状接地導体の間に接続される複数の半導体素子の接地を、上記面状接地導体の中心導体側の縁線に沿う状態で、絶縁膜を介して形成した共通の接地用コンデンサを介して行い、この接地用コンデンサが上記コプレナー線路の接地に対し分布容量として機能するようにしたことを特徴とする。

本発明の構成によれば、伝送線路構造として、面状接地導体が信号線（中心導体）と同一面に存在するコプレナー線路を用い、このコプレナー線路の面状接地導体の縁線に沿いながら、複数のアクティブデバイスに渡って、共通のソース接地コンデンサが形成されるので、このソース接地コンデンサは上記コプレナー接地導体に対し分布容量として構成される。また、スルーホールを用いないことから、従来の構成と比較して、寄生インダクタンス成分が小さくなり、マイクロ波帯からミリ波帯の広帯域においてアイソレーションの劣化等が起こり難くなる。

本発明の集積回路によれば、マイクロ波帯からミリ波帯の広い帯域においてアイソレーションの劣化が発生し難く、周波数特性の悪化や自励発振等が引き起こされることもなく、コンデンサを用いた高周波接地による単電源動作が簡単な構成で実現できるという効果がある。

図１には、本発明の実施例に係る集積回路（例えばＭＭＩＣチップ）の構成が示され、図２には、図１のＡ−Ａ線とＢ−Ｂ線の切断面が示され、図３には、図１の集積回路の等価回路が示されている。図１において、実施例の集積回路では、コプレナー線路を構成するために、半導体基板１上に、信号線である中心導体線路１３及び面状接地電極（金属パターン）２が形成されている。即ち、図２（Ａ）に示されるように、基板１の片面上に、中心導体としての中心導体線路１３が形成され、この中心導体線路１３の両側に、一定の間隙を介して面状接地導体としての接地電極２が形成される。

そして、このコプレナー線路の面状接地電極２の上に、絶縁膜５０を介して接地用コンデンサ３が形成されており、このコンデンサ３は、接地電極２の縁線（中心導体線路１３側）ｐに略一致する位置で、この縁線ｐに沿うようにして、中心導体線路方向の全域に形成される。なお、上記接地電極２はグラウンド（ＧＮＤ）１６に接地される。

一方、中心導体線路１３には、例えば２つのＦＥＴ１４，１５が形成されると共に、スパイラルインダクタ９，１０，１１，１２が形成されている。また、４はＦＥＴ１４のドレインバイアス用コンデンサ、５はＦＥＴ１５のドレインバイアス用コンデンサ、６は入力コンデンサ、７は段間コンデンサ，８は出力コンデンサ、Ｒｓはソース抵抗である。

上記において、中心導体線路１３の両側に形成された接地用コンデンサ３は、その全てが接続され、一つのコンデンサ３として設けられており、この一つのコンデンサ３が２つ（複数）のＦＥＴ１４，１５の共通の接地用コンデンサ３として用いられる。即ち、図２（Ｂ）には、ＦＥＴ１５の部分の断面が示されており、図示されるように、ＦＥＴ１５として、ゲートＧ、ドレインＤ及びソースＳが形成され、このソースＳに、接地電極２上に形成された接地用コンデンサ３が接続される。また、ＦＥＴ１４も同様にして、共通の接地用コンデンサ３に接続される。

このような実施例の構成によれば、図３に示されるように、ＦＥＴ１４，１５のソースＳに対し、共通の接地用コンデンサ３が接続され、このコンデンサ３は、コプレナー線路の接地電極２及びグラウンド（ＧＮＤ）１６に対し分布容量として構成される。即ち、コンデンサ３が、２つのＦＥＴ１４，１５が配置される領域に渡り、コプレナー線路の面状接地電極２の縁線に沿いながら、この接地電極２の場合と同様に、中心導体線路１３から一定の間隙を介して配置され、２つのＦＥＴ１４，１５の共通のコンデンサとして設けられることで、コプレナー線路のグラウンド（ＧＮＤ）１６に対し分布容量となる。このコプレナー線路の電磁界分布が、接地電極２に対しても、コンデンサ３に対しても略同じ分布となることで、コンデンサ寸法に起因するインダクタンス成分が非常に小さくなり、ＦＥＴ１４，１５等のアクティブデバイスの複数段の接地を行ってもアイソレーションの劣化が起こり難くなる。

図４及び図５には、本発明の効果を説明するためのもので、実施例の伝送線路の２点を接地した場合の３種類の回路構成（図４）と、それら回路の伝送特性（図５）が示され、図６及び図７には、従来の構成の伝送線路の２点を接地した場合の３種類の回路構成（図６）と、それら回路の伝送特性（図７）が示されている。

まず、従来において、図６（Ａ）は、マイクロストリップ線路１１３をスルーホール１０１を介して直接接地した場合であり、この場合の挿入損失（アイソレーション）は、図７の特性Ｗ_１１となり、広帯域に渡りアイソレーションの低下等はみられない。図６（Ｂ）は、マイクロストリップ線路１１３を、分離したコンデンサ１０２，１０３を用いてスルーホール１０１を介して接地した場合であり、この場合の挿入損失は、図７の特性Ｗ_１２となり、低い周波数でアイソレーションの劣化が起こっている。図６（Ｃ）は、マイクロストリップ線路１１３をコンデンサ１０２，１０３を用いてスルーホール１０１介して接地し、これらコンデンサ１０２，１０３を接続した場合であり、この場合の挿入損失は、図７の特性Ｗ_１３となり、劣化する周波数は変化するものの、図６（Ｂ）と同様にアイソレーションの劣化が起こっている。

一方、図４（Ａ）は、中心導体線路１３をコプレナー線路の接地電極２に直接接続した場合であり、この場合の挿入損失（アイソレーション）は、図５の特性Ｗ_１となり、広帯域に渡りアイソレーションの低下等はみられない。図４（Ｂ）は、中心導体線路１３を、分離したコンデンサ３０を用いて接地電極２に接続した場合であり、この場合の挿入損失は、図５の特性Ｗ_２となり、低い周波数でアイソレーションの劣化が起こっている。図４（Ｃ）は、本実施例と同様に、中心導体線路１３をコンデンサ３を用いて接地電極２に接続し、これらコンデンサ３を接続した場合であり、この場合の挿入損失は、図５の特性Ｗ_３となり、広帯域で安定したアイソレーション特性が得られている。

上記実施例では、ＦＥＴを２つ設けた例を説明したが、中心導体線路１３に対しＦＥＴ等のアクティブデバイスを２つ以上（複数段）設ける場合でも、その複数のアクティブデバイスが設けられる範囲において、接地電極２の縁線ｐに沿う形で共通の接地用コンデンサ３を形成することになる。また、複数のＰＩＮダイオードを中心導体に並列に（中心導体と接地導体間に）接続するダイオードスイッチにおいても、上記構造のコンデンサを介して接地し、バイアスを印加することで、安定した広帯域で減衰特性が得られる。

マイクロ波帯からミリ波帯のＭＭＩＣ（マイクロ波モノリシック集積回路）等に適用できる。

本発明の実施例に係る集積回路の構成を示す上面図である。図１のＡ−Ａ線切断断面図［図（Ａ）］及びＢ−Ｂ線切断断面図［図（Ｂ）］である。実施例の集積回路の等価回路を示す図である。実施例の集積回路の効果を説明するための構成で、図（Ａ）は直接接地の図、図（Ｂ）はコンデンサ分離接地の図、図（Ｃ）はコンデンサ接続接地の図である。図４の構成における伝送特性（挿入損失）を示すグラフ図である。実施例（図４）と比較するための従来の集積回路の構成で、図（Ａ）は直接接地の図、図（Ｂ）はコンデンサ分離接地の図、図（Ｃ）はコンデンサ接続接地の図である。従来の図６の構成における伝送特性（挿入損失）を示すグラフ図である。従来の集積回路の構成を示す上面図である。従来の集積回路の等価回路を示す図である。図８のＤ−Ｄ線切断断面図である。

符号の説明

１，１００…基板、２…コプレナー線路の接地電極、
３，１０２，１０３…接地用コンデンサ、
１３…中心導体線路、１１３…マイクロストリップ線路、
１４，１５，１１４，１１５…ＦＥＴ。

Claims

基板の片面上に、ストリップ状の中心導体と、この中心導体の片側に一定の間隙を介して配置された面状接地導体によって形成されるコプレナー線路を有する集積回路において、
上記中心導体と上記面状接地導体の間に接続される複数の半導体素子の接地を、上記面状接地導体の中心導体側の縁線に沿う状態で、絶縁膜を介して形成した共通の接地用コンデンサを介して行い、この接地用コンデンサが上記コプレナー線路の接地に対し分布容量として機能するようにしたことを特徴とする集積回路。