WO2017104070A1 - モノリシックマイクロ波集積回路および高周波増幅器 - Google Patents

モノリシックマイクロ波集積回路および高周波増幅器 Download PDF

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WO2017104070A1
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circuit
spiral inductor
resistor
parallel circuit
fet
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PCT/JP2015/085493
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Inventor
純 神岡
政毅 半谷
森　一富
山中　宏治
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits

Definitions

  • the present invention relates to a high-frequency amplifier that amplifies a high-frequency signal transmitted / received by a device such as a radio communication device or a radar device, and a monolithic microwave integrated circuit (hereinafter referred to as MMIC) constituting the same.
  • a device such as a radio communication device or a radar device
  • MMIC monolithic microwave integrated circuit
  • a high frequency amplifier for amplifying a high frequency signal is mounted.
  • a high-frequency amplifier that uses a bias circuit of a source-grounded field effect transistor (hereinafter referred to as FET).
  • FET source-grounded field effect transistor
  • Such a FET bias circuit is required to have a function that does not affect the amplification characteristic of the frequency of the input signal and does not cause unnecessary oscillation.
  • the drain bias circuit is required to have a configuration that does not generate power consumption due to a voltage drop.
  • Patent Document 1 describes a microstrip line that reduces both unnecessary reflection of a high-frequency signal in a bias circuit and loop gain related to unnecessary oscillation.
  • this microstrip line an RL parallel circuit composed of a resistor and a lead-out line is inserted, and the RL parallel circuit does not give a loss to a DC component, and gives a loss due to a resistor to an unnecessarily reflected high-frequency signal. ing.
  • FETs generally tend to have higher gains at lower frequencies, and are likely to oscillate due to feedback due to loop paths and unnecessary reflection in a low frequency band that cannot be cut off inside the MMIC.
  • a loss is given to a high-frequency signal that is unnecessarily reflected by a resistor constituting the RL parallel circuit.
  • the present invention solves the above-described problems, and an object thereof is to obtain an MMIC and a high-frequency amplifier capable of reducing the size of an RL parallel circuit.
  • the MMIC according to the present invention includes a spiral inductor, wiring, and resistance.
  • the spiral inductor is formed on the semiconductor substrate.
  • the wiring is connected to the inner end of the spiral inductor and drawn out to the outside of the spiral inductor.
  • the resistor has one end connected to the inner end of the spiral inductor and the other end connected to the outer periphery of the spiral inductor.
  • one end of the resistor in the RL parallel circuit is connected to the inner end of the spiral inductor, and the other end is connected to the outer periphery of the spiral inductor.
  • the size is the same as that of a single unit, and the RL parallel circuit can be reduced in size.
  • the RL parallel circuit can be reduced in size.
  • FIG. 3A is a plan view showing a structure of a conventional RL parallel circuit
  • FIG. 3B is a plan view showing a structure of the RL parallel circuit according to the first embodiment
  • 4A is an equivalent circuit of the RL parallel circuit of FIG. 3A
  • FIG. 4B is an equivalent circuit of the RL parallel circuit of FIG. 3B.
  • FIG. 1 is a perspective view showing an RL parallel circuit 1 according to Embodiment 1 of the present invention, and shows the RL parallel circuit 1 which is an MMIC according to the present invention.
  • the air bridge 2d and the air bridge 2e are shown in a transparent manner so that the connection state of the resistor 4 can be seen.
  • the RL parallel circuit 1 includes a spiral inductor 2, a wiring 3 a, a wiring 3 b, and a resistor 4.
  • the spiral inductor 2 is an inductor composed of a spiral wiring pattern, and is formed on the surface of the semiconductor substrate 5. Of the wiring pattern, a portion that intersects the wiring 3a is connected via the air bridge 2b and the air bridge 2c, and a portion that intersects the resistor 4 is connected via the air bridge 2d and the air bridge 2e.
  • One end of the wiring 3a is connected to the inner end 2a-1 of the spiral inductor 2, and the other end is led out of the spiral inductor 2 through the air bridge 2b and the air bridge 2c. It is. That is, the wiring 3a intersects the air bridge 2b and the air bridge 2c with a space therebetween.
  • One end of the wiring 3b is connected to the outer peripheral portion 2a-2 of the spiral inductor 2.
  • the two terminals of the RL parallel circuit 1 are formed at the end of the wiring 3a drawn to the outside of the spiral inductor 2 and the other end of the wiring 3b.
  • One end of the resistor 4 is connected to the inner end 2a-1 of the spiral inductor 2, and the other end passes under the air bridge 2d and the air bridge 2e and the outer end 2a of the spiral inductor 2. -2.
  • two wiring patterns pass between the inner end portion 2a-1 and the outer peripheral portion 2a-2 of the spiral inductor 2, and air is passed through the portion where these wiring patterns and the resistor 4 intersect.
  • a bridge 2d and an air bridge 2e are formed.
  • the wiring pattern passing between the inner end 2a-1 and the outer periphery 2a-2 also increases, so the number of air bridges is added accordingly.
  • the wiring pattern passing between the inner end 2a-1 and the outer periphery 2a-2 is also reduced. Less formed. If the wiring pattern does not pass between the inner end 2a-1 and the outer periphery 2a-2, the formation of the air bridge is omitted.
  • intersected was shown in FIG. 1, it is not limited to this.
  • the semiconductor substrate 5 is a multilayer substrate, a portion where the wiring pattern and the resistor 4 intersect may be connected via a wiring pattern formed on a layer different from the layer where the spiral inductor 2 and the resistor 4 are provided.
  • the present invention is not in contact with the portion where the wiring pattern of the spiral inductor 2 passing between the inner end 2a-1 and the outer peripheral portion 2a-2 and the resistor 4 intersect, and is in a state of being spaced apart. That's fine.
  • interval may be a space
  • FIG. 2 is a diagram showing a configuration of the high-frequency amplifier 6 according to the present invention, and shows a case where the high-frequency amplifier 6 is a two-stage amplifier.
  • an input terminal 7 is a terminal to which a high frequency signal to be amplified is input, and is connected to a signal source of the high frequency signal.
  • the output terminal 8 is a terminal for outputting an amplified high frequency signal, and is connected to a load from which the high frequency signal is output.
  • an FET 9a and an FET 9b connected in series an input matching circuit 10, an interstage matching circuit 11 and an output matching circuit 12 are provided.
  • the FET 9a and FET 9b are FETs whose source electrode terminals are grounded, with the gate electrode terminal serving as an input terminal and the drain electrode terminal serving as an output terminal.
  • the drain electrode terminal of the front-stage FET 9a is connected to the gate electrode terminal of the rear-stage FET 9b.
  • the high frequency signal that has passed through the input matching circuit 10 is amplified by the FET 9a.
  • the high frequency signal amplified by the FET 9 a passes through the interstage matching circuit 11, is further amplified by the FET 9 b, passes through the output matching circuit 12, and is output from the output terminal 8.
  • the input matching circuit 10 is connected between the input terminal 7 and the gate electrode terminal of the preceding FET 9a, and matches the impedance of the signal source connected to the input terminal 7 and the input impedance of the FET 9a.
  • the input matching circuit 10 includes a microstrip line and a MIM (metal-insulator-metal) capacitor.
  • the interstage matching circuit 11 is connected between the drain electrode terminal of the FET 9a and the gate electrode terminal of the subsequent FET 9b to match the output impedance of the FET 9a and the input impedance of the FET 9b.
  • the interstage matching circuit 11 also has a DC cut function that cuts off a direct current between the drain electrode terminal of the preceding FET 9a and the gate electrode terminal of the subsequent FET 9b.
  • the interstage matching circuit 11 includes a microstrip line and an MIM capacitor.
  • the output matching circuit 12 is connected between the drain electrode terminal of the FET 9b and the output terminal 8, and matches the output impedance of the FET 9b and the impedance of the load connected to the output terminal 8.
  • the output matching circuit 12 includes, for example, a microstrip line and an MIM capacitor.
  • the gate bias circuit 13a is a circuit that applies a bias voltage of the gate bias power supply 16 to the gate electrode terminal of the FET 9a, a connection path between the input matching circuit 10 and the gate electrode terminal of the FET 9a, and a DC power supply terminal of the gate bias power supply 16 16a.
  • the gate bias circuit 13a includes, for example, a microstrip line and an MIM capacitor. Note that one end of the gate bias circuit 13 a may be connected to a connection path between the input terminal 7 and the input matching circuit 10, or may be configured in the input matching circuit 10.
  • the gate bias circuit 13b is a circuit that applies a bias voltage of the gate bias power supply 16 to the gate electrode terminal of the FET 9b, a connection path between the interstage matching circuit 11 and the gate electrode terminal of the FET 9b, and a DC power supply of the gate bias power supply 16. And the terminal 16a.
  • the gate bias circuit 13b includes, for example, a microstrip line and an MIM capacitor.
  • the gate bias circuit 13b may be configured in the interstage matching circuit 11.
  • the drain bias circuit 14 is a circuit that applies the bias voltage of the drain bias power source 17 to the drain electrode terminal of the FET 9 a, the connection path between the drain electrode terminal of the FET 9 a and the interstage matching circuit 11, and the DC power source of the drain bias power source 17. And the terminal 17a.
  • the drain bias circuit 14 includes, for example, a microstrip line and an MIM capacitor.
  • the drain bias circuit 14 may be configured in the interstage matching circuit 11.
  • the drain bias circuit 15 is a circuit that applies the bias voltage of the drain bias power supply 17 to the drain electrode terminal of the FET 9 b, a connection path between the drain electrode terminal of the FET 9 b and the output matching circuit 12, and a DC power supply terminal of the drain bias power supply 17. 17a. Further, the drain bias circuit 15 includes, for example, a microstrip line and an MIM capacitor. One end of the drain bias circuit 15 may be connected to the connection path between the output matching circuit 12 and the output terminal 8, or may be configured in the output matching circuit 12.
  • the gate bias power supply 16 is a DC power supply that supplies a bias voltage set as a gate bias to the FET 9a and the FET 9b.
  • the drain bias power supply 17 is a DC power supply that supplies a bias voltage set as a drain bias to the FET 9a and the FET 9b.
  • FIG. 2 shows a case where the RL parallel circuit 1 according to the first embodiment is applied to the drain bias circuit 15.
  • the drain bias circuit 15 includes the RL parallel circuit 1, the microstrip line 18, and the signal short circuit.
  • An MIM capacitor 19 is provided.
  • the microstrip line 18 has a line length that is a quarter of the wavelength ⁇ of the high-frequency signal to be amplified.
  • the microstrip line 18 has one end connected to the connection path between the drain electrode terminal of the FET 9 b and the output matching circuit 12, and the other end connected to the RL parallel circuit 1 and the MIM capacitor 19. Yes.
  • connection point a between the other end of the microstrip line 18 and the MIM capacitor 19 is grounded in the high frequency band, and the microstrip line 18 is open at the connection point with the output matching circuit 12. For this reason, the drain bias circuit 15 does not affect the high frequency characteristics of the high frequency amplifier 6.
  • the microstrip line 18 may be used for impedance matching as a shunt inductor without setting the line length to 1 ⁇ 4 of the wavelength ⁇ .
  • the signal short-circuit MIM capacitor 19 cannot have an infinite capacitance value due to restrictions such as a realizable size and a self-resonant frequency.
  • a general MIM capacitor cannot realize an ideal short-circuited state at all frequencies, and it is difficult to realize a short-circuited state with a high-frequency signal having a frequency lower than the frequency to be amplified. For this reason, a high-frequency signal having a frequency lower than the frequency to be amplified leaks to the drain bias power supply 17 side.
  • loop oscillation occurs via the drain bias circuit 14 and the FET 9b.
  • the loop oscillation is obtained by multiplying the loss of the drain bias circuit 14, the loss of the drain bias circuit 15, the loss of the interstage matching circuit 11, and the gain of the FET 9b. This loop oscillation can be avoided by lowering the loop gain.
  • the low frequency signal is lost by the DC cut function of the interstage matching circuit 11, and the high frequency signal having a frequency lower than the frequency to be amplified is lost by the resistor 4 of the RL parallel circuit 1. . Therefore, unnecessary reflection of the high-frequency signal is suppressed, and the loop gain related to unnecessary oscillation is lowered.
  • it is necessary to lengthen the wiring serving as the inductor and the area occupied by the inductor increases accordingly. Conventionally, since the lead line for connecting the resistor to the inductor in parallel also becomes long, there is a concern that the area occupied by the lead line becomes large and the RL parallel circuit becomes large.
  • the RL parallel circuit 1 in contrast, in the RL parallel circuit 1 according to the first embodiment, as described with reference to FIG. 1, one end of the resistor 4 is connected to the inner end 2a-1 of the spiral inductor 2, and the other end Is connected to the outer peripheral portion 2a-2 of the spiral inductor 2.
  • the RL parallel circuit 1 is configured in the same size as the spiral inductor alone, that is, in the area of the area occupied by the spiral inductor 2, so that the circuit can be miniaturized.
  • FIG. 3A is a plan view showing the structure of a conventional RL parallel circuit 100
  • FIG. 3B is a plan view showing the structure of the RL parallel circuit 1 according to the first embodiment.
  • FIG. 1 shows the case where the number of turns of the spiral inductor 2 is 2.5, but in the conventional RL parallel circuit 100 shown in FIG. 3A and the RL parallel circuit according to Embodiment 1 shown in FIG. 3B, The number of turns of the spiral inductor is 1.5.
  • one end portion of the wiring 102 is connected to the inner end portion 101a of the spiral inductor 101, and the other end portion side of the wiring 102 passes under the air bridge 101b to the outside of the spiral inductor 101.
  • the wiring 103 is connected to the outer peripheral portion 101 c corresponding to the 1.5th winding in the wiring pattern of the spiral inductor 101.
  • Two terminals of the RL parallel circuit 100 are formed at the end of the wiring 102 drawn out of the spiral inductor 101 and the other end of the wiring 103.
  • the resistor 104 is connected in parallel to the spiral inductor 101 by the lead wiring 105.
  • the spiral inductor 2 has 1.5 turns. For this reason, one end of the wiring 3a is connected to the inner end 2a-1 of the spiral inductor 2, and the other end is drawn outside the spiral inductor 2 through the air bridge 2b. .
  • the resistor 4 has one end connected to the inner end 2a-1 of the spiral inductor 2, and the other end connected to the outer peripheral portion 2a-2 of the spiral inductor 2 through the air bridge 2d. .
  • One end of the wiring 3b is connected to the outer peripheral portion 2a-2 of the spiral inductor 2.
  • the two terminals of the RL parallel circuit 1 are formed at the end of the wiring 3a drawn out of the spiral inductor 2 and the other end of the wiring 3b.
  • the spiral inductor 2 and the resistor 4 constituting the RL parallel circuit 1 are contained in the area of the area occupied by the spiral inductor 2 surrounded by a chain line in FIG. 3B. You can see that.
  • the resistor 104 and the lead-out wiring 105 are arranged out of the area of the area occupied by the spiral inductor 101 shown by the chain line in FIG. 3A. Comparing FIG. 3A and FIG. 3B, the RL parallel circuit 1 according to Embodiment 1 is downsized by about 0.5 turns of the spiral inductor 2 compared to the conventional RL parallel circuit 100.
  • FIG. 4A is an equivalent circuit of the RL parallel circuit 100 of FIG. 3A
  • FIG. 4B is an equivalent circuit of the RL parallel circuit 1 of FIG. 3B
  • the inductance L1 is the inductance of the spiral inductor 101
  • the impedance R1 is the impedance of the resistor 104.
  • a parasitic inductance L2 is generated due to the lead-out wiring 105 surrounded by a chain line in FIG. 3A.
  • the RL parallel circuit 1 since the RL parallel circuit 1 does not require the lead-out wiring 105 as shown in FIG. 4B, it becomes an equivalent circuit only of the inductance L1 of the spiral inductor 2 and the impedance R1 of the resistor 4.
  • the impedance R1 is not too large with respect to the impedance ⁇ L1 of the inductance L1 depending on the frequency ⁇ of the high-frequency signal, the high-frequency signal to be leaked to the drain bias power supply 17 side passes through the path on the resistor 4 side. As a result, the power of the high-frequency signal is consumed by the resistor 4 and the loop gain is lowered.
  • the impedance formed in the path on the resistor 104 side is ⁇ L2 + R1.
  • the impedance formed in the path on the resistor 104 side becomes high, it is difficult for a high-frequency signal to pass through the path on the resistor 104 side, and the power consumption is also reduced. As a result, the effect of reducing the loop gain is reduced.
  • the inductance L1 of the spiral inductor 2 and the impedance R1 of the resistor 4 are determined so that L1> R1 / ⁇ . That's fine. By doing so, the high-frequency signal can easily pass through the path on the resistor 4 side, and the effect of reducing the loop gain is improved.
  • the drain bias circuit 14 may be configured similarly to the drain bias circuit 15.
  • the RL parallel circuit 1 may be provided in the gate bias circuit 13a or the gate bias circuit 13b.
  • the gate bias circuit 13a is configured by connecting one terminal of the RL parallel circuit 1 to the gate electrode terminal of the FET 9a and connecting the other terminal to the DC power supply terminal 16a.
  • a high-frequency signal having a frequency lower than the frequency to be amplified can easily pass through the path on the resistor 4 side, not on the gate bias power supply 16 side.
  • the power of the high-frequency signal is consumed by the resistor 4 and the loop gain is lowered.
  • Even if one terminal of the RL parallel circuit 1 is connected to the gate electrode terminal of the FET 9b and the other terminal is connected to the DC power supply terminal 16a to configure the gate bias circuit 13b, the same effect can be obtained. .
  • FIG. 2 shows a case where the high-frequency amplifier 6 is realized by a two-stage amplifier in which an FET 9a and an FET 9b are connected in series
  • the high frequency amplifier 6 is an amplifier having three or more stages
  • the RL parallel circuit 1 according to the first embodiment is provided in the bias circuit. Even if comprised in this way, the effect similar to the above is acquired.
  • the RL parallel circuit 1 may be provided in all stages of the bias circuit, but may be provided in any stage of the bias circuit. Note that the greater the number of stages in which the RL parallel circuit 1 is provided in the bias circuit, the greater the stabilization effect.
  • the resistor 4 has one end connected to the inner end 2a-1 of the spiral inductor 2 and the other end connected to the spiral inductor 2. It is connected to the outer periphery 2a-2.
  • the RL parallel circuit 1 has the same size as a single spiral inductor, and the RL parallel circuit 1 can be downsized.
  • the parasitic inductance caused by the lead-out wiring can be reduced.
  • the high-frequency amplifier 6 includes the FET 9b and the RL parallel circuit 1 connected to the drain electrode terminal of the FET 9b and the DC power supply terminal 17a. Since the RL parallel circuit 1 is small, the high-frequency amplifier 6 can be downsized.
  • the high-frequency amplifier 6 includes the FET 9a and the FET 9b connected in series, the path connecting the FET 9a and the FET 9b, and the RL parallel circuit 1 connected to the DC power supply terminal 17a. . Since the RL parallel circuit 1 is small, the high-frequency amplifier 6 can be downsized.
  • FIG. FIG. 5 is a perspective view showing an RL parallel circuit 1A according to Embodiment 2 of the present invention, and shows an RL parallel circuit 1A which is an MMIC according to the present invention.
  • the air bridge 20c and the air bridge 20d are shown in a transparent manner so that the connection state of the resistor 22 can be seen.
  • the RL parallel circuit 1A includes a meander line 20, a wiring 21a, a wiring 21b, and a resistor 22 as shown in FIG.
  • the meander line 20 is a line having a structure in which a wiring pattern is bent and meandered, and is formed on the surface of the semiconductor substrate 5. Of the wiring pattern, the portion intersecting with the resistor 22 is connected via the air bridge 20c and the air bridge 20d.
  • the wiring 21 a is connected to one end 20 a-1 of the meander line 20, and the wiring 21 b is connected to the other end 20 a-2 of the meander line 20.
  • Two terminals of the RL parallel circuit 1A are formed at the end of the wiring 21a and the end of the wiring 21b.
  • the resistor 22 has one end connected to one end 20a-1 of the meander line 20, passes under the air bridge 20c and the air bridge 20c, and the other end is the other end 20a of the meander line 20. -2.
  • two wiring patterns pass between one end 20a-1 and the other end 20a-2 of the meander line 20, and the wiring pattern and the resistor 22 cross each other.
  • An air bridge 20c and an air bridge 20c are formed.
  • FIG. 5 shows a structure in which an air bridge is provided at a portion where the wiring pattern and the resistor 22 intersect, but the present invention is not limited to this.
  • a portion where the wiring pattern and the resistor 22 intersect may be connected via a wiring pattern formed in a layer different from the layer where the meander line 20 and the resistor 22 are provided.
  • interval may be a space
  • the resistor 22 intersects with the wiring configuring the meander line 20 with a space therebetween, and one end portion is one of the meander lines 20.
  • the other end of the meander line 20 is connected to the other end 20a-1.
  • the RL parallel circuit 1A may be provided in at least one of the gate bias circuit 13a, the gate bias circuit 13b, the drain bias circuit 14 and the drain bias circuit 15 shown in FIG. In this case, since the RL parallel circuit 1A is small, the high-frequency amplifier 6 can be downsized. In order to obtain the stabilization effect, it is preferable to determine the inductance L1 of the meander line 20 and the impedance R1 of the resistor 22 so as to satisfy the relationship L1> R1 / ⁇ . As a result, the high-frequency signal can easily pass through the resistor 22 and the effect of reducing the loop gain is improved.
  • FIG. 2 shows a case where the high-frequency amplifier 6 is realized by a two-stage amplifier in which an FET 9a and an FET 9b are connected in series, an amplifier having three or more stages may be used. Even if comprised in this way, the effect similar to the above is acquired.
  • the RL parallel circuit 1A may be provided in all stages of the bias circuit, but may be provided in any stage of the bias circuit. Note that the stabilization effect increases as the number of stages in which the RL parallel circuit 1A is provided in the bias circuit is increased.
  • the resistor 22 intersects the wiring constituting the meander line 20 with a space therebetween, and one end is one end of the meander line 20. The other end of the meander line 20 is connected to the other end of the meander line 20. Also with this configuration, the RL parallel circuit 1A has the same size as the area occupied by the meander line 20, and the RL parallel circuit 1A can be downsized. In addition, since no lead-out wiring for connecting the resistor 22 to the meander line 20 in parallel is unnecessary, the parasitic inductance caused by the lead-out wiring can be reduced.
  • the high-frequency amplifier 6 includes an FET 9b, and an RL parallel circuit 1A connected to the drain electrode terminal of the FET 9b and the DC power supply terminal 17a. Since the RL parallel circuit 1A is small, the high-frequency amplifier 6 can be downsized.
  • the high frequency amplifier 6 includes FETs 9a and 9b connected in series, a path connecting the FETs 9a and 9b, and an RL parallel circuit 1A connected to the DC power supply terminal 17a. . Since the RL parallel circuit 1A is downsized, the high-frequency amplifier 6 can be downsized.
  • the MMIC according to the present invention can realize unnecessary reflection of a high-frequency signal and reduction of unnecessary oscillation with a small circuit, it is suitable for a radio communication apparatus or a high-frequency amplifier of a radar apparatus, for example.
  • 1, 1A RL parallel circuit 2 spiral inductor, 2a-1, 20a-1, 20a-2 end, 2a-2 outer periphery, 2b-2e, 20c, 20d, 101b air bridge, 3a, 3b, 21a, 21b Wiring, 4,22 resistance, 5 semiconductor substrate, 6 high frequency amplifier, 7 input terminal, 8 output terminal, 9a, 9b FET, 10 input matching circuit, 11 interstage matching circuit, 12 output matching circuit, 13a, 13b gate bias circuit 14, 15 drain bias circuit, 16 gate bias power supply, 16a, 17a DC power supply terminal, 17 drain bias power supply, 18 microstrip line, 19 MIM capacitor, 20 meander line.

Abstract

　スパイラルインダクタ（２）は、半導体基板（５）に形成される。配線（３）は、スパイラルインダクタ（２）の内側の端部（２ａ－１）に接続されて、スパイラルインダクタ（２）の外側に引き出される。抵抗（４）は、一方の端部がスパイラルインダクタ（２）の内側の端部（２ａ－１）に接続され、他方の端部がスパイラルインダクタ（２）の外周部（２ａ－２）に接続されている。

Description

モノリシックマイクロ波集積回路および高周波増幅器
　この発明は、無線通信装置、レーダ装置といった装置によって送受信される高周波信号を増幅する高周波増幅器およびこれを構成するモノリシックマイクロ波集積回路（以下、ＭＭＩＣと記載する）に関する。
　無線通信装置、レーダ装置といった装置には、高周波信号を増幅するための高周波増幅器が実装されている。例えば、ソース接地の電界効果トランジスタ（以下、ＦＥＴと記載する）のバイアス回路を利用した高周波増幅器がある。このようなＦＥＴのバイアス回路は、入力信号の周波数についての増幅特性に影響を与えることがなく、かつ不要な発振を生じない機能が要求される。
　特に、ＭＭＩＣの小型化または外部インタフェースの簡単化を実現するためにバイアス回路を複数の回路で共有する場合は、バイアス回路を介したループによる発振が生じないように工夫する必要がある。また、ドレインバイアス回路には、電圧降下による消費電力が生じない構成が求められている。
　例えば、特許文献１には、バイアス回路における高周波信号の不要な反射と不要な発振に関するループ利得の両方を低減させるマイクロストリップ線路が記載されている。このマイクロストリップ線路には、抵抗と引き出し線路で構成されたＲＬ並列回路が挿入されており、ＲＬ並列回路によって直流成分には損失を与えず、不要に反射する高周波信号には抵抗による損失を与えている。
特開平４－２８０１１０号公報
　ＦＥＴは、一般的に低い周波数であるほど利得が高くなる傾向があり、ＭＭＩＣの内部で遮断できない低周波帯域においてループ経路による帰還と不要反射による発振が発生しやすい。これに対して、特許文献１に記載されるマイクロストリップ線路では、ＲＬ並列回路を構成する抵抗によって不要に反射する高周波信号に損失を与えている。
　しかしながら、低周波のループ利得を下げるためには、特許文献１に記載される引き出し線路のインダクタンスを高くする必要があり、これには引き出し配線を長くする必要がある。このため、特許文献１に記載されるマイクロストリップ線路では、ＲＬ並列回路が大型化するという課題があった。
　この発明は上記課題を解決するもので、ＲＬ並列回路の小型化を図ることができるＭＭＩＣおよび高周波増幅器を得ることを目的とする。
　この発明に係るＭＭＩＣは、スパイラルインダクタ、配線、抵抗を備える。スパイラルインダクタは、半導体基板に形成される。配線は、スパイラルインダクタの内側の端部に接続されてスパイラルインダクタの外側に引き出される。抵抗は、一方の端部がスパイラルインダクタの内側の端部に接続され、他方の端部がスパイラルインダクタの外周部に接続される。
　この発明によれば、ＲＬ並列回路における抵抗の一方の端部がスパイラルインダクタの内側の端部に接続され、他方の端部がスパイラルインダクタの外周部に接続されるので、ＲＬ並列回路がスパイラルインダクタ単体と同様な大きさとなり、ＲＬ並列回路の小型化を図ることができる。また、抵抗をスパイラルインダクタに並列接続するための引き出し配線が不要であることから、引き出し配線に起因する寄生インダクタンスを低減することができる。
この発明の実施の形態１に係るＲＬ並列回路を示す斜視図である。 この発明に係る高周波増幅器の構成を示す図である。 図３Ａは従来のＲＬ並列回路の構造を示す平面図であり、図３Ｂは実施の形態１に係るＲＬ並列回路の構造を示す平面図である。 図４Ａは図３ＡのＲＬ並列回路の等価回路であり、図４Ｂは図３ＢのＲＬ並列回路の等価回路である。 この発明の実施の形態２に係るＲＬ並列回路を示す斜視図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、この発明の実施の形態１に係るＲＬ並列回路１を示す斜視図であり、この発明に係るＭＭＩＣであるＲＬ並列回路１を示している。なお、図１では、抵抗４の接続状態が見えるようにエアブリッジ２ｄとエアブリッジ２ｅを透かして記載している。
　ＲＬ並列回路１は、図１に示すように、スパイラルインダクタ２、配線３ａ、配線３ｂおよび抵抗４を備える。
　スパイラルインダクタ２は、スパイラル状の配線パターンから構成されるインダクタであり、半導体基板５の表面に形成される。この配線パターンのうち、配線３ａと交差する部分は、エアブリッジ２ｂとエアブリッジ２ｃを介して接続され、抵抗４と交差する部分は、エアブリッジ２ｄとエアブリッジ２ｅを介して接続されている。
　配線３ａは、一方の端部がスパイラルインダクタ２の内側の端部２ａ－１に接続されており、他方の端部側がエアブリッジ２ｂおよびエアブリッジ２ｃの下を通ってスパイラルインダクタ２の外側に引き出される。すなわち、配線３ａは、間隔を空けてエアブリッジ２ｂおよびエアブリッジ２ｃと交差している。
　配線３ｂは、一方の端部がスパイラルインダクタ２の外周部２ａ－２に接続される。
　ＲＬ並列回路１の２端子は、スパイラルインダクタ２の外側に引き出された配線３ａの端部と、配線３ｂの他方の端部とに形成される。
　抵抗４は、一方の端部がスパイラルインダクタ２の内側の端部２ａ－１に接続されており、エアブリッジ２ｄおよびエアブリッジ２ｅの下を通って他方の端部がスパイラルインダクタ２の外周部２ａ－２に接続されている。
　なお、図１では、スパイラルインダクタ２の内側の端部２ａ－１と外周部２ａ－２との間に配線パターンが２本通っており、これらの配線パターンと抵抗４とが交差する部分にエアブリッジ２ｄとエアブリッジ２ｅが形成されている。
　スパイラルインダクタ２の巻数が図１の構造より増えた場合は、内側の端部２ａ－１と外周部２ａ－２との間を通る配線パターンも増えるので、その分だけエアブリッジの数も追加される。反対に、スパイラルインダクタ２の巻数が図１の構造より減った場合、内側の端部２ａ－１と外周部２ａ－２との間を通る配線パターンも減るので、その分だけエアブリッジの数も少なく形成される。なお、内側の端部２ａ－１と外周部２ａ－２との間に配線パターンが通らなければ、エアブリッジの形成が省略される。
　また、図１では、配線パターンと抵抗４が交差する部分にエアブリッジを設けた構造を示したが、これに限定されるものではない。例えば、半導体基板５が多層基板であれば、配線パターンと抵抗４が交差する部分を、スパイラルインダクタ２と抵抗４を設けた層とは別の層に形成した配線パターンを介して接続してもよい。
　すなわち、この発明は、内側の端部２ａ－１と外周部２ａ－２との間を通るスパイラルインダクタ２の配線パターンと抵抗４とが交差する部分では接触せず、間隔を空けた状態であればよい。なお、この間隔は空隙であってもよく、絶縁膜が介装されていてもよい。
　図２は、この発明に係る高周波増幅器６の構成を示す図であり、高周波増幅器６が２段増幅器である場合を示している。図２において、入力端子７は、増幅対象の高周波信号が入力される端子であり、高周波信号の信号源に接続される。出力端子８は、増幅された高周波信号を出力するための端子であり、高周波信号が出力される負荷に接続されている。入力端子７と出力端子８との間の経路には、直列に接続されたＦＥＴ９ａとＦＥＴ９ｂ、入力整合回路１０、段間整合回路１１および出力整合回路１２が設けられる。
　ＦＥＴ９ａおよびＦＥＴ９ｂは、ソース電極端子が接地されたＦＥＴであり、ゲート電極端子が入力端子、ドレイン電極端子が出力端子となる。
　高周波信号の入力側を前段とし出力側を後段とした場合、前段のＦＥＴ９ａのドレイン電極端子が、後段のＦＥＴ９ｂのゲート電極端子に接続される。入力整合回路１０を通過した高周波信号はＦＥＴ９ａで増幅される。ＦＥＴ９ａで増幅された高周波信号は、段間整合回路１１を通過してＦＥＴ９ｂでさらに増幅され、出力整合回路１２を通過して出力端子８から出力される。
　入力整合回路１０は、入力端子７と前段のＦＥＴ９ａのゲート電極端子との間に接続されて、入力端子７に接続される信号源のインピーダンスとＦＥＴ９ａの入力インピーダンスとの整合をとる。例えば、入力整合回路１０は、マイクロストリップ線路およびＭＩＭ（金属－絶縁体－金属）キャパシタを含んで構成される。
　段間整合回路１１は、ＦＥＴ９ａのドレイン電極端子と後段のＦＥＴ９ｂのゲート電極端子との間に接続されて、ＦＥＴ９ａの出力インピーダンスとＦＥＴ９ｂの入力インピーダンスとの整合をとる。また、段間整合回路１１は、前段のＦＥＴ９ａのドレイン電極端子と後段のＦＥＴ９ｂのゲート電極端子との間を直流的に遮断するＤＣカット機能も有している。例えば、段間整合回路１１は、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　出力整合回路１２は、ＦＥＴ９ｂのドレイン電極端子と出力端子８の間に接続されて、ＦＥＴ９ｂの出力インピーダンスと出力端子８に接続されている負荷のインピーダンスとの整合をとる。また、出力整合回路１２は、例えば、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　ゲートバイアス回路１３ａは、ゲートバイアス電源１６のバイアス電圧をＦＥＴ９ａのゲート電極端子に印加する回路であり、入力整合回路１０とＦＥＴ９ａのゲート電極端子との接続経路と、ゲートバイアス電源１６の直流電源端子１６ａと、の間に接続される。また、ゲートバイアス回路１３ａは、例えば、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　なお、ゲートバイアス回路１３ａは、一方の端部が入力端子７と入力整合回路１０との接続経路に接続されてもよく、入力整合回路１０内に構成されてもよい。
　ゲートバイアス回路１３ｂは、ゲートバイアス電源１６のバイアス電圧をＦＥＴ９ｂのゲート電極端子に印加する回路であり、段間整合回路１１とＦＥＴ９ｂのゲート電極端子との接続経路と、ゲートバイアス電源１６の直流電源端子１６ａと、の間に接続される。また、ゲートバイアス回路１３ｂは、例えば、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　なお、ゲートバイアス回路１３ｂは段間整合回路１１内に構成されてもよい。
　ドレインバイアス回路１４は、ドレインバイアス電源１７のバイアス電圧をＦＥＴ９ａのドレイン電極端子に印加する回路であり、ＦＥＴ９ａのドレイン電極端子と段間整合回路１１との接続経路と、ドレインバイアス電源１７の直流電源端子１７ａと、の間に接続される。また、ドレインバイアス回路１４は、例えば、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　なお、ドレインバイアス回路１４は段間整合回路１１内に構成されてもよい。
　ドレインバイアス回路１５は、ドレインバイアス電源１７のバイアス電圧をＦＥＴ９ｂのドレイン電極端子に印加する回路であり、ＦＥＴ９ｂのドレイン電極端子と出力整合回路１２との接続経路と、ドレインバイアス電源１７の直流電源端子１７ａと、の間に接続される。また、ドレインバイアス回路１５は、例えば、マイクロストリップ線路およびＭＩＭキャパシタを含んで構成される。
　なお、ドレインバイアス回路１５は、一方の端部が出力整合回路１２と出力端子８との接続経路に接続されてもよく、出力整合回路１２内に構成されてもよい。
　ゲートバイアス電源１６は、ゲートバイアスとして設定されたバイアス電圧を、ＦＥＴ９ａとＦＥＴ９ｂに供給する直流電源である。
　また、ドレインバイアス電源１７は、ドレインバイアスとして設定されたバイアス電圧を、ＦＥＴ９ａとＦＥＴ９ｂに供給する直流電源である。
　なお、図２は、実施の形態１に係るＲＬ並列回路１をドレインバイアス回路１５に適用した場合を示しており、ドレインバイアス回路１５は、ＲＬ並列回路１、マイクロストリップ線路１８および信号短絡用のＭＩＭキャパシタ１９を備える。
　マイクロストリップ線路１８は、増幅対象の高周波信号の波長λの４分の１の線路長を有している。また、マイクロストリップ線路１８は、一方の端部がＦＥＴ９ｂのドレイン電極端子と出力整合回路１２との接続経路に接続されており、他方の端部がＲＬ並列回路１とＭＩＭキャパシタ１９に接続されている。
　マイクロストリップ線路１８の他方の端部とＭＩＭキャパシタ１９との接続点ａは、高周波帯域で接地されており、マイクロストリップ線路１８は、出力整合回路１２との接続点で開放されている。このため、ドレインバイアス回路１５は、高周波増幅器６の高周波特性に影響を与えない。
　なお、マイクロストリップ線路１８を波長λの４分の１の線路長とせず、シャントインダクタとしてインピーダンス整合に用いてもよい。
　信号短絡用のＭＩＭキャパシタ１９は、実現し得る大きさおよび自己共振周波数などの制約によって容量値を無限大にすることはできない。
　一般的なＭＩＭキャパシタでは、全ての周波数で理想的な短絡状態を実現できるものではなく、増幅対象の周波数に比べて低い周波数の高周波信号において短絡状態を実現し難い。このため、増幅対象の周波数に比べて低い周波数の高周波信号が、ドレインバイアス電源１７側に漏洩してしまう。
　上記の高周波信号がマイクロストリップ線路１８を介してドレインバイアス電源１７側を通ると、ドレインバイアス回路１４とＦＥＴ９ｂを介したループ発振が発生する。
　ループ発振は、ドレインバイアス回路１４の損失、ドレインバイアス回路１５の損失、段間整合回路１１の損失、ＦＥＴ９ｂの利得を掛け合わせたものである。このループ発振は、ループ利得を下げることで回避できる。
　なお、高周波増幅器６において、低周波信号は、段間整合回路１１のＤＣカット機能によって損失され、増幅対象の周波数に比べて低い周波数の高周波信号は、ＲＬ並列回路１の抵抗４によって損失される。このため、上記の高周波信号の不要な反射が抑制されて、不要な発振に関するループ利得が下げられる。
　ただし、さらに低周波数の信号に対して安定化の効果を得ようとした場合、インダクタとなる配線を長くする必要があり、これに伴ってインダクタが占める面積が大きくなる。
　従来では、このインダクタに抵抗を並列に接続するための引き出し線も長くなるため、引き出し線が占める面積が大きくなり、ＲＬ並列回路が大型化するという懸念があった。
　これに対し、実施の形態１に係るＲＬ並列回路１では、図１で説明したように、抵抗４の一方の端部がスパイラルインダクタ２の内側の端部２ａ－１に接続されており、他方の端部がスパイラルインダクタ２の外周部２ａ－２に接続されている。
　この構造を有することにより、ＲＬ並列回路１が、スパイラルインダクタ単体と同様な大きさ、すなわち、スパイラルインダクタ２が占める面積の領域内に構成されるので、回路の小型化を図ることができる。
　次に、実施の形態１に係るＲＬ並列回路１の大きさを、従来のＲＬ並列回路と比較した結果について説明する。
　図３Ａは従来のＲＬ並列回路１００の構造を示す平面図であり、図３Ｂは実施の形態１に係るＲＬ並列回路１の構造を示す平面図である。
　ただし、図１では、スパイラルインダクタ２の巻数が２．５巻である場合を示したが、図３Ａに示す従来のＲＬ並列回路１００と図３Ｂに示す実施の形態１に係るＲＬ並列回路では、スパイラルインダクタの巻数をともに１．５巻としている。
　従来のＲＬ並列回路１００では、スパイラルインダクタ１０１の内側の端部１０１ａに配線１０２の一方の端部が接続され、配線１０２の他方の端部側がエアブリッジ１０１ｂの下を通ってスパイラルインダクタ１０１の外側に引き出されている。
　また、スパイラルインダクタ１０１の配線パターンのうち、１．５巻目に対応する外周部１０１ｃには、配線１０３が接続される。
　ＲＬ並列回路１００の２端子は、スパイラルインダクタ１０１の外側に引き出された配線１０２の端部と配線１０３の他方の端部に形成される。
　さらに、ＲＬ並列回路１００においては、抵抗１０４が、引き出し配線１０５によってスパイラルインダクタ１０１に並列に接続されている。
　図３Ｂに示すＲＬ並列回路１では、スパイラルインダクタ２が１．５巻である。
　このため、配線３ａの一方の端部は、スパイラルインダクタ２の内側の端部２ａ－１に接続され、他方の端部側がエアブリッジ２ｂの下を通ってスパイラルインダクタ２の外側に引き出されている。抵抗４は、一方の端部がスパイラルインダクタ２の内側の端部２ａ－１に接続され、エアブリッジ２ｄの下を通って他方の端部がスパイラルインダクタ２の外周部２ａ－２に接続される。配線３ｂは、一方の端部がスパイラルインダクタ２の外周部２ａ－２に接続される。ＲＬ並列回路１の２端子は、スパイラルインダクタ２の外側に引き出された配線３ａの端部と配線３ｂの他方の端部とに形成される。
　ＲＬ並列回路１を構成するスパイラルインダクタ２と抵抗４は、図３Ｂにおいて鎖線で囲んで示すスパイラルインダクタ２が占める面積の領域内に収まっており、ＲＬ並列回路１が、スパイラルインダクタ単体と同様な大きさであることがわかる。
　一方、従来のＲＬ並列回路１００では、抵抗１０４と引き出し配線１０５が、図３Ａにおいて鎖線で囲んで示すスパイラルインダクタ１０１が占める面積の領域から外れて配置されている。
　図３Ａと図３Ｂを比較すると、実施の形態１に係るＲＬ並列回路１は、従来のＲＬ並列回路１００に比べてスパイラルインダクタ２の０．５巻程度の小型化が実現されている。
　図４Ａは図３ＡのＲＬ並列回路１００の等価回路であり、図４Ｂは図３ＢのＲＬ並列回路１の等価回路である。図４Ａにおいて、インダクタンスＬ１は、スパイラルインダクタ１０１のインダクタンスであり、インピーダンスＲ１は、抵抗１０４のインピーダンスである。これに加え、ＲＬ並列回路１００では、図３Ａにおいて鎖線で囲んで示す引き出し配線１０５に起因する寄生インダクタンスＬ２が発生する。
　一方、ＲＬ並列回路１は、図４Ｂに示すように引き出し配線１０５が不要であるため、スパイラルインダクタ２のインダクタンスＬ１と抵抗４のインピーダンスＲ１のみの等価回路になる。
　高周波信号の周波数ωに依存するインダクタンスＬ１のインピーダンスωＬ１に対してインピーダンスＲ１が大き過ぎなければ、ドレインバイアス電源１７側に漏洩しようとする高周波信号が抵抗４側の経路を通る。これにより、この高周波信号の電力が、抵抗４によって消費されてループ利得が下がる。
　これに対して、従来のＲＬ並列回路１００では、高周波信号の周波数ωに依存する寄生インダクタンスＬ２のインピーダンスωＬ２が存在する。このため、抵抗１０４側の経路に形成されるインピーダンスは、ωＬ２＋Ｒ１となる。このように抵抗１０４側の経路に形成されるインピーダンスが高くなるため、抵抗１０４側の経路を高周波信号が通り難くなってその消費電力も小さくなる。この結果、ループ利得を下げる効果が小さくなってしまう。
　なお、この実施の形態１に係るＲＬ並列回路１で安定化の効果を得るためには、Ｌ１＞Ｒ１／ωの関係となるようにスパイラルインダクタ２のインダクタンスＬ１および抵抗４のインピーダンスＲ１を決定すればよい。このようにすることで、高周波信号が抵抗４側の経路を通り易くなり、ループ利得を下げる効果が向上する。
　これまでの説明では、実施の形態１に係るＲＬ並列回路１をドレインバイアス回路１５に適用した場合を示したが、前段のドレインバイアス回路１４に適用しても上記と同様の効果を得ることができる。例えば、ドレインバイアス回路１４を、ドレインバイアス回路１５と同様の構成にすればよい。
　また、実施の形態１に係るＲＬ並列回路１は、ゲートバイアス回路１３ａまたはゲートバイアス回路１３ｂに設けてもよい。
　例えば、ＲＬ並列回路１の一方の端子をＦＥＴ９ａのゲート電極端子に接続し、他方の端子を直流電源端子１６ａに接続してゲートバイアス回路１３ａを構成する。このように構成することで、増幅対象の周波数より低い周波数の高周波信号が、ゲートバイアス電源１６側でなく、抵抗４側の経路を通る易くなる。これにより、この高周波信号の電力が、抵抗４によって消費されてループ利得が下がる。
　なお、ＲＬ並列回路１の一方の端子をＦＥＴ９ｂのゲート電極端子に接続し、他方の端子を直流電源端子１６ａに接続してゲートバイアス回路１３ｂを構成しても、同様の効果を得ることができる。
　図２では、高周波増幅器６を、ＦＥＴ９ａとＦＥＴ９ｂを直列に接続した２段増幅器で実現した場合を示したが、これに限定されるものではない。
　例えば、高周波増幅器６を３段以上の増幅器とし、実施の形態１に係るＲＬ並列回路１をバイアス回路に設ける。このように構成しても上記と同様の効果が得られる。
　ＲＬ並列回路１は全ての段のバイアス回路に設けてもよいが、いずれかの段のバイアス回路に設けてもよい。なお、バイアス回路にＲＬ並列回路１を設けた段数が多いほど安定化の効果は大きくなる。
　以上のように、実施の形態１に係るＲＬ並列回路１において、抵抗４は、一方の端部がスパイラルインダクタ２の内側の端部２ａ－１に接続され、他方の端部がスパイラルインダクタ２の外周部２ａ－２に接続される。
　このように構成することにより、ＲＬ並列回路１が、スパイラルインダクタ単体と同様な大きさとなり、ＲＬ並列回路１の小型化を図ることができる。
　また、抵抗４をスパイラルインダクタ２に並列に接続するための引き出し配線が不要であることから、引き出し配線に起因する寄生インダクタンスを低減することができる。
　また、実施の形態１に係る高周波増幅器６は、ＦＥＴ９ｂと、ＦＥＴ９ｂのドレイン電極端子と直流電源端子１７ａとに接続されたＲＬ並列回路１とを備える。ＲＬ並列回路１が小型であることから、高周波増幅器６の小型化を図ることができる。
　さらに、実施の形態１に係る高周波増幅器６は、直列に接続されたＦＥＴ９ａとＦＥＴ９ｂと、ＦＥＴ９ａとＦＥＴ９ｂとの間を接続する経路と直流電源端子１７ａとに接続されたＲＬ並列回路１とを備える。ＲＬ並列回路１が小型であることから、高周波増幅器６の小型化を図ることができる。
実施の形態２．
　図５は、この発明の実施の形態２に係るＲＬ並列回路１Ａを示す斜視図であって、この発明に係るＭＭＩＣであるＲＬ並列回路１Ａを示している。なお、図５では、抵抗２２の接続状態が見えるようにエアブリッジ２０ｃとエアブリッジ２０ｄを透かして記載している。ＲＬ並列回路１Ａは、図５に示すようにメアンダ線路２０、配線２１ａ、配線２１ｂおよび抵抗２２を備える。
　メアンダ線路２０は、配線パターンを折り曲げて蛇行させた構造の線路であり、半導体基板５の表面に形成される。この配線パターンのうち、抵抗２２と交差する部分は、エアブリッジ２０ｃおよびエアブリッジ２０ｄを介して接続されている。
　配線２１ａは、メアンダ線路２０の一方の端部２０ａ－１に接続され、配線２１ｂは、メアンダ線路２０の他方の端部２０ａ－２に接続されている。ＲＬ並列回路１Ａの２端子は、配線２１ａの端部と配線２１ｂの端部とに形成される。
　抵抗２２は、一方の端部がメアンダ線路２０の一方の端部２０ａ－１に接続され、エアブリッジ２０ｃおよびエアブリッジ２０ｃの下を通って他方の端部がメアンダ線路２０の他方の端部２０ａ－２に接続されている。
　なお、図５ではメアンダ線路２０の一方の端部２０ａ－１と他方の端部２０ａ－２との間に配線パターンが２本通っており、これらの配線パターンと抵抗２２とが交差する部分にエアブリッジ２０ｃとエアブリッジ２０ｃが形成されている。
　また、図５では、配線パターンと抵抗２２が交差する部分にエアブリッジを設けた構造を示したが、これに限定されるものではない。
　例えば、半導体基板５が多層基板である場合、配線パターンと抵抗２２が交差する部分を、メアンダ線路２０と抵抗２２を設けた層とは別の層に形成した配線パターンを介して接続してもよい。すなわち、この発明では、メアンダ線路２０の配線パターンと抵抗２２が互いに交差する部分では接触せず、間隔を空けた状態であればよい。なお、この間隔は空隙であってもよく、絶縁膜が介装されていてもよい。
　実施の形態２に係るＲＬ並列回路１Ａでは、図５で説明したように、抵抗２２が、メアンダ線路２０を構成する配線と間隔を空けて交差して、一方の端部がメアンダ線路２０の一方の端部２０ａ－１に接続され、他方の端部がメアンダ線路２０の他方の端部に接続されている。この構造を有することで、ＲＬ並列回路１が、メアンダ線路２０が占める面積の領域と同様な大きさとなり、回路の小型化を図ることができる。
　なお、ＲＬ並列回路１Ａは、図２に示したゲートバイアス回路１３ａ、ゲートバイアス回路１３ｂ、ドレインバイアス回路１４およびドレインバイアス回路１５のうちの少なくとも１つに設けてもよい。この場合、ＲＬ並列回路１Ａが小型であることから、高周波増幅器６の小型化を図ることができる。
　また、安定化の効果を得るためには、Ｌ１＞Ｒ１／ωの関係となるように、メアンダ線路２０のインダクタンスＬ１と抵抗２２のインピーダンスＲ１を決定するとよい。これにより、高周波信号が抵抗２２を通り易くなり、ループ利得を下げる効果が向上する。
　図２では、高周波増幅器６を、ＦＥＴ９ａとＦＥＴ９ｂを直列に接続した２段増幅器で実現した場合を示したが、３段以上の増幅器であってもよい。このように構成しても上記と同様の効果が得られる。ＲＬ並列回路１Ａは、全ての段のバイアス回路に設けてもよいが、いずれかの段のバイアス回路に設けてもよい。
　なお、バイアス回路にＲＬ並列回路１Ａを設けた段数が多いほど安定化の効果は大きくなる。
　以上のように、実施の形態２に係るＲＬ並列回路１Ａにおいて、抵抗２２は、メアンダ線路２０を構成する配線と間隔を空けて交差して、一方の端部がメアンダ線路２０の一方の端部２０ａ－１に接続され、他方の端部がメアンダ線路２０の他方の端部に接続されている。このように構成することでも、ＲＬ並列回路１Ａが、メアンダ線路２０が占める面積の領域と同様な大きさとなり、ＲＬ並列回路１Ａの小型化を図ることができる。
　また、抵抗２２をメアンダ線路２０に並列に接続するための引き出し配線が不要であることから、引き出し配線に起因する寄生インダクタンスを低減することができる。
　また、実施の形態２に係る高周波増幅器６は、ＦＥＴ９ｂと、ＦＥＴ９ｂのドレイン電極端子と直流電源端子１７ａとに接続されたＲＬ並列回路１Ａとを備える。ＲＬ並列回路１Ａが小型であることから、高周波増幅器６の小型化を図ることができる。
　さらに、実施の形態２に係る高周波増幅器６は、直列に接続されたＦＥＴ９ａとＦＥＴ９ｂと、ＦＥＴ９ａとＦＥＴ９ｂとの間を接続する経路と直流電源端子１７ａとに接続されたＲＬ並列回路１Ａとを備える。ＲＬ並列回路１Ａが小型化であることから、高周波増幅器６の小型化を図ることができる。
　なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせあるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係るＭＭＩＣは、小型の回路で高周波信号の不要な反射と不要な発振の低減を実現することができるので、例えば、無線通信装置またはレーダ装置の高周波増幅器に好適である。
　１，１Ａ　ＲＬ並列回路、２　スパイラルインダクタ、２ａ－１，２０ａ－１，２０ａ－２　端部、２ａ－２　外周部、２ｂ～２ｅ，２０ｃ，２０ｄ，１０１ｂ　エアブリッジ、３ａ，３ｂ，２１ａ，２１ｂ　配線、４，２２　抵抗、５　半導体基板、６　高周波増幅器、７　入力端子、８　出力端子、９ａ，９ｂ　ＦＥＴ、１０　入力整合回路、１１　段間整合回路、１２　出力整合回路、１３ａ，１３ｂ　ゲートバイアス回路、１４，１５　ドレインバイアス回路、１６　ゲートバイアス電源、１６ａ，１７ａ　直流電源端子、１７　ドレインバイアス電源、１８　マイクロストリップ線路、１９　ＭＩＭキャパシタ、２０　メアンダ線路。

Claims (6)

  1. 　半導体基板に形成されたスパイラルインダクタと、
    　前記スパイラルインダクタの内側の端部に接続されて前記スパイラルインダクタの外側に引き出された配線と、
    　一方の端部が前記スパイラルインダクタの内側の端部に接続され、他方の端部が前記スパイラルインダクタの外周部に接続された抵抗と
    を備えたことを特徴とするモノリシックマイクロ波集積回路。
  2. 　電界効果トランジスタと、
    　前記電界効果トランジスタの電極端子とバイアス電圧を供給するための直流電源端子とに接続された請求項１記載のモノリシックマイクロ波集積回路と
    を備えたことを特徴とする高周波増幅器。
  3. 　直列に接続された複数の電界効果トランジスタと、
    　電界効果トランジスタ間を接続する経路とバイアス電圧を供給するための直流電源端子とに接続された請求項１記載のモノリシックマイクロ波集積回路と
    を備えたことを特徴とする高周波増幅器。
  4. 　半導体基板に形成されたメアンダ線路と、
    　前記メアンダ線路を構成する配線と間隔を空けて交差して、一方の端部が前記メアンダ線路の一方の端部に接続され、他方の端部が前記メアンダ線路の他方の端部に接続される抵抗と
    を備えたことを特徴とするモノリシックマイクロ波集積回路。
  5. 　電界効果トランジスタと、
    　前記電界効果トランジスタの電極端子とバイアス電圧を供給するための直流電源端子とに接続された請求項４記載のモノリシックマイクロ波集積回路と
    を備えたことを特徴とする高周波増幅器。
  6. 　直列に接続された複数の電界効果トランジスタと、
    　電界効果トランジスタ間を接続する経路とバイアス電圧を供給するための直流電源端子とに接続された請求項４記載のモノリシックマイクロ波集積回路と
    を備えたことを特徴とする高周波増幅器。
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* Cited by examiner, † Cited by third party
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JPH04280110A (ja) * 1991-01-08 1992-10-06 Nec Corp マイクロストリップ線路
JP2005198073A (ja) * 2004-01-08 2005-07-21 Fujitsu Media Device Kk 弾性表面波装置

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