JP2019180059A - 増幅回路 - Google Patents

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Abstract

【課題】発振が防止された安定なカスコード接続型の増幅回路を提供する。【解決手段】増幅回路１は、電源３１に接続される電源端子５３と、ソース端子Ｓ１、ドレイン端子Ｄ１、および、高周波信号が入力されるゲート端子Ｇ１を有するトランジスタ２０と、ドレイン端子Ｄ１と接続されたソース端子Ｓ２、高周波信号を出力するドレイン端子Ｄ２、および接地されたゲート端子Ｇ２を有するトランジスタ１０と、ゲート端子Ｇ２と電源端子５３とを結ぶ第２経路上に直列配置されたキャパシタ１３と、上記第１経路上または上記前記第２経路上に直列配置されたスイッチ１４とを備え、ドレイン端子Ｄ２とゲート端子Ｇ２とは、スイッチ１４およびキャパシタ１３を介して接続されている。【選択図】図１

Description

本発明は、カスコード接続型の増幅回路に関する。
高周波信号の増幅回路として、カスコード接続型の増幅回路が多く用いられている。
特許文献１には、第１トランジスタおよび第２トランジスタを備えたカスコード接続増幅回路が開示されている。より具体的には、第１トランジスタはエミッタ（またはソース）接地され、第２トランジスタはベース（ゲート）接地されている。また、第１トランジスタのコレクタ（ドレイン）端子は、スイッチにより接地されるか否かが切り替えられる。
特開２００８−５１６０号公報
しかしながら、特許文献１に開示されたようなカスコード接続増幅回路では、ベース（ゲート）接地される第２トランジスタに、接地配線に起因した寄生インダクタンスが付与されて第２トランジスタの接地性が不安定となり、カスコード接続増幅回路の安定係数（Ｋファクタ）が低下する。この状態でトランジスタ周辺の寄生容量等を通じて帰還がかかると、増幅回路が発振してしまう恐れがある。
そこで、本発明は、上記課題を解決するためになされたものであって、発振が防止された安定なカスコード接続型の増幅回路を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る増幅回路は、高周波信号が入力される入力端子と、増幅された前記高周波信号を出力する出力端子と、直流電源電圧を発生する電源に接続される電源端子と、第１端子、第２端子、および、前記入力端子を介して高周波信号が入力される第１制御端子を有する第１トランジスタと、前記第２端子と接続された第３端子、増幅された高周波信号を出力する第４端子、および接地された第２制御端子を有し、前記第１トランジスタとカスコード接続された第２トランジスタと、前記第２制御端子と前記電源端子とを結ぶ第２経路上に直列配置された第１容量素子と、前記第４端子と前記電源端子とを結ぶ第１経路上および前記第２経路上のいずれかに直列配置された、第１抵抗素子または第１スイッチ素子である第１抵抗性素子と、を備え、前記第４端子と前記第２制御端子とは、前記第１抵抗性素子および前記第１容量素子を介して接続されている。
第２トランジスタの第２制御端子は接地されているが、第２制御端子を接地するための配線などにより第２制御端子には寄生インダクタンス成分が発生する。このため、従来の増幅回路では、第２制御端子の電位が接地固定されていないことが原因で第２トランジスタの安定性が低下して帰還がかかり、当該帰還により形成されるループが１以上のループゲインを持った状態となると発振が起こってしまう。
これに対して、上記構成によれば、高周波信号の出力端子である第４端子と第２制御端子とは、第１抵抗性素子を介して接続されているため、第１抵抗性素子によりループゲインを低減して１以上のループゲインを有さないループを形成できる。また、第２経路上に配置された第１容量素子により、第２制御端子の電位を電源電位と分離させている。これにより、第２制御端子に寄生インダクタンス成分が発生しても、高周波帰還信号は減衰されるので、発振が防止された安定な増幅回路を提供することが可能となる。
また、さらに、前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された第１インダクタンス素子と、前記第４端子と前記出力端子との間に直列配置された第２容量素子と、を備え、前記第１抵抗性素子は、前記第１インダクタンス素子と前記第２制御端子との間の前記第１経路上および前記第２経路上のいずれかに直列配置されていてもよい。
これにより、第１抵抗性素子は、第１トランジスタ、第２トランジスタ、ならびに、第１インダクタンス素子と第２容量素子とで構成される整合回路よりも外側の領域に配置されるので、第１トランジスタおよび第２トランジスタで構成される増幅器のゲイン劣化を抑制できる。
また、前記第１抵抗性素子は、前記第１抵抗素子であり、前記第１抵抗素子は、前記第１経路上および前記第２経路上のうち前記第２経路上のみに直列配置されていてもよい。
これにより、第１経路を流れる第２トランジスタの電流が、第１抵抗性素子により減衰されないので、増幅特性の劣化を抑制できる。
また、前記第１抵抗性素子は、前記第１スイッチ素子であり、前記第１スイッチ素子は、前記第４端子と前記電源端子とを結ぶ前記第１経路上に直列配置されていてもよい。
これにより、第１トランジスタおよび第２トランジスタの非動作時に、第１スイッチ素子を非導通状態とすることで、電源端子から、第４端子、第３端子、第２端子および第１端子を経由して接地端子へ流れる、いわゆるオフリーク電流を抑制することが可能となる。
また、前記増幅回路が増幅動作する場合、前記第１スイッチ素子は導通状態となり、
前記増幅回路が増幅動作しない場合、前記第１スイッチ素子は非導通状態となってもよい。
これにより、増幅回路が増幅動作する場合には、増幅回路の発振を抑制でき、増幅回路が増幅動作しない場合には、増幅回路のオフリーク電流を抑制できる。
また、さらに、前記第１経路上および前記第２経路上のいずれかに直列配置された、第２抵抗素子または第２スイッチ素子である第２抵抗性素子を備えてもよい。
これにより、第１スイッチ素子が導通状態の場合に、第１スイッチ素子のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、第２抵抗性素子により十分なループ減衰を実現することが可能となる。
また、さらに、前記第１インダクタンス素子に並列接続された第３抵抗素子を備えてもよい。
これにより、第１スイッチ素子のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、第３抵抗素子により十分なループ減衰を実現することが可能となる。
また、本発明の一態様に係る増幅回路は、高周波信号が入力される入力端子と、増幅された前記高周波信号を出力する出力端子と、直流電源電圧を発生する電源に接続される電源端子と、第１端子、第２端子、および高周波信号が入力される第１制御端子を有する第１トランジスタと、前記第２端子と接続された第３端子、増幅された高周波信号を出力する第４端子、および第２制御端子を有し、前記第１トランジスタとカスコード接続された第２トランジスタと、前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された、第１抵抗素子または第１スイッチ素子である第１抵抗性素子と、を備え、前記第４端子と前記第２制御端子とは、前記第１抵抗性素子を介して接続されている。
第２トランジスタの第２制御端子が電源の直流電源電圧に設定される場合、電源端子と電源とを接続するための配線などにより、第２トランジスタの第２制御端子に寄生インダクタンス成分が発生する。このため、第２制御端子の電位が高周波的に不安定となって帰還がかかり、当該帰還により形成されるループが１以上のループゲインを持った状態となると発振が起こってしまう。
これに対して、上記構成によれば、高周波信号の出力端子である第４端子と第２制御端子とは、第１抵抗性素子を介して接続されているため、第１抵抗性素子によりループゲインを低減して１以上のループゲインを有さないループを形成できる。また、第２制御端子は直流電源電圧に固定されている。これにより、高周波帰還信号は減衰されるので、発振が防止された安定な増幅回路を提供することが可能となる。
また、さらに、前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された第１インダクタンス素子と、前記第４端子と前記出力端子との間に直列配置された第２容量素子と、を備え、前記第１抵抗性素子は、前記第１インダクタンス素子と前記電源端子との間の前記第１経路上に直列配置されていてもよい。
これにより、第１抵抗性素子は、第１トランジスタ、第２トランジスタ、ならびに、第１インダクタンス素子と第２容量素子とで構成される整合回路よりも外側の領域に配置されるので、第１トランジスタおよび第２トランジスタで構成される増幅器のゲイン劣化を抑制できる。
また、前記第１抵抗性素子は、前記第１スイッチ素子であり、前記第１スイッチ素子は、前記第４端子と前記電源端子とを結ぶ前記第１経路上に直列配置されていてもよい。
これにより、第１トランジスタおよび第２トランジスタの非動作時に、第１スイッチ素子を非導通状態とすることで、電源端子から、第４端子、第３端子、第２端子および第１端子を経由して接地端子へ流れる、いわゆるオフリーク電流を抑制することが可能となる。
また、前記増幅回路が増幅動作する場合、前記第１スイッチ素子は導通状態となり、前記増幅回路が増幅動作しない場合、前記第１スイッチ素子は非導通状態となってもよい。
これにより、増幅回路が増幅動作する場合には、増幅回路の発振を抑制でき、増幅回路が増幅動作しない場合には、増幅回路のオフリーク電流を抑制できる。
また、さらに、前記第１経路上および前記第２制御端子と前記電源端子とを結ぶ第２経路上のうち前記第２経路上のみに直列配置された、第２抵抗素子または第２スイッチ素子である第２抵抗性素子を備えてもよい。
これにより、スイッチ素子が導通状態の場合に、当該スイッチ素子のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、第２制御端子の電位を固定しつつ、第２抵抗素子により十分なループ減衰を実現することが可能となる。
また、さらに、前記第１インダクタンス素子に並列接続された第３抵抗素子を備えてもよい。
これにより、第１スイッチ素子のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、第３抵抗素子により十分なループ減衰を実現することが可能となる。
本発明によれば、発振が防止された安定なカスコード接続型の増幅回路を提供できる。
実施の形態１に係る増幅回路およびその周辺回路の回路構成図である。 実施の形態１に係る増幅回路の動作時における回路状態を示す図である。 実施の形態１に係る増幅回路の非動作時における回路状態を示す図である。 実施の形態１に係る増幅回路の安定係数を示すグラフである。 比較例に係る増幅回路およびその周辺回路の回路構成図である。 比較例に係る増幅回路の安定係数を示すグラフである。 実施の形態１の変形例１に係る増幅回路の動作時における回路状態を示す図である。 実施の形態１の変形例１に係る増幅回路の非動作時における回路状態を示す図である。 実施の形態１の変形例２に係る増幅回路およびその周辺回路の回路構成図である。 実施の形態１の変形例３に係る増幅回路およびその周辺回路の回路構成図である。 実施の形態２に係る増幅回路およびその周辺回路の回路構成図である。 実施の形態２に係る増幅回路の動作時における回路状態を示す図である。 実施の形態２に係る増幅回路の非動作時における回路状態を示す図である。 実施の形態２に係る増幅回路の安定係数を示すグラフである。
以下、本発明の実施の形態について、実施の形態およびその図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
（実施の形態１）
［１．１ 増幅回路の構成］
図１は、実施の形態１に係る増幅回路１およびその周辺回路の回路構成図である。同図に示すように、増幅回路１は、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５４および５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１３および１５と、スイッチ１４と、を備える。
電源端子５３は、直流電源電圧を発生する電源３１に接続される。また、接地端子５４および５５は、接地される。入力端子５１には、高周波信号（ＲＦｉｎ）が入力され、出力端子５２からは、トランジスタ１０および２０により増幅された高周波信号（ＲＦｏｕｔ）が出力される。なお、同図に示すように、電源３１は増幅回路１に必須の構成要素ではなく、増幅回路１内に含まれている必要なはい。
トランジスタ２０は、ソース端子Ｓ１（第１端子）、ドレイン端子Ｄ１（第２端子）、およびゲート端子Ｇ１（第１制御端子）を有する第１トランジスタであり、例えば、ｎ型の電界効果型のトランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
トランジスタ１０は、ソース端子Ｓ２（第３端子）、ドレイン端子Ｄ２（第４端子）、およびゲート端子Ｇ２（第２制御端子）を有する第２トランジスタであり、例えば、ｎ型の電界効果型のトランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
なお、トランジスタ１０および２０は、ｐ型の電界効果型トランジスタであってもよく、あるいは、例えば、バイポーラトランジスタであってもよい。トランジスタ１０および２０が、バイポーラトランジスタである場合には、例えば、ソース端子はエミッタ端子であり、ドレイン端子はコレクタ端子であり、ゲート端子はベース端子となる。
本実施の形態に係る増幅回路１において、ドレイン端子Ｄ１はソース端子Ｓ２と接続され、ソース端子Ｓ１はインダクタ２１を介して接地端子５５と接続され、ゲート端子Ｇ１はキャパシタ２２を介して入力端子５１と接続されている。また、ドレイン端子Ｄ２はキャパシタ１５を介して出力端子５２と接続され、ゲート端子Ｇ２はキャパシタ１２を介して接地端子５４と接続されている。つまり、トランジスタ１０は、トランジスタ２０とカスコード接続されており、増幅回路１は、カスコード接続型の増幅回路を構成している。
インダクタ１１は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に直列配置された第１インダクタンス素子であり、トランジスタ１０および２０と外部接続回路とのインピーダンス整合をとるための整合用素子である。インダクタ２１は、ソース端子Ｓ１と接地端子５５とを結ぶ経路上に直列配置された第２インダクタンス素子であり、ソースデジェネインダクタである。なお、インダクタ１１および２１は、本実施の形態に係る増幅回路１の必須構成要素ではない。
キャパシタ１５は、ドレイン端子Ｄ２と出力端子５２との間に直列配置された第２容量素子である。キャパシタ１５は、トランジスタ１０および２０で増幅された高周波信号の直流バイアス成分を除去するためのＤＣカット用素子であり、また、トランジスタ１０および２０と外部接続回路とのインピーダンス整合をとるための整合用素子である。
キャパシタ１３は、ゲート端子Ｇ２と電源端子５３とを結ぶ第２経路上に直列配置された第１容量素子である。キャパシタ１３は、第２経路において、高周波信号を選択的に通過させるためのパスコンデンサとして機能し、また、電源端子５３を介して、電源３１の直流電源電圧が、接地端子５４に印加されて不要電流が流れることを防止するＤＣカット機能を有する。
スイッチ１４は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に直列配置されたスイッチ素子であり、導通状態ではオン抵抗を有する抵抗素子として機能する、いわゆる第１抵抗性素子である。
つまり、上記接続構成によれば、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１、スイッチ１４およびキャパシタ１３を介して接続されている。
本実施の形態に係る増幅回路１の上記構成によれば、トランジスタ１０のゲート端子Ｇ２は、（キャパシタ１２を介して高周波的に）接地されている。このとき、ゲート端子Ｇ２を（高周波的に）接地するための配線などにより、ゲート端子Ｇ２に、当該配線に起因した寄生インダクタンス成分が発生する。
このため、従来の増幅回路では、ゲート端子の電位が上記寄生インダクタンス成分により（高周波的に）接地固定されていないことが原因でトランジスタの安定性が低下し、ドレイン端子Ｄ２とゲート端子Ｇ２との間、および、ゲート端子Ｇ２とドレイン端子Ｄ１との間に生じる寄生容量などにより帰還がかかり、当該帰還により形成されるループが１以上のループゲインを持った状態となると発振が起こってしまうといった不具合が発生する。
これに対して、本実施の形態に係る増幅回路１の上記構成によれば、出力端子５２につながるドレイン端子Ｄ２と、接地されたゲート端子Ｇ２とは、スイッチ１４を介して（高周波的に）接続される。このため、スイッチ１４の導通時において、ドレイン端子Ｄ２、インダクタ１１、スイッチ１４、キャパシタ１３、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間における高周波信号の帰還回路を構成する。ここで、スイッチ１４は、導通状態ではオン抵抗を有するため、上記帰還回路は、当該オン抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。すなわち、ドレイン端子Ｄ２から出力される高周波信号は、トランジスタ１０の周囲に生じる寄生容量等を介してではなく、上記ループを介して減衰された状態で、帰還するようになる。また、上記第２経路上に配置されたキャパシタ１３により、接地端子５４の電位を電源電位と分離させている。これにより、ゲート端子Ｇ２に寄生インダクタンス成分が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の双方向の帰還信号は減衰されるので、発振が防止された安定な増幅回路１を提供することが可能となる。
なお、増幅回路１が増幅動作をしていない場合に、スイッチ１４が非導通状態となることにより、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるトランジスタ１０および２０のオフリーク電流を抑制できる。この観点から、スイッチ１４は、上記第１経路および上記第２経路のうち、第１経路上に配置されていることが望ましい。ただし、上記帰還回路が、スイッチ１４のオン抵抗により１以上のループゲインを有さない（帰還信号が減衰する）ループを形成できる、という観点から、スイッチ１４は、ゲート端子Ｇ２、キャパシタ１３、および電源端子５３を結ぶ第２経路上に配置されていてもよい。
また、スイッチ１４は、導通状態および非導通状態を切り替えるスイッチ素子でなく、第１抵抗素子（抵抗性素子）であってもよい。ただし、この場合には、上記第１抵抗素子により上記オフリーク電流を抑制できる効果は低いため、当該第１抵抗素子は、上記第１経路上および上記第２経路のいずれかに配置されていればよい。
なお、本実施の形態に係る増幅回路１は、さらに、ゲート端子Ｇ１に接続されたバイアス端子５７と、ゲート端子Ｇ２に接続されたバイアス端子５６と、ゲート端子Ｇ１と入力端子５１との間の直列配置されたキャパシタ２２と、ゲート端子Ｇ２と接地端子５４との間の直列配置されたキャパシタ１２と、を備える。
バイアス端子５７には、トランジスタ２０の動作点を規定するための直流バイアス電圧または直流バイアス電流を生成するバイアス回路が接続される。バイアス端子５６には、トランジスタ１０の動作点を規定するための直流バイアス電圧または直流バイアス電流を生成するバイアス回路が接続される。これにより、トランジスタ１０および２０を、最適な動作点に設定することが可能となる。なお、ゲート端子Ｇ１に直流バイアス成分が印加される場合に、入力端子５１へ当該直流バイアス成分を漏洩させないため、ＤＣカット用のキャパシタ２２が配置される。また、ゲート端子Ｇ２に直流バイアス成分が印加される場合に、接地端子５４へ当該直流バイアス成分を漏洩させないため、ＤＣカット用のキャパシタ１２が配置される。
なお、上記第１抵抗性素子（スイッチ１４または第１抵抗素子）は、インダクタ１１とゲート端子Ｇ２との間の上記第１経路上および上記第２経路上のいずれかに直列配置されていることが好ましい。言い換えると、上記抵抗性素子は、ドレイン端子Ｄ２とインダクタ１１との間に直列配置されていないことが好ましい。
インダクタ１１は、トランジスタ１０および２０と外部接続回路とのインピーダンスを整合するための整合用素子であるため、トランジスタ１０および２０が形成された領域の外に配置される。これにより、上記抵抗性素子は、トランジスタ１０および２０、ならびに、インダクタ１１とキャパシタ１５とで構成される整合回路よりも外側の領域に配置されることとなるため、トランジスタ１０および２０で構成される増幅器のゲインに影響はない。
なお、第１抵抗性素子は、第１抵抗素子であり、当該第１抵抗素子は、第１経路上および第２経路上のうち第２経路上のみに直列配置されていてもよい。これにより、トランジスタ１０の電圧が、第１抵抗性素子に流れる電流により降下することがないので、増幅特性の劣化を抑制できる。
図２Ａは、実施の形態１に係る増幅回路１の動作時における回路状態を示す図である。また、図２Ｂは、実施の形態１に係る増幅回路１の非動作時における回路状態を示す図である。図２Ａおよび図２Ｂに示すように、スイッチ１４は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に直列配置されている。また、ゲート端子Ｇ２を（高周波的に）接地するための配線などにより、ゲート端子Ｇ２に寄生インダクタンスＬＧ１が発生している。
これに対して、図２Ａに示すように、高周波信号（ＲＦｉｎ）が入力され、増幅回路１が増幅動作している場合には、スイッチ１４は導通状態となっている。一方、図２Ｂに示すように、増幅回路１が増幅動作していない場合には、スイッチ１４は非導通状態となっている。
増幅動作時には、スイッチ１４は導通状態でオン抵抗を有するので、上記帰還回路は、当該オン抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。これにより、ゲート端子Ｇ２に寄生インダクタンスＬＧ１が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の高周波帰還信号は減衰されるので、発振が防止された安定な増幅回路１を提供することが可能となる。
一方、増幅非動作時には、スイッチ１４は非導通状態となり、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるオフリーク電流を抑制できる。
つまり、スイッチ１４が上記第１経路上に直列配置されている増幅回路１では、増幅動作する場合には、増幅回路１の発振を抑制でき、増幅動作しない場合には、増幅回路１のオフリーク電流を抑制できる。
特に寄生インダクタンスＬＧ１のインピーダンス（ｊωＬＧ１）は、周波数が高いほど大きくなり、トランジスタ１０のゲート端子Ｇ２の接地性が弱まる。これにより、ゲート端子Ｇ２を介した帰還がかかりやすくなる。一般的に、数十ＧＨｚまでゲインを有する高性能なトランジスタが用いられる場合、この帰還により形成されるループのループゲインは１以上である可能性が出てきてしまう。さらに、上記のような高性能なトランジスタほど、オフリーク電流が大きい傾向にある。
これに対して、本実施の形態に係る増幅回路１では、トランジスタ１０および２０の高周波増幅性能が高くても帰還信号が減衰する帰還回路を形成でき、かつ、オフリーク電流を抑制できるという特性を有する。
［１．２ 増幅回路の安定係数］
図３は、実施の形態１に係る増幅回路１の安定係数を示すグラフである。同図には、ゲート端子Ｇ２に発生する寄生インダクタンス値を変化させた場合（ＬＧ１＝０ｎＨ〜０．１ｎＨ）の増幅回路１の安定係数（Ｋファクタ）の周波数特性が示されている。同図に示すように、実施の形態１に係る増幅回路１は、ゲート端子Ｇ２に寄生インダクタンスＬＧ１（ＬＧ１＝０ｎＨ〜０．１ｎＨ）が発生しても、周波数帯域（〜３０ＧＨｚ）において帰還により形成されるループのループゲインが１以上となることがない。このようにループゲインが１以上となる可能性が全くない帰還回路を含む増幅回路１の安定係数（Ｋファクタ）は１以上とできるので、発振が防止された安定な増幅動作を提供することが可能となる。
上述した本実施の形態に係る増幅回路１に対して、以下では、比較例に係る従来の増幅回路５００について示す。
図４は、比較例に係る増幅回路５００およびその周辺回路の回路構成図である。同図に示すように、比較例に係る増幅回路５００は、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５４および５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１５と、を備える。比較例に係る増幅回路５００は、実施の形態１に係る増幅回路１と比較して、（１）スイッチ１４が配置されていない、（２）キャパシタ１３が配置されていない、（３）ドレイン端子Ｄ２と接地端子５４とが、電源端子５３を介して接続されていない、点が構成として異なる。以下、比較例に係る増幅回路５００について、実施の形態１に係る増幅回路１と同じ点は説明を省略し、異なる点を中心に説明する。
比較例に係る増幅回路５００において、ドレイン端子Ｄ１はソース端子Ｓ２と接続され、ソース端子Ｓ１はインダクタ２１を介して接地端子５５と接続され、ゲート端子Ｇ１はキャパシタ２２を介して入力端子５１と接続されている。また、ドレイン端子Ｄ２はキャパシタ１５を介して出力端子５２と接続され、ゲート端子Ｇ２はキャパシタ１２を介して接地端子５４と接続されている。つまり、トランジスタ１０は、トランジスタ２０とカスコード接続されており、増幅回路５００は、カスコード接続型の増幅回路を構成している。
ここで、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１および電源端子５３を介して接続されていない。
比較例に係る増幅回路５００の上記構成によれば、トランジスタ１０のゲート端子Ｇ２は、（キャパシタ１２を介して高周波的に）接地されている。このとき、ゲート端子Ｇ２を（高周波的に）接地するための配線などにより、ゲート端子に寄生インダクタンス成分ＬＧ１が発生する。
このため、増幅回路５００では、寄生インダクタンス成分ＬＧ１に起因して、ゲート端子Ｇ２の電位が（高周波的に）接地固定されないことが原因でトランジスタの安定性が低下し、帰還がかかり１以上のループゲインを持った状態となると発振が起こってしまう。
特に寄生インダクタンスＬＧ１のインピーダンスは、より高周波ほど大きくなり、トランジスタ１０のゲート端子Ｇ２の接地性が弱まる。これにより、ゲート端子Ｇ２を介した帰還がかかりやすくなる。一般的に、数十ＧＨｚまでゲインを有する高性能なトランジスタが用いられる場合、この帰還により形成されるループのループゲインは１以上である可能性が出てきてしまう。
図５は、比較例に係る増幅回路５００の安定係数を示すグラフである。同図には、ゲート端子Ｇ２に発生する寄生インダクタンス値を変化させた場合（ＬＧ１＝０ｎＨ〜０．１ｎＨ）の増幅回路５００の安定係数（Ｋファクタ）の周波数特性が示されている。同図に示すように、比較例に係る増幅回路５００は、ゲート端子Ｇ２に０．０２ｎＨ以上の寄生インダクタンスが発生すると安定係数（Ｋファクタ）が悪化する。さらに、寄生インダクタンスＬＧ１が大きくなる（ＬＧ１＝０．０３ｎＨ以上）ほど、１０ＧＨｚ以上の周波数帯域において安定係数（Ｋファクタ）が１より小さくなり、発振する可能性が高くなり、不安定な増幅動作をしてしまう。
これに対して、本実施の形態に係る増幅回路１によれば、ゲート端子Ｇ２に寄生インダクタンスＬＧ１（ＬＧ１＝０ｎＨ〜０．１ｎＨ）が発生しても、高周波帯域（〜３０ＧＨｚ）において安定係数（Ｋファクタ）は１以上とできるので、発振が防止された安定な増幅動作を提供することが可能となる。
［１．３ 変形例１に係る増幅回路］
図６Ａは、実施の形態１の変形例１に係る増幅回路１Ａの動作時における回路状態を示す図である。また、図６Ｂは、実施の形態１の変形例１に係る増幅回路１Ａの非動作時における回路状態を示す図である。
図６Ａおよび図６Ｂに示すように、本変形例に係る増幅回路１Ａは、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５４および５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１３および１５と、スイッチ１４と、抵抗素子１６と、を備える。本変形例に係る増幅回路１Ａは、実施の形態１に係る増幅回路１と比較して、抵抗素子１６が付加されている点のみが構成として異なる。以下、変形例１に係る増幅回路１Ａについて、実施の形態１に係る増幅回路１と同じ点は説明を省略し、異なる点を中心に説明する。
抵抗素子１６は、電源端子５３とキャパシタ１３との間に直列配置された第２抵抗素子である。なお、抵抗素子１６は、ゲート端子Ｇ２と電源端子５３とを結ぶ第２経路に配置されていればよい。これにより、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１、スイッチ１４、抵抗素子１６、およびキャパシタ１３を介して接続される。
本変形例に係る増幅回路１Ａの上記構成によれば、ドレイン端子Ｄ２とゲート端子Ｇ２とは、スイッチ１４を介して接続される。このため、スイッチ１４の導通時において、ドレイン端子Ｄ２、インダクタ１１、スイッチ１４、抵抗素子１６、キャパシタ１３、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間において高周波信号の帰還回路を構成する。ここで、スイッチ１４は、導通状態ではオン抵抗を有するため、上記帰還回路は、当該オン抵抗と抵抗素子１６との直列抵抗成分により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。このため、スイッチ１４のオン抵抗だけでは、帰還信号を減衰させるための抵抗値が確保されない場合であっても、抵抗素子１６により十分なループ減衰を実現することが可能となる。
なお、抵抗素子１６は、第１経路上および第２経路上のいずれかに直列配置された、第２抵抗素子または第２スイッチ素子であってもよい。これにより、スイッチ１４が導通状態の場合に、スイッチ１４のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、第２抵抗性素子により十分なループ減衰を実現することが可能となる。
また、上記第２経路上に配置されたキャパシタ１３により、第２経路において、高周波信号を選択的に通過させている。これにより、ゲート端子に寄生インダクタンス成分が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の高周波信号の帰還信号は減衰されるので、発振が防止された安定な増幅回路１Ａを提供することが可能となる。
なお、増幅回路１Ａが増幅動作をしていない場合に、スイッチ１４が非導通状態となることにより、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるオフリーク電流を抑制できる。この観点から、スイッチ１４は、上記第１経路上に配置されていることが望ましい。ただし、上記帰還回路がスイッチ１４のオン抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成できるという観点から、スイッチ１４は、ゲート端子Ｇ２、キャパシタ１３、抵抗素子１６、および電源端子５３を結ぶ第２経路上に配置されていてもよい。
また、スイッチ１４は、導通状態および非導通状態を切り替えるスイッチ素子でなく、第１抵抗素子（第１抵抗性素子）であってもよい。ただし、この場合には、上記第１抵抗素子により上記オフリーク電流を抑制できる効果は低い。このため、第１抵抗素子は、上記第１経路上および上記第２経路のいずれかに配置されていればよく、第１抵抗素子および抵抗素子１６（第２抵抗素子）の２つの抵抗素子により、帰還信号の減衰度を調整することが可能となる。
また、図６Ａに示すように、高周波信号（ＲＦｉｎ）が入力され、増幅回路１Ａが増幅動作している場合には、スイッチ１４は導通状態となっている。一方、図６Ｂに示すように、増幅回路１Ａが増幅動作していない場合には、スイッチ１４は非導通状態となっている。
増幅動作時には、スイッチ１４は導通状態でオン抵抗を有するので、ドレイン端子Ｄ２とゲート端子Ｇ２との間の帰還信号は減衰され、発振が防止された安定な増幅回路１Ａを提供することが可能となる。一方、増幅非動作時には、スイッチ１４は非導通状態となり、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるオフリーク電流を抑制できる。
［１．４ 変形例２に係る増幅回路］
図７は、実施の形態１の変形例２に係る増幅回路１Ｂおよびその周辺回路の回路構成図である。図７に示すように、本変形例に係る増幅回路１Ｂは、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５４および５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１３および１５と、スイッチ１４と、抵抗素子１７と、を備える。本変形例に係る増幅回路１Ｂは、変形例１に係る増幅回路１Ａと比較して、抵抗素子１６の代わりに抵抗素子１７が付加されている点のみが構成として異なる。以下、変形例２に係る増幅回路１Ｂについて、変形例１に係る増幅回路１Ａと同じ点は説明を省略し、異なる点を中心に説明する。
抵抗素子１７は、電源端子５３とインダクタ１１との間に直列配置された第２抵抗素子である。なお、抵抗素子１７は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路に配置されていればよい。これにより、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１、抵抗素子１７、スイッチ１４、電源端子５３、およびキャパシタ１３を介して接続される。
本変形例に係る増幅回路１Ｂの上記構成によれば、ドレイン端子Ｄ２とゲート端子Ｇ２とは、スイッチ１４を介して接続される。このため、スイッチ１４の導通時には、ドレイン端子Ｄ２、インダクタ１１、抵抗素子１７、スイッチ１４、キャパシタ１３、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間における高周波信号の帰還回路を構成する。ここで、スイッチ１４は、導通状態ではオン抵抗を有するため、上記帰還回路は、当該オン抵抗と抵抗素子１７との直列接続抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。このため、スイッチ１４のオン抵抗だけでは、帰還信号を減衰させるための抵抗値が確保されない場合であっても、抵抗素子１７により十分なループ減衰を実現することが可能となる。
また、スイッチ１４は、導通状態および非導通状態を切り替えるスイッチ素子でなく、第１抵抗素子（抵抗性素子）であってもよい。この場合には、上記第１抵抗素子により上記オフリーク電流を抑制できる効果は低い。このため、第１抵抗素子は、上記第１経路上または上記第２経路に配置されていればよく、第１抵抗素子および抵抗素子１７（第２抵抗素子）の２つの抵抗素子により、帰還信号の減衰度を調整することが可能となる。
なお、抵抗素子１７は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に配置されていればよいが、図７に示すように、電源端子５３とインダクタ１１との間に直列配置されている場合には、抵抗素子１７は、トランジスタ１０および２０、ならびに、インダクタ１１とキャパシタ１５とで構成される整合回路よりも外側の領域に配置されることとなるため、トランジスタ１０および２０で構成される増幅器のゲインに影響はない。
［１．５ 変形例３に係る増幅回路］
図８は、実施の形態１の変形例３に係る増幅回路１Ｃおよびその周辺回路の回路構成図である。図８に示すように、本変形例に係る増幅回路１Ｃは、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５４および５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１３および１５と、スイッチ１４と、抵抗素子１８と、を備える。本変形例に係る増幅回路１Ｃは、変形例２に係る増幅回路１Ｂと比較して、抵抗素子１７の代わりに抵抗素子１８が付加されている点のみが構成として異なる。以下、変形例３に係る増幅回路１Ｃについて、変形例２に係る増幅回路１Ｂと同じ点は説明を省略し、異なる点を中心に説明する。
抵抗素子１８は、インダクタ１１と並列接続された第３抵抗素子である。これにより、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１と抵抗素子１８との並列接続回路、スイッチ１４、電源端子５３、およびキャパシタ１３を介して接続されている。
本変形例に係る増幅回路１Ｃの上記構成によれば、ドレイン端子Ｄ２とゲート端子Ｇ２とは、スイッチ１４を介して接続される。このため、スイッチ１４の導通時には、ドレイン端子Ｄ２、上記並列接続回路、スイッチ１４、キャパシタ１３、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間における高周波信号の帰還回路を構成する。ここで、スイッチ１４は、導通状態ではオン抵抗を有するため、上記帰還回路は、当該オン抵抗と上記並列接続回路との直列接続回路により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。このため、スイッチ１４のオン抵抗だけでは、帰還信号を減衰させるための抵抗値が確保されない場合であっても、抵抗素子１８により十分なループ減衰を実現することが可能となる。
また、スイッチ１４は、導通状態および非導通状態を切り替えるスイッチ素子でなく、第１抵抗素子（抵抗性素子）であってもよい。この場合には、上記第１抵抗素子により上記オフリーク電流を抑制できる効果は低い。このため、第１抵抗素子は、上記第１経路上または上記第２経路に配置されていればよく、第１抵抗素子および抵抗素子１８（第３抵抗素子）の２つの抵抗素子により、帰還信号の減衰度を調整することが可能となる。
（実施の形態２）
実施の形態１に係る増幅回路は、カスコード接続されたトランジスタ１０のゲート端子が接地された構成を有するが、本実施の形態では、カスコード接続されたトランジスタ１０のゲート端子が電源電圧に固定された構成を有する増幅回路について説明する。
［２．１ 増幅回路の構成］
図９は、実施の形態２に係る増幅回路２およびその周辺回路の回路構成図である。同図に示すように、増幅回路２は、入力端子５１と、出力端子５２と、電源端子５３と、接地端子５５と、トランジスタ１０および２０と、インダクタ１１および２１と、キャパシタ１５と、スイッチ１４と、を備える。本実施の形態に係る増幅回路２は、実施の形態１に係る増幅回路１と比較して、接地端子５４がなく、ゲート端子Ｇ２が（高周波的に）電源電圧に固定されている点が構成として異なる。以下、本実施の形態２に係る増幅回路２について、実施の形態１に係る増幅回路１と同じ点は説明を省略し、異なる点を中心に説明する。
電源端子５３には、直流電源電圧を発生する電源３１に接続される。また、接地端子５５は、接地される。入力端子５１には、高周波信号（ＲＦｉｎ）が入力され、出力端子５２からは、トランジスタ１０および２０により増幅された高周波信号（ＲＦｏｕｔ）が出力される。
本実施の形態に係る増幅回路２において、ドレイン端子Ｄ１はソース端子Ｓ２と接続され、ソース端子Ｓ１はインダクタ２１を介して接地端子５５と接続され、ゲート端子Ｇ１はキャパシタ２２を介して入力端子５１と接続されている。また、ドレイン端子Ｄ２はキャパシタ１５を介して出力端子５２と接続され、ゲート端子Ｇ２はキャパシタ１２を介して電源端子５３と接続されている。つまり、トランジスタ１０は、トランジスタ２０とカスコード接続されており、増幅回路２は、カスコード接続型の増幅回路を構成している。
スイッチ１４は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に直列配置されたスイッチ素子であり、導通状態ではオン抵抗を有する抵抗素子として機能する、いわゆる第１抵抗性素子である。
つまり、上記接続構成によれば、ドレイン端子Ｄ２とゲート端子Ｇ２とは、インダクタ１１、スイッチ１４、および電源端子５３を介して接続されている。
本実施の形態に係る増幅回路２の上記構成によれば、トランジスタ１０のゲート端子Ｇ２は、（キャパシタ１２を介して高周波的に）直流電源電圧と接続されている。このとき、電源端子５３と電源３１とを接続するための配線などにより、ゲート端子Ｇ２に、当該配線に起因した寄生インダクタンス成分が発生する。
このため、ゲート端子Ｇ２の電位が（高周波的に）固定されないことが原因でトランジスタの安定性が低下し、帰還がかかり１以上のループゲインを持った状態となると発振が起こってしまう可能性がある。
これに対して、本実施の形態に係る増幅回路２の上記構成によれば、出力端子５２につながるドレイン端子Ｄ２と、ゲート端子Ｇ２とは、スイッチ１４を介して（高周波的に）接続される。このため、スイッチ１４の導通時には、ドレイン端子Ｄ２、インダクタ１１、スイッチ１４、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間における高周波信号の帰還回路を構成する。ここで、スイッチ１４は、導通状態ではオン抵抗を有するため、上記帰還回路は、当該オン抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。また、ゲート端子Ｇ２は、（キャパシタ１２を介して）接地されておらず、上記第２経路上には、スイッチ１４などの抵抗性素子は配置されていないので、ゲート端子Ｇ２の電位を安定的に電源電位に設定している。これにより、ゲート端子Ｇ２に寄生インダクタンス成分が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の高周波帰還信号は減衰されるので、発振が防止された安定な増幅回路２を提供することが可能となる。
なお、増幅回路２が増幅動作をしていない場合に、スイッチ１４が非導通状態となることにより、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるオフリーク電流を抑制できる。
また、スイッチ１４は、導通状態および非導通状態を切り替えるスイッチ素子でなく、第１抵抗素子（第１抵抗性素子）であってもよい。この場合であっても、ドレイン端子Ｄ２、インダクタ１１、第１抵抗素子、およびゲート端子Ｇ２は、ドレイン端子Ｄ２とゲート端子Ｇ２との間における高周波信号の帰還回路を構成し、第１抵抗素子により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。よって、ゲート端子Ｇ２に寄生インダクタンス成分が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の高周波帰還信号は減衰されるので、発振が防止された安定な増幅回路２を提供することが可能となる。
なお、上記第１抵抗性素子（スイッチ１４または第１抵抗素子）は、インダクタ１１とゲート端子Ｇ２との間の上記第１経路上に直列配置されていることが好ましい。
インダクタ１１は、トランジスタ１０および２０と外部接続回路とのインピーダンスを整合するための整合用素子であるため、トランジスタ１０および２０が形成された領域の外に配置される。これにより、上記抵抗性素子は、トランジスタ１０および２０、ならびに、インダクタ１１とキャパシタ１５とで構成される整合回路よりも外側の領域に配置されるので、トランジスタ１０および２０で構成される増幅器のゲインに影響はない。
図１０Ａは、実施の形態２に係る増幅回路２の動作時における回路状態を示す図である。また、図１０Ｂは、実施の形態２に係る増幅回路２の非動作時における回路状態を示す図である。図１０Ａおよび図１０Ｂに示すように、スイッチ１４は、ドレイン端子Ｄ２と電源端子５３とを結ぶ第１経路上に直列配置されている。また、電源端子５３を電源３１と接続するための配線などにより、電源端子５３およびキャパシタ１２を介してゲート端子Ｇ２に寄生インダクタンスＬＧ２が発生している。
これに対して、図１０Ａに示すように、高周波信号（ＲＦｉｎ）が入力され、増幅回路２が増幅動作している場合には、スイッチ１４は導通状態となっている。一方、図２Ｂに示すように、増幅回路２が増幅動作していない場合には、スイッチ１４は非導通状態となっている。
増幅動作時には、スイッチ１４は導通状態でオン抵抗を有するので、上記帰還回路は、当該オン抵抗により、１以上のループゲインを有さない（帰還信号が減衰する）ループを形成する。これにより、ゲート端子Ｇ２に寄生インダクタンスＬＧ２が発生しても、上記ループにより、ドレイン端子Ｄ２とゲート端子Ｇ２との間の帰還信号は減衰されるので、発振が防止された安定な増幅回路２を提供することが可能となる。
一方、増幅非動作時には、スイッチ１４は非導通状態となり、電源端子５３から、ドレイン端子Ｄ２、ソース端子Ｓ２、ドレイン端子Ｄ１、およびソース端子Ｓ１を経由して接地端子５５へ流れる、いわゆるオフリーク電流を抑制できる。
つまり、スイッチ１４が上記第１経路上に直列配置されている増幅回路２では、増幅動作する場合には、増幅回路２の発振を抑制でき、増幅動作しない場合には、増幅回路２のオフリーク電流を抑制できる。
寄生インダクタンスＬＧ２のインピーダンス（ｊωＬＧ２）は、周波数が高いほど大きくなり、ゲートを介した帰還がかかりやすくなる。一般的に、高性能で数十ＧＨｚまでゲインを有するトランジスタが用いられる場合、この帰還により形成されるループのループゲインは１以上である可能性が出てきてしまう。さらに、上記のような高性能なトランジスタほど、オフリーク電流が大きい傾向にある。
これに対して、本実施の形態に係る増幅回路２では、トランジスタ１０および２０の高周波増幅性能が高くても帰還信号が減衰する帰還回路を形成でき、かつ、オフリーク電流を抑制できるという特性を有する。
なお、本実施の形態に係る増幅回路２において、第１経路上および第２経路上のうち第２経路上のみに直列配置された、第２抵抗素子または第２スイッチ素子である第２抵抗性素子を備えてもよい。これにより、第１スイッチ素子が導通状態の場合に、第１スイッチ素子のオン抵抗だけでは、必要な抵抗値が確保されない場合であっても、ゲート端子Ｇ２の電位を固定しつつ、第２抵抗性素子により十分なループ減衰を実現することが可能となる。
［２．２ 増幅回路の安定係数］
図１１は、実施の形態２に係る増幅回路２の安定係数を示すグラフである。同図には、実施の形態２に係る増幅回路２（スイッチ１４有り（オン））、および、比較例に係る増幅回路（スイッチ１４無し）の安定係数（Ｋファクタ）の周波数特性が示されている。比較例に係る増幅回路は、実施の形態２に係る増幅回路２と比較して、スイッチ１４が配置されていない点のみが構成として異なる。
同図に示すように、比較例に係る増幅回路では、ゲート端子Ｇ２に寄生インダクタンスＬＧ２が発生すると、増幅動作時には、高周波帯域（〜３０ＧＨｚ）において安定係数（Ｋファクタ）が１より小さくなる周波数帯域が存在するため、当該高周波帯域において、発振が発生してしまう可能性が高い。
これに対して、本実施の形態に係る増幅回路２は、ゲート端子Ｇ２に寄生インダクタンスＬＧ２が発生しても、増幅動作時には、高周波帯域（〜３０ＧＨｚ）において安定係数（Ｋファクタ）は１以上とできるので、発振が防止された安定な増幅動作を提供することが可能となる。
（その他の実施の形態など）
以上、本発明の実施の形態に係る増幅回路について、実施の形態１および２を挙げて説明したが、本発明の増幅回路は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る増幅回路を内蔵した各種機器も本発明に含まれる。
例えば、実施の形態２に係る増幅回路２に対して、実施の形態１の変形例２に係る抵抗素子１７（第１経路上に直列配置された第２抵抗素子）、または、実施の形態１の変形例３に係る抵抗素子１８（インダクタ１１と並列接続された第３抵抗素子）が付加された増幅回路も本発明に含まれる。
なお、上記実施の形態に係る増幅回路において、図面に開示された各回路素子および信号経路を接続する経路の間に別の高周波回路素子および配線などが挿入されていてもよい。
本発明は、高周波信号を増幅するカスコード接続型の増幅回路として、通信機器に広く利用できる。
１、１Ａ、１Ｂ、１Ｃ、２、５００ 増幅回路
１０、２０ トランジスタ
１１、２１ インダクタ
１２、１３、１５、２２ キャパシタ
１４ スイッチ
１６、１７、１８ 抵抗素子
３１ 電源
５１ 入力端子
５２ 出力端子
５３ 電源端子
５４、５５ 接地端子
５６、５７ バイアス端子
Ｄ１、Ｄ２ ドレイン端子
Ｇ１、Ｇ２ ゲート端子
ＬＧ１、ＬＧ２ 寄生インダクタンス
Ｓ１、Ｓ２ ソース端子

Claims (13)

  1. 高周波信号が入力される入力端子と、
    増幅された前記高周波信号を出力する出力端子と、
    直流電源電圧を発生する電源に接続される電源端子と、
    第１端子、第２端子、および、前記入力端子を介して高周波信号が入力される第１制御端子を有する第１トランジスタと、
    前記第２端子と接続された第３端子、増幅された高周波信号を出力する第４端子、および接地された第２制御端子を有し、前記第１トランジスタとカスコード接続された第２トランジスタと、
    前記第２制御端子と前記電源端子とを結ぶ第２経路上に直列配置された第１容量素子と、
    前記第４端子と前記電源端子とを結ぶ第１経路上および前記第２経路上のいずれかに直列配置された、第１抵抗素子または第１スイッチ素子である第１抵抗性素子と、を備え、
    前記第４端子と前記第２制御端子とは、前記第１抵抗性素子および前記第１容量素子を介して接続されている、
    増幅回路。
  2. さらに、
    前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された第１インダクタンス素子と、
    前記第４端子と前記出力端子との間に直列配置された第２容量素子と、を備え、
    前記第１抵抗性素子は、前記第１インダクタンス素子と前記第２制御端子との間の前記第１経路上および前記第２経路上のいずれかに直列配置されている、
    請求項１に記載の増幅回路。
  3. 前記第１抵抗性素子は、前記第１抵抗素子であり、
    前記第１抵抗素子は、前記第１経路上および前記第２経路上のうち前記第２経路上のみに直列配置されている、
    請求項１または２に記載の増幅回路。
  4. 前記第１抵抗性素子は、前記第１スイッチ素子であり、
    前記第１スイッチ素子は、前記第４端子と前記電源端子とを結ぶ前記第１経路上に直列配置されている、
    請求項１または２に記載の増幅回路。
  5. 前記増幅回路が増幅動作する場合、前記第１スイッチ素子は導通状態となり、
    前記増幅回路が増幅動作しない場合、前記第１スイッチ素子は非導通状態となる、
    請求項４に記載の増幅回路。
  6. さらに、
    前記第１経路上および前記第２経路上のいずれかに直列配置された、第２抵抗素子または第２スイッチ素子である第２抵抗性素子を備える、
    請求項４または５に記載の増幅回路。
  7. さらに、
    前記第１インダクタンス素子に並列接続された第３抵抗素子を備える、
    請求項２に記載の増幅回路。
  8. 高周波信号が入力される入力端子と、
    増幅された前記高周波信号を出力する出力端子と、
    直流電源電圧を発生する電源に接続される電源端子と、
    第１端子、第２端子、および高周波信号が入力される第１制御端子を有する第１トランジスタと、
    前記第２端子と接続された第３端子、増幅された高周波信号を出力する第４端子、および第２制御端子を有し、前記第１トランジスタとカスコード接続された第２トランジスタと、
    前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された、第１抵抗素子または第１スイッチ素子である第１抵抗性素子と、を備え、
    前記第４端子と前記第２制御端子とは、前記第１抵抗性素子を介して接続されている、
    増幅回路。
  9. さらに、
    前記第４端子と前記電源端子とを結ぶ第１経路上に直列配置された第１インダクタンス素子と、
    前記第４端子と前記出力端子との間に直列配置された第２容量素子と、を備え、
    前記第１抵抗性素子は、前記第１インダクタンス素子と前記電源端子との間の前記第１経路上に直列配置されている、
    請求項８に記載の増幅回路。
  10. 前記第１抵抗性素子は、前記第１スイッチ素子であり、
    前記第１スイッチ素子は、前記第４端子と前記電源端子とを結ぶ前記第１経路上に直列配置されている、
    請求項８または９に記載の増幅回路。
  11. 前記増幅回路が増幅動作する場合、前記第１スイッチ素子は導通状態となり、
    前記増幅回路が増幅動作しない場合、前記第１スイッチ素子は非導通状態となる、
    請求項１０に記載の増幅回路。
  12. さらに、
    前記第１経路上および前記第２制御端子と前記電源端子とを結ぶ第２経路上のうち前記第２経路上のみに直列配置された、第２抵抗素子または第２スイッチ素子である第２抵抗性素子を備える、
    請求項１０または１１に記載の増幅回路。
  13. さらに、
    前記第１インダクタンス素子に並列接続された第３抵抗素子を備える、
    請求項９に記載の増幅回路。
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