JP2022101825A - 増幅回路 - Google Patents

Abstract

【課題】ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路を提供する。
【解決手段】増幅回路１は、入力端子ｔ１と、出力端子ｔ２と、並列に接続されたトランジスタＴｒ１およびＴｒ２と、キャパシタＣ１と、キャパシタＣ２とを有する増幅器１０と、インダクタＬ１、Ｌ２またはＬ３と、を備える。トランジスタＴｒ１およびＴｒ２は、入力端子ｔ１に接続されたゲート、グランドに接続されたソース、および、出力端子ｔ２に接続されたドレインを有する。インダクタＬ１、Ｌ２またはＬ３は、入力端子ｔ１と接続点Ｎ１との間に設けられる。キャパシタＣ１は、接続点Ｎ１とトランジスタＴｒ１のゲートとを結ぶ経路上に配置され、キャパシタＣ２は、接続点Ｎ１とトランジスタＴｒ２のゲートとを結ぶ経路上に配置され、キャパシタＣ１のキャパシタンスとキャパシタＣ２のキャパシタンスとは異なる。
【選択図】図１

Description

本発明は、増幅回路に関する。

従来、並列接続された複数のトランジスタを含む第１トランジスタ回路と、第１トランジスタ回路とカスコード接続された第２トランジスタ回路と、上記複数のトランジスタのそれぞれのゲートに接続された複数のキャパシタを含む増幅回路が開示されている（例えば特許文献１）。これによれば、第１トランジスタ回路に含まれる並列接続された複数のトランジスタに選択的にバイアスを供給することにより、第１トランジスタ回路の実効トランジスタサイズを変化させて、利得を調整することができる。

国際公開第２０１９／０３１５５３号

例えば、上記特許文献１に開示された増幅回路において、複数のトランジスタの並列接続の接続点と入力端子との間に、入力整合回路としてインダクタを配置した場合、当該インダクタと接続される複数のキャパシタのキャパシタンスを大きくすれば、ＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）値の劣化を抑制できる。しかしながら、複数のキャパシタのキャパシタンスを一様に大きくすると、回路の大型化を招くおそれがある。

そこで、本発明は、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路を提供することを目的とする。

本発明の一態様に係る増幅回路は、入力端子と、出力端子と、入力端子と出力端子との間に設けられ、並列に接続された第１トランジスタおよび第２トランジスタと、第１キャパシタと、第２キャパシタとを有する増幅器と、インダクタと、を備え、第１トランジスタは、入力端子に接続された第１制御端子、グランドに接続された第１端子、および、出力端子に接続された第２端子を有し、第２トランジスタは、入力端子に接続された第２制御端子、グランドに接続された第３端子、および、出力端子に接続された第４端子を有し、インダクタは、入力端子と、第１トランジスタおよび第２トランジスタの並列接続の入力端子側の接続点との間に設けられ、第１キャパシタは、上記接続点と第１制御端子とを結ぶ経路上に配置され、第２キャパシタは、上記接続点と第２制御端子とを結ぶ経路上に配置され、第１キャパシタのキャパシタンスと第２キャパシタのキャパシタンスとは異なる。

本発明によれば、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路を実現できる。

図１は、実施の形態１に係る増幅回路の一例を示す回路構成図である。 図２は、実施の形態２に係る増幅回路の一例を示す回路構成図である。 図３は、実施の形態３に係る増幅回路の一例を示す回路構成図である。 図４は、実施の形態４に係る増幅回路の一例を示す回路構成図である。

（本発明の一態様を得るに至った経緯）
まず、本発明の一態様を得るに至った経緯について説明する。

低いＮＦ値の増幅回路を実現するためには、増幅回路の整合回路として用いられるインダクタのＱ値を高くすることが好ましい。しかしながら、制約されたサイズを超えないようにインダクタを製作する場合、大きなインダクタンスを得ようとするとＱ値が低下してＮＦ値が劣化してしまう。サイズの制約を緩和すればインダクタのＱ値を高めることはできるが、増幅回路が大型化、高コスト化してしまう。

そこで、増幅回路の整合回路として用いられるキャパシタのキャパシタンスを大きくすることで、インダクタのインダクタンスを小さくすることができる。すなわち、インダクタのＱ値を高くしてＮＦ値の劣化を抑制できる。しかしながら、キャパシタンスの大きいキャパシタはサイズが大きく、やはり増幅回路が大型化、高コスト化してしまう。特に、上記特許文献１に開示された増幅回路のように、複数のトランジスタと、複数のトランジスタに接続された複数のキャパシタを備える増幅回路の場合、複数のキャパシタのキャパシタンスを一様に大きくすると、増幅回路がさらに大型化してしまう。

そこで、以下では、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路について説明する。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ、または大きさの比は、必ずしも厳密ではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する場合がある。また、以下の実施の形態において、「接続される」とは、直接接続される場合だけでなく、他の素子（例えば、キャパシタまたはインダクタ等）を介して電気的に接続される場合も含まれる。また、素子が経路上に配置されるとは、当該素子が当該経路に挿入されることを意味する。

（実施の形態１）
実施の形態１について、図１を用いて説明する。

［回路構成］
図１は、実施の形態１に係る増幅回路１の一例を示す回路構成図である。

増幅回路１は、入力された高周波信号を増幅して出力する回路である。増幅回路１は、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）であってもよいし、ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）であってもよい。増幅回路１は、入力端子ｔ１、出力端子ｔ２ならびにバイアス端子ｔ３およびｔ４を備える。入力端子ｔ１は、高周波信号が入力される端子であり、出力端子ｔ２は、増幅された高周波信号が出力される端子である。バイアス端子ｔ３およびｔ４は、バイアスが入力される端子である。

増幅回路１は、増幅器１０、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４およびＬ５、キャパシタＣ３、Ｃ４およびＣ５、ならびに、抵抗Ｒ１およびＲ２を備える。

増幅器１０は、入力端子ｔ１と出力端子ｔ２との間に設けられる。増幅器１０は、並列に接続されたトランジスタＴｒ１およびＴｒ２と、キャパシタＣ１と、キャパシタＣ２とを有する。トランジスタＴｒ１は第１トランジスタの一例であり、トランジスタＴｒ２は第２トランジスタの一例であり、キャパシタＣ１は第１キャパシタの一例であり、キャパシタＣ２は第２キャパシタの一例である。

トランジスタＴｒ１は、入力端子ｔ１と出力端子ｔ２とを結ぶ経路上に配置される。トランジスタＴｒ１は、例えば半導体基板に形成される。トランジスタＴｒ１は、入力端子ｔ１に接続された第１制御端子、グランドに接続された第１端子、および、出力端子ｔ２に接続された第２端子を有する。第１制御端子はゲートまたはベースであり、第１端子はソースまたはエミッタであり、第２端子はドレインまたはコレクタである。例えば、トランジスタＴｒ１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、この場合、第１制御端子はゲートとなり、第１端子はソースとなり、第２端子はドレインとなる。

トランジスタＴｒ１のゲートは、インダクタＬ１およびＬ２ならびにキャパシタＣ１を介して入力端子ｔ１に接続され、抵抗Ｒ１を介してバイアス端子ｔ３に接続される。トランジスタＴｒ１のソースは、インダクタＬ５を介してグランドに接続される。トランジスタＴｒ１のドレインは、キャパシタＣ３を介して出力端子ｔ２に接続され、インダクタＬ４およびキャパシタＣ４を介して電源Ｖｄｄに接続される。

トランジスタＴｒ２は、入力端子ｔ１と出力端子ｔ２とを結ぶ経路上に配置される。トランジスタＴｒ２は、例えば半導体基板に形成される。トランジスタＴｒ２は、入力端子ｔ１に接続された第２制御端子、グランドに接続された第３端子、および、出力端子ｔ２に接続された第４端子を有する。第２制御端子はゲートまたはベースであり、第３端子はソースまたはエミッタであり、第４端子はドレインまたはコレクタである。例えば、トランジスタＴｒ２は、ＭＯＳＦＥＴであり、この場合、第２制御端子はゲートとなり、第３端子はソースとなり、第４端子はドレインとなる。

トランジスタＴｒ２のゲートは、インダクタＬ１およびＬ２ならびにキャパシタＣ２を介して入力端子ｔ１に接続され、抵抗Ｒ２を介してバイアス端子ｔ４に接続される。トランジスタＴｒ２のソースは、インダクタＬ５を介してグランドに接続される。トランジスタＴｒ２のドレインは、キャパシタＣ３を介して出力端子ｔ２に接続され、インダクタＬ４およびキャパシタＣ４を介して電源Ｖｄｄに接続される。

トランジスタＴｒ１のゲートとトランジスタＴｒ２のゲートとが接続され、トランジスタＴｒ１のドレインとトランジスタＴｒ２のドレインとが接続されることで、トランジスタＴｒ１とトランジスタＴｒ２とは並列に接続される。

例えば、トランジスタＴｒ１のサイズは、トランジスタＴｒ２のサイズよりも大きい。具体的には、トランジスタＴｒ１のゲートのＷＬ比（ゲート幅とゲート長との比）は、トランジスタＴｒ２のゲートのＷＬ比よりも大きい。サイズの大きいトランジスタＴｒ１は、相対的に利得が大きく、相対的に小さな高周波信号を増幅するのに適しており、低いＮＦ値が求められる場合が多い。サイズの小さいトランジスタＴｒ２は、相対的に利得が小さく、相対的に大きな高周波信号を増幅するのに適しており、低いＮＦ値が求められない場合が多い。なお、トランジスタＴｒ１およびＴｒ２がバイポーラトランジスタである場合には、トランジスタＴｒ１およびＴｒ２のサイズはそれぞれのベースのＷＬ比（ベース幅とベース長との比）により比較してもよい。

インダクタＬ１、Ｌ２およびＬ３は、入力端子ｔ１と、トランジスタＴｒ１およびＴｒ２の並列接続の入力端子ｔ１側の接続点Ｎ１との間に設けられるインダクタの一例である。接続点Ｎ１は、トランジスタＴｒ１のゲートとトランジスタＴｒ２のゲートとの接続点である。入力端子ｔ１と接続点Ｎ１との間に設けられるインダクタは、入力端子ｔ１と接続点Ｎ１とを結ぶ経路上に配置されるインダクタであってもよいし、当該経路上のノードとグランドとの間に接続されるインダクタであってもよい。

インダクタＬ１は、入力端子ｔ１と接続点Ｎ１とを結ぶ経路上に配置される。インダクタＬ１は、トランジスタＴｒ１およびＴｒ２の入力インピーダンスの整合のための入力整合回路を構成する。インダクタＬ１は、トランジスタＴｒ１およびＴｒ２が形成された半導体基板にコイル状またはスパイラル状に形成されてもよい。

インダクタＬ２は、入力端子ｔ１と接続点Ｎ１とを結ぶ経路上において、インダクタＬ１と直列に接続される。インダクタＬ２は、トランジスタＴｒ１およびＴｒ２の入力インピーダンスの整合のための入力整合回路を構成する。インダクタＬ２は、トランジスタＴｒ１およびＴｒ２が形成された半導体基板にコイル状またはスパイラル状に形成されてもよい。

インダクタＬ３は、入力端子ｔ１と接続点Ｎ１とを結ぶ経路上のノード（具体的には、インダクタＬ１とインダクタＬ２とを結ぶ経路上のノード）とグランドとの間に接続される。インダクタＬ３は、トランジスタＴｒ１およびＴｒ２の入力インピーダンスの整合のための入力整合回路を構成する。インダクタＬ３は、トランジスタＴｒ１およびＴｒ２が形成された半導体基板にコイル状またはスパイラル状に形成されてもよい。

キャパシタＣ１は、接続点Ｎ１とトランジスタＴｒ１のゲートとを結ぶ経路上に配置される。キャパシタＣ１は、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路を構成する。また、キャパシタＣ１は、バイアス端子ｔ３に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。キャパシタＣ１は、トランジスタＴｒ１およびＴｒ２が形成された半導体基板に形成されてもよい。

キャパシタＣ２は、接続点Ｎ１とトランジスタＴｒ２のゲートとを結ぶ経路上に配置される。キャパシタＣ２は、トランジスタＴｒ２の入力インピーダンスの整合のための入力整合回路を構成する。また、キャパシタＣ２は、バイアス端子ｔ４に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。キャパシタＣ２は、トランジスタＴｒ１およびＴｒ２が形成された半導体基板に形成されてもよい。

キャパシタＣ１のキャパシタンスとキャパシタＣ２のキャパシタンスとは異なる。例えば、互いにキャパシタンスが異なるキャパシタＣ１およびＣ２は、電極の形状または大きさが異なっている。キャパシタンスが異なるとは、例えば、一方のキャパシタのキャパシタンスが他方のキャパシタのキャパシタンスに対して５％以上異なることを意味する。言い換えると、一方のキャパシタのキャパシタンスと他方のキャパシタのキャパシタンスとの差が５％未満の場合は、各キャパシタのキャパシタンスが同じであるとしてもよい。例えば、サイズの大きいトランジスタＴｒ１に接続されるキャパシタＣ１のキャパシタンスは、サイズの小さいトランジスタＴｒ２に接続されるキャパシタＣ２のキャパシタンスよりも大きい。

また、配線はインダクタンス成分を有するため、接続点Ｎ１とキャパシタＣ１とを接続する配線および接続点Ｎ１とキャパシタＣ２とを接続する配線をインピーダンス整合のために用いることができる。このとき、例えば、接続点Ｎ１とキャパシタＣ１とを接続する配線の配線長は、接続点Ｎ１とキャパシタＣ２とを接続する配線の配線長よりも短くてもよい。つまり、接続点Ｎ１とキャパシタＣ１とを接続する配線のインダクタンス成分は、接続点Ｎ１とキャパシタＣ２とを接続する配線のインダクタンス成分よりも小さくてもよい。

キャパシタＣ３は、トランジスタＴｒ１およびトランジスタＴｒ２の並列接続の出力端子ｔ２側の接続点Ｎ２と、出力端子ｔ２とを結ぶ経路上に配置される。接続点Ｎ２は、トランジスタＴｒ１のドレインとトランジスタＴｒ２のドレインとの接続点である。キャパシタＣ３は、トランジスタＴｒ１およびＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ３は、電源Ｖｄｄからの直流電流が出力端子ｔ２へ漏れることを阻止するＤＣカット用のキャパシタとしても機能する。

キャパシタＣ４は、接続点Ｎ２と電源Ｖｄｄとを結ぶ経路上に配置される。キャパシタＣ４は、トランジスタＴｒ１およびＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。

インダクタＬ４は、接続点Ｎ２と電源Ｖｄｄとを結ぶ経路上で、キャパシタＣ４と並列に接続される。インダクタＬ４は、トランジスタＴｒ１およびＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。また、インダクタＬ４は、電源Ｖｄｄに接続されるチョークインダクタとしても機能する。

キャパシタＣ５は、電源Ｖｄｄとグランドとの間に接続される。キャパシタＣ５は、バイパスコンデンサとして機能するが、トランジスタＴｒ１およびＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する場合もある。

インダクタＬ５は、トランジスタＴｒ１のソースおよびトランジスタＴｒ２のソースとグランドとの間に接続される。インダクタＬ５は、トランジスタＴｒ１およびＴｒ２の線形性を改善するためのソースデジェネレーションインダクタである。

トランジスタＴｒ１のゲートおよびトランジスタＴｒ２のゲートには、それぞれ、バイアスを供給するためのバイアス抵抗が接続される。

抵抗Ｒ１は、トランジスタＴｒ１のゲートとバイアス端子ｔ３とを結ぶ経路上に配置されるバイアス抵抗である。

抵抗Ｒ２は、トランジスタＴｒ２のゲートとバイアス端子ｔ４とを結ぶ経路上に配置されるバイアス抵抗である。

増幅器１０では、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタが切り替えられてもよい。例えば、トランジスタＴｒ１が増幅に用いられ、かつ、トランジスタＴｒ２が増幅に用いられなくてもよいし、トランジスタＴｒ２が増幅に用いられ、かつ、トランジスタＴｒ１が増幅に用いられなくてもよい。あるいは、トランジスタＴｒ１およびＴｒ２の両方が増幅に用いられてもよい。

例えば、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタを切り替える方法として、バイアスの制御を用いる方法がある。

トランジスタのゲートにバイアスを供給しないことで、当該トランジスタが駆動しないようにすることができる。例えば、トランジスタＴｒ１のゲートにバイアスを供給し、トランジスタＴｒ２のゲートにバイアスを供給しないようにすることで、トランジスタＴｒ１を用いて高周波信号を増幅することができる。例えば、トランジスタＴｒ２のゲートにバイアスを供給し、トランジスタＴｒ１のゲートにバイアスを供給しないようにすることで、トランジスタＴｒ２を用いて高周波信号を増幅することができる。例えば、トランジスタＴｒ１およびＴｒ２のゲートにバイアスを供給することで、トランジスタＴｒ１およびＴｒ２の両方を用いて高周波信号を増幅することができる。なお、トランジスタＴｒ１およびＴｒ２の両方を用いた増幅を行う際に、トランジスタＴｒ１のゲートに供給されるバイアスとトランジスタＴｒ２のゲートに供給されるバイアスとが異なっていてもよい。

なお、トランジスタＴｒ１を用いた増幅を行うときに、トランジスタＴｒ１に供給されるバイアスよりも小さい微小なバイアスがトランジスタＴｒ２に供給されてもよいし、トランジスタＴｒ２を用いた増幅を行うときに、トランジスタＴｒ２に供給されるバイアスよりも小さい微小なバイアスがトランジスタＴｒ１に供給されてもよい。

また、例えば、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタを切り替える方法として、スイッチの制御を用いる方法もあるが、これについては後述する。

また、トランジスタＴｒ１は、バイポーラトランジスタであってもよい。この場合、第１制御端子はベースとなり、第１端子はエミッタとなり、第２端子はコレクタとなる。また、トランジスタＴｒ２は、バイポーラトランジスタであってもよい。この場合、第２制御端子はベースとなり、第３端子はエミッタとなり、第４端子はコレクタとなる。上記の説明および以下の説明においてゲートとしているところをベースに置き換えてもよく、ソースとしているところをエミッタに置き換えてもよく、ドレインとしているところをコレクタに置き換えてもよい。

［効果等］
増幅回路１は、入力端子ｔ１と、出力端子ｔ２と、入力端子ｔ１と出力端子ｔ２との間に設けられ、並列に接続されたトランジスタＴｒ１およびＴｒ２と、キャパシタＣ１と、キャパシタＣ２とを有する増幅器１０と、インダクタＬ１、Ｌ２またはＬ３と、を備える。トランジスタＴｒ１は、入力端子ｔ１に接続されたゲート、グランドに接続されたソース、および、出力端子ｔ２に接続されたドレインを有し、トランジスタＴｒ２は、入力端子ｔ１に接続されたゲート、グランドに接続されたソース、および、出力端子ｔ２に接続されたドレインを有する。インダクタＬ１、Ｌ２またはＬ３は、入力端子ｔ１と、トランジスタＴｒ１およびＴｒ２の並列接続の入力端子ｔ１側の接続点Ｎ１との間に設けられる。キャパシタＣ１は、接続点Ｎ１とトランジスタＴｒ１のゲートとを結ぶ経路上に配置され、キャパシタＣ２は、接続点Ｎ１とトランジスタＴｒ２のゲートとを結ぶ経路上に配置され、キャパシタＣ１のキャパシタンスとキャパシタＣ２のキャパシタンスとは異なる。

これによれば、キャパシタＣ１およびＣ２のうちのいずれか一方のキャパシタのキャパシタンスを小さくしているため、キャパシタＣ１およびＣ２のキャパシタンスを一様に大きくするときよりも、回路の大型化を抑制できる。また、キャパシタＣ１およびＣ２のうちのいずれか一方のキャパシタのキャパシタンスを大きくしているため、ＮＦ値の劣化を抑制できる。

このように、キャパシタＣ１のキャパシタンスとキャパシタＣ２のキャパシタンスとを異ならせることで、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路１を実現できる。

例えば、トランジスタＴｒ１のサイズは、トランジスタＴｒ２のサイズよりも大きくてもよく、キャパシタＣ１のキャパシタンスは、キャパシタＣ２のキャパシタンスよりも大きくてもよい。

サイズの大きいトランジスタＴｒ１は、相対的に利得が大きく、相対的に小さな高周波信号を増幅するのに適しており、低いＮＦ値が求められる場合が多い。このため、トランジスタＴｒ１に接続されるキャパシタＣ１のキャパシタンスを大きくすることで、低いＮＦ値を実現できる。一方で、サイズの小さいトランジスタＴｒ２は、相対的に利得が小さく、相対的に大きな高周波信号を増幅するのに適しており、低いＮＦ値が求められない場合が多い。このため、トランジスタＴｒ２に接続されるキャパシタＣ２のキャパシタンスを小さくすることができる。これにより、ＮＦ値の劣化の抑制と回路の大型化の抑制とを効果的に行うことができる。

例えば、接続点Ｎ１とキャパシタＣ１とを接続する配線の配線長は、接続点Ｎ１とキャパシタＣ２とを接続する配線の配線長よりも短くてもよい。

これによれば、キャパシタＣ２のキャパシタンスを小さくしている分、トランジスタＴｒ２の入力インピーダンスの整合のために不足するインダクタンス成分を、接続点Ｎ１とキャパシタＣ２とを接続する配線の配線長を長くすることで補うことができる。

例えば、増幅器１０では、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタが切り替えられてもよい。

これによれば、状況に応じて、トランジスタＴｒ１およびＴｒ２のうちから最適なトランジスタを増幅に用いることができる。

例えば、相対的に小さな高周波信号を増幅する際にサイズの大きなトランジスタＴｒ１が増幅に用いられ、低いＮＦ値が求められる場合が多い。トランジスタＴｒ１に接続されるキャパシタＣ１のキャパシタンスは大きいため、インダクタＬ１、Ｌ２またはＬ３に求められるインダクタンスが小さくなり、制約されたサイズで実現できるＱ値を大きくすることができる。このため、相対的に小さな高周波信号を増幅するために必要となる一定以上の利得を保ちながら、キャパシタンスの大きいキャパシタＣ１によって低いＮＦ値を実現できる。

例えば、相対的に大きな高周波信号を増幅する際にサイズの小さな低消費電流のトランジスタＴｒ２が増幅に用いられ、この場合、低いＮＦ値は求められない場合が多い。低いＮＦ値が求められないため、トランジスタＴｒ２に接続されるキャパシタＣ２のキャパシタンスは小さくてもよく、低消費電流および回路の小型化を実現できる。

このように、大利得用のトランジスタＴｒ１が増幅に用いられる場合には、トランジスタＴｒ１に接続されるキャパシタＣ１のキャパシタンスが大きいため、ＮＦ値を低くすることができ、小利得用のトランジスタＴｒ２が増幅に用いられる場合には、トランジスタＴｒ２に接続されるキャパシタＣ２のキャパシタンスが小さいため、回路を小型化することができる。したがって、大利得にも小利得にも対応でき、かつ、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路１を実現できる。

なお、トランジスタＴｒ１およびＴｒ２の両方、さらには、トランジスタＴｒ１およびＴｒ２を含む複数のトランジスタが増幅に用いられてもよく、複数のトランジスタから増幅に用いられるトランジスタが任意に組み合わされることで、任意の利得、ＮＦ値および消費電流となる増幅回路を設計することができる。その際に、各トランジスタに接続されるキャパシタのキャパシタンスを異ならせることで、設計の自由度を高めることができる。具体的には、各トランジスタを個別に動作させるとき、または、同時に動作させるときに、それぞれ最適な入力インピーダンスとなるように各キャパシタのキャパシタンスを調整することができる。

例えば、トランジスタＴｒ１のゲートおよびトランジスタＴｒ２のゲートには、それぞれ、バイアスを供給するための抵抗Ｒ１およびＲ２が接続されてもよい。

バイアスを供給するための抵抗Ｒ１およびＲ２ならびにキャパシタＣ１およびＣ２により、回路の起動時間またはスイッチの制御の切り替え時間等の時定数が決まる。本発明では、キャパシタＣ１およびＣ２のうちのいずれか一方のキャパシタのキャパシタンスを小さくしているため、キャパシタＣ１およびＣ２のキャパシタンスを一様に大きくするときよりも、時定数を小さくすることができ、回路の起動時間またはスイッチの制御の切り替え時間等を短くすることができる。

例えば、トランジスタＴｒ１およびトランジスタＴｒ２ならびにキャパシタＣ１およびＣ２は、半導体基板に形成されてもよい。

これによれば、キャパシタＣ１およびＣ２を半導体基板に形成することで、キャパシタＣ１およびＣ２のサイズを小さくすることができ、ひいては増幅回路１を小型化することができる。

例えば、インダクタＬ１、Ｌ２またはＬ３は、半導体基板にコイル状に形成されてもよい。

半導体基板に形成されたコイル状のインダクタは、外付けで形成される場合と同じインダクタンス（具体的には同じ巻き数）となるように形成される場合、制約されたサイズにおいて巻き数を多くするために、線幅が小さくなってＱ値が小さくなりやすい。しかし、本発明では、そもそも必要なインダクタンスを小さくすることができるため、それほど巻き数を増やさなくてもよく、インダクタを半導体基板に形成しても問題となりにくい。言い換えると、本発明では、インダクタを半導体基板に形成するという選択肢を増やすことができる。よって、インダクタＬ１、Ｌ２またはＬ３が半導体基板にコイル状に形成されている場合には、本発明を有用に適用することができる。

（実施の形態２）
次に、実施の形態２について、図２を用いて説明する。

［回路構成］
図２は、実施の形態２に係る増幅回路１ａの一例を示す回路構成図である。

実施の形態２に係る増幅回路１ａは、増幅器１０の代わりに増幅器１０ａを備える点が、実施の形態１に係る増幅回路１と異なる。その他の点は、実施の形態１におけるもの同じであるため、説明は省略する。また、増幅器１０ａについても、スイッチＳＷ１およびＳＷ２をさらに備える点が、実施の形態１に係る増幅器１０と異なり、その他の点は、実施の形態１におけるもの同じであるため、説明は省略する。

スイッチＳＷ１は、トランジスタＴｒ１のソースに接続され、スイッチＳＷ２は、トランジスタＴｒ２のソースに接続される。

例えば、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタを切り替える方法として、スイッチの制御を用いる方法がある。

スイッチＳＷ１は、トランジスタＴｒ１のソースとグランドとを結ぶ経路上に配置されたシリーズスイッチであり、スイッチＳＷ２は、トランジスタＴｒ２のソースとグランドとを結ぶ経路上に配置されたシリーズスイッチである。例えば、スイッチＳＷ１を導通状態にし、スイッチＳＷ２を非導通状態にすることで、トランジスタＴｒ１を用いて高周波信号を増幅することができる。例えば、スイッチＳＷ１を非導通状態にし、スイッチＳＷ２を導通状態にすることで、トランジスタＴｒ２を用いて高周波信号を増幅することができる。例えば、スイッチＳＷ１およびＳＷ２を導通状態にすることで、トランジスタＴｒ１およびＴｒ２の両方を用いて高周波信号を増幅することができる。

このように、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタが、スイッチの制御によって切り替えられてもよい。なお、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタを切り替える方法として、バイアスの制御を用いる方法およびスイッチの制御を用いる方法の両方が用いられてもよい。例えば、トランジスタＴｒ１が増幅に用いられる場合、トランジスタＴｒ１のゲートにバイアスが供給され、かつ、スイッチＳＷ１が導通状態にされてもよい。

（実施の形態３）
次に、実施の形態３について、図３を用いて説明する。

［回路構成］
図３は、実施の形態３に係る増幅回路１ｂの一例を示す回路構成図である。

実施の形態３に係る増幅回路１ｂは、増幅器１０の代わりに増幅器１０ｂを備え、バイアス端子ｔ５、抵抗Ｒ３およびキャパシタＣ６をさらに備える点が、実施の形態１に係る増幅回路１と異なる。その他の点は、実施の形態１におけるもの同じであるため、説明は省略する。また、増幅器１０ｂについても、トランジスタＴｒ３をさらに備える点が、実施の形態１に係る増幅器１０と異なり、その他の点は、実施の形態１におけるもの同じであるため、説明は省略する。

バイアス端子ｔ５は、バイアスが入力される端子である。

トランジスタＴｒ３は、トランジスタＴｒ１およびトランジスタＴｒ２にカスコード接続された第３トランジスタの一例である。例えば、トランジスタＴｒ３は、接続点Ｎ２と出力端子ｔ２とを結ぶ経路上に配置され、トランジスタＴｒ１、Ｔｒ２およびＴｒ３はカスコード増幅器を構成する。例えば、トランジスタＴｒ３は、ＭＯＳＦＥＴである。トランジスタＴｒ１およびＴｒ２のそれぞれのドレインは、トランジスタＴｒ３を介して出力端子ｔ２に接続される。

トランジスタＴｒ３のゲートは、抵抗Ｒ３を介してバイアス端子ｔ５に接続され、キャパシタＣ６を介してグランドに接続される。トランジスタＴｒ３のソースは、トランジスタＴｒ１のドレインおよびトランジスタＴｒ２のドレインに接続される。トランジスタＴｒ３のドレインは、キャパシタＣ３を介して出力端子ｔ２に接続され、インダクタＬ４およびキャパシタＣ４を介して電源Ｖｄｄに接続される。

キャパシタＣ６は、トランジスタＴｒ３のゲートとバイアス端子ｔ５とを結ぶ経路上のノードとグランドの間に接続されるバイパスコンデンサである。

抵抗Ｒ３は、トランジスタＴｒ３のゲートとバイアス端子ｔ５とを結ぶ経路上に配置されるバイアス抵抗である。

なお、トランジスタＴｒ３は、トランジスタＴｒ１のドレインと接続点Ｎ２とを結ぶ経路上に配置されてもよく、トランジスタＴｒ１およびＴｒ３がカスコード増幅器を構成してもよい。また、トランジスタＴｒ３は、トランジスタＴｒ２のドレインと接続点Ｎ２とを結ぶ経路上に配置されてもよく、トランジスタＴｒ２およびＴｒ３がカスコード増幅器を構成してもよい。

なお、トランジスタＴｒ３は、バイポーラトランジスタであってもよく、上記の説明および以下の説明においてトランジスタＴｒ３のゲート、ソースおよびドレインをベース、エミッタおよびコレクタと置き換えることができる。

［効果等］
例えば、増幅器１０ｂは、トランジスタＴｒ１およびＴｒ２にカスコード接続されたトランジスタＴｒ３をさらに備えていてもよい。

これによれば、より大きな利得が得られる増幅回路１ｂを実現できる。

（実施の形態４）
次に、実施の形態４について、図４を用いて説明する。

［回路構成］
図４は、実施の形態４に係る増幅回路１ｃの一例を示す回路構成図である。

実施の形態４に係る増幅回路１ｃは、増幅器１０ｂの代わりに増幅器１０ｃを備え、インダクタＬ１、Ｌ２およびＬ３の代わりにインダクタＬ６を備え、バイアス端子ｔ６および抵抗Ｒ４をさらに備える点が、実施の形態３に係る増幅回路１ｂと異なる。その他の点は、実施の形態３におけるもの同じであるため、説明は省略する。また、増幅器１０ｃについても、トランジスタＴｒ４およびキャパシタＣ７をさらに備える点が、実施の形態３に係る増幅器１０ｂと異なり、その他の点は、実施の形態３におけるもの同じであるため、説明は省略する。

バイアス端子ｔ６は、バイアスが入力される端子である。

トランジスタＴｒ４は、入力端子ｔ１と出力端子ｔ２とを結ぶ経路上に配置される。例えば、トランジスタＴｒ４は、ＭＯＳＦＥＴである。

トランジスタＴｒ４のゲートは、インダクタＬ６およびキャパシタＣ７を介して入力端子ｔ１に接続され、抵抗Ｒ４を介してバイアス端子ｔ６に接続される。なお、実施の形態４では、トランジスタＴｒ１のゲートは、インダクタＬ６およびキャパシタＣ１を介して入力端子ｔ１に接続され、トランジスタＴｒ２のゲートは、インダクタＬ６およびキャパシタＣ２を介して入力端子ｔ１に接続される。トランジスタＴｒ４のソースは、インダクタＬ５を介してグランドに接続される。トランジスタＴｒ４のドレインは、トランジスタＴｒ３およびキャパシタＣ３を介して出力端子ｔ２に接続され、トランジスタＴｒ３、インダクタＬ４およびキャパシタＣ４を介して電源Ｖｄｄに接続される。

トランジスタＴｒ１のゲートとトランジスタＴｒ２のゲートとトランジスタＴｒ４のゲートとが接続され、トランジスタＴｒ１のドレインとトランジスタＴｒ２のドレインとトランジスタＴｒ４のドレインとが接続されることで、トランジスタＴｒ１とトランジスタＴｒ２とトランジスタＴｒ４とは並列に接続される。

インダクタＬ６は、入力端子ｔ１と、トランジスタＴｒ１、Ｔｒ２およびＴｒ４の並列接続の入力端子ｔ１側の接続点Ｎ１との間に設けられるインダクタの一例である。インダクタＬ６は、入力端子ｔ１と接続点Ｎ１とを結ぶ経路上に配置される。インダクタＬ６は、トランジスタＴｒ１、Ｔｒ２およびＴｒ４の入力インピーダンスの整合のための入力整合回路を構成する。このように、１つのインダクタＬ６が入力端子ｔ１と接続点Ｎ１との間に設けられてもよい。

キャパシタＣ７は、接続点Ｎ１とトランジスタＴｒ４のゲートとを結ぶ経路上に配置される。キャパシタＣ７は、トランジスタＴｒ４の入力インピーダンスの整合のための入力整合回路を構成する。また、キャパシタＣ７は、バイアス端子ｔ６に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。

キャパシタＣ１のキャパシタンスとキャパシタＣ２のキャパシタンスとキャパシタＣ７のキャパシタンスとは異なる。

抵抗Ｒ４は、トランジスタＴｒ４のゲートとバイアス端子ｔ６とを結ぶ経路上に配置されるバイアス抵抗である。

なお、トランジスタＴｒ４は、バイポーラトランジスタであってもよく、上記の説明および以下の説明においてトランジスタＴｒ４のゲート、ソースおよびドレインをベース、エミッタおよびコレクタと置き換えることができる。

実施の形態４に係る増幅回路１ｃのように、並列に接続された３つ以上のトランジスタが備えられていてもよく、この場合であっても、実施の形態１等と同じように、各トランジスタに接続されたキャパシタのキャパシタンスを異ならせることで、ＮＦ値の劣化の抑制と回路の大型化の抑制とを両立しやすい増幅回路を実現できる。

（その他の実施の形態）
以上、本発明に係る増幅回路について、実施の形態を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る増幅回路を内蔵した各種機器も本発明に含まれる。

例えば、上記実施の形態では、トランジスタＴｒ１のサイズは、トランジスタＴｒ２のサイズよりも大きく、キャパシタＣ１のキャパシタンスは、キャパシタＣ２のキャパシタンスよりも大きい例について説明したが、これに限らない。例えば、トランジスタＴｒ１のサイズがトランジスタＴｒ２のサイズよりも大きい場合に、キャパシタＣ１のキャパシタンスは、キャパシタＣ２のキャパシタンスよりも小さくてもよい。

例えば、上記実施の形態では、接続点Ｎ１とキャパシタＣ１とを接続する配線の配線長が、接続点Ｎ１とキャパシタＣ２とを接続する配線の配線長よりも短い例について説明したが、これに限らない。例えば、接続点Ｎ１とキャパシタＣ１とを接続する配線の配線長は、接続点Ｎ１とキャパシタＣ２とを接続する配線の配線長よりも長くてもよいし、同じ長さであってもよい。

例えば、上記実施の形態では、トランジスタＴｒ１およびＴｒ２のうちから増幅に用いられるトランジスタが切り替えられる例について説明したが、増幅に用いられるトランジスタが切り替えられなくてもよい。

例えば、上記実施の形態では、トランジスタＴｒ１およびＴｒ２ならびにキャパシタＣ１およびＣ２が、半導体基板に形成される例について説明したが、トランジスタＴｒ１およびＴｒ２ならびにキャパシタＣ１およびＣ２は、半導体基板に形成されなくてもよい。

例えば、上記実施の形態では、インダクタＬ１、Ｌ２またはＬ３が半導体基板にコイル状に形成される例について説明したが、インダクタＬ１、Ｌ２またはＬ３は、半導体基板にコイル状に形成されなくてもよい。

本発明は、高周波信号を増幅する増幅回路として、携帯電話等の通信機器に広く利用できる。

１、１ａ、１ｂ、１ｃ 増幅回路
１０、１０ａ、１０ｂ、１０ｃ 増幅器
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７ キャパシタ
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６ インダクタ
Ｎ１、Ｎ２ 接続点
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
ｔ１ 入力端子
ｔ２ 出力端子
ｔ３、ｔ４、ｔ５、ｔ６ バイアス端子
ＳＷ１、ＳＷ２ スイッチ
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ
Ｖｄｄ 電源

Claims (8)

1. 入力端子と、
   出力端子と、
   前記入力端子と前記出力端子との間に設けられ、並列に接続された第１トランジスタおよび第２トランジスタと、第１キャパシタと、第２キャパシタとを有する増幅器と、
   インダクタと、を備え、
   前記第１トランジスタは、前記入力端子に接続された第１制御端子、グランドに接続された第１端子、および、前記出力端子に接続された第２端子を有し、
   前記第２トランジスタは、前記入力端子に接続された第２制御端子、グランドに接続された第３端子、および、前記出力端子に接続された第４端子を有し、
   前記インダクタは、前記入力端子と、前記第１トランジスタおよび前記第２トランジスタの並列接続の前記入力端子側の接続点との間に設けられ、
   前記第１キャパシタは、前記接続点と前記第１制御端子とを結ぶ経路上に配置され、
   前記第２キャパシタは、前記接続点と前記第２制御端子とを結ぶ経路上に配置され、
   前記第１キャパシタのキャパシタンスと前記第２キャパシタのキャパシタンスとは異なる、
   増幅回路。
2. 前記第１トランジスタのサイズは、前記第２トランジスタのサイズよりも大きく、
   前記第１キャパシタのキャパシタンスは、前記第２キャパシタのキャパシタンスよりも大きい、
   請求項１に記載の増幅回路。
3. 前記接続点と前記第１キャパシタとを接続する配線の配線長は、前記接続点と前記第２キャパシタとを接続する配線の配線長よりも短い、
   請求項２に記載の増幅回路。
4. 前記増幅器では、前記第１トランジスタおよび前記第２トランジスタのうちから増幅に用いられるトランジスタが切り替えられる、
   請求項１～３のいずれか１項に記載の増幅回路。
5. 前記第１制御端子および前記第２制御端子には、それぞれ、バイアスを供給するためのバイアス抵抗が接続される、
   請求項１～４のいずれか１項に記載の増幅回路。
6. 前記増幅器は、前記第１トランジスタおよび前記第２トランジスタにカスコード接続された第３トランジスタをさらに備える、
   請求項１～５のいずれか１項に記載の増幅回路。
7. 前記第１トランジスタ、前記第２トランジスタ、前記第１キャパシタおよび前記第２キャパシタは、半導体基板に形成される、
   請求項１～６のいずれか１項に記載の増幅回路。
8. 前記インダクタは、半導体基板にコイル状に形成される、
   請求項１～７のいずれか１項に記載の増幅回路。

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