JP2020191551A - 増幅回路、高周波フロントエンド回路および通信装置 - Google Patents

Abstract

【課題】昇圧型の入力整合回路を適用した場合に、増幅器への過電圧の入力を効果的に抑制できる増幅回路を提供する。【解決手段】増幅回路１０は、入力端子１１と出力端子１２との間に接続されるトランジスタＴｒ１からなる増幅器２０と、入力端子１１と増幅器２０の入力側との間に接続され、インピーダンスを低インピーダンスから高インピーダンスに変換する入力整合回路３０と、入力整合回路３０と増幅器２０の入力側との間のノードＮ１とグランドとの間に接続され、互いに逆方向に接続された２つのダイオードＤ１およびＤ２を含むリミッタ回路４０と、ノードＮ１とグランドとの間において、リミッタ回路４０と直列に接続されるキャパシタＣ１と、を備える。【選択図】図２

Description

本発明は、高周波信号を増幅する増幅回路、ならびに、当該増幅回路を備える高周波フロントエンド回路および通信装置に関する。

入力端子と出力端子との間に接続された電界効果型トランジスタで構成される増幅回路と、入力端子に接続された入力整合回路と、を備える高周波増幅器が開示されている（例えば、特許文献１）。

また、互いに逆方向に接続された２つのダイオードを含むリミッタ回路が開示されている（例えば、特許文献２）。

例えば、特許文献１に開示された高周波増幅器の入力端子に特許文献２に開示されたリミッタ回路を接続することで、高周波増幅器に過電圧が入力されることを抑制でき、高周波増幅器の出力信号に歪みが生じることを抑制できる。

特開２０１１−１４６８４３号公報 特開平９−８３２８０号公報

しかしながら、昨今、様々な機器の高周波化に伴い、入力整合回路として、インピーダンスを低インピーダンスから高インピーダンスに変換する昇圧型の入力整合回路が適用されることが多くなっている。この場合、リミッタ回路を入力整合回路より手前（入力整合回路の高周波増幅器側とは反対側）に配置すると、リミッタ回路で制限した電圧が入力整合回路で昇圧されて、高周波増幅器への過電圧の入力を十分に抑制できず、高周波増幅器の破壊を防止できないことがある。

そこで、本発明は、昇圧型の入力整合回路を適用した場合に、増幅器への過電圧の入力を効果的に抑制できる増幅回路等を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る増幅回路は、入力端子と出力端子との間に接続されるトランジスタからなる増幅器と、前記入力端子と前記増幅器の入力側との間に接続され、インピーダンスを低インピーダンスから高インピーダンスに変換する入力整合回路と、前記入力整合回路と前記増幅器の入力側との間のノードとグランドとの間に接続され、互いに逆方向に接続された２つのダイオードを含むリミッタ回路と、前記ノードとグランドとの間において、前記リミッタ回路と直列に接続される第１キャパシタと、を備える。

上記目的を達成するために、本発明の一態様に係る高周波フロントエンド回路は、フィルタと、前記フィルタに直接的または間接的に接続されたスイッチと、前記フィルタに直接的または間接的に接続された上記の増幅回路と、を備える。

上記目的を達成するために、本発明の一態様に係る通信装置は、アンテナ素子で送受信される高周波信号を処理するＲＦ信号処理回路と、前記アンテナ素子と前記ＲＦ信号処理回路との間で前記高周波信号を伝達する上記の高周波フロントエンド回路と、を備える。

本発明によれば、昇圧型の入力整合回路を適用した場合に、増幅器への過電圧の入力を効果的に抑制できる。

比較例に係る増幅回路の一例を示す回路構成図である。 実施の形態１に係る増幅回路の一例を示す回路構成図である。 実施の形態１に係る増幅回路の利得の周波数特性を示すグラフである。 実施の形態１の変形例に係る増幅回路の一例を示す回路構成図である。 実施の形態２に係る通信装置の一例を示す回路構成図である。

（本発明の一態様を得るに至った経緯）
本発明の一態様を得るに至った経緯について、図１を用いて説明する。

図１は、比較例に係る増幅回路１０ａの一例を示す回路構成図である。図１において、後述する実施の形態１に係る増幅回路１０と同じ構成には同じ符号を付しており、各構成の詳細については後述する。

昨今、様々な機器の高周波化に伴い、増幅回路１０ａでは、インピーダンスを低インピーダンスから高インピーダンスに変換する昇圧型の入力整合回路３０が適用されている。また、増幅器２０に過電圧が入力されることを抑制するために、リミッタ回路４０が用いられる。リミッタ回路４０は入力端子１１と入力整合回路３０との間のノードとグランドとの間に接続される。リミッタ回路４０は、ダイオードＤ１およびＤ２の順方向電圧（例えば０．４Ｖから０．７Ｖ）で規定される電圧振幅に信号電圧を制限できる。しかし、リミッタ回路４０で制限した電圧が昇圧型の入力整合回路３０で昇圧されてしまうため、増幅器２０への過電圧の入力を十分に抑制できず、増幅器２０が破壊されてしまうことがある。

これに対して、リミッタ回路４０を入力整合回路３０と増幅器２０の入力側との間のノードとグランドとの間に接続することが考えられる。しかし、一般的に、増幅器２０は、動作点の最適化のために入力側にバイアス電圧が供給されて使用されることが多く、上記ノードとグランドとの間にリミッタ回路４０を接続すると、リミッタ回路４０にもバイアス電圧が入力される。したがって、リミッタ回路４０を構成する一方のダイオードにおける動作がバイアス電圧分オフセットされるため、リミッタ回路４０の動作が正方向の電圧振幅と負方向の電圧振幅とで非対称となる。つまり、リミッタ回路４０を入力整合回路３０と増幅器２０の入力側との間のノードとグランドとの間に接続した場合であっても、リミッタ回路４０の動作の非対称性によって増幅器２０の出力信号に歪みが生じることがある。

以下では、昇圧型の入力整合回路３０を適用した場合に、増幅器２０への過電圧の入力を効果的に抑制できる増幅回路等について説明する。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する場合がある。また、以下の実施の形態において、「接続される」とは、直接接続される場合だけでなく、他の素子等を介して間接的に接続される場合も含まれる。

（実施の形態１）
実施の形態１に係る増幅回路について図２および図３を用いて説明する。

図２は、実施の形態１に係る増幅回路１０の一例を示す回路構成図である。

増幅回路１０は、高周波信号を増幅するための回路であり、例えば、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）である。増幅回路１０の動作帯域は、例えば５ＧＨｚ帯の無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）の周波数帯域である。

増幅回路１０は、増幅器２０、入力整合回路３０、リミッタ回路４０およびキャパシタＣ１を備える。なお、増幅回路１０は、これらの構成要素以外の構成要素も備えるが、ここでは、本発明の特徴部分に関連する構成要素に符号を付して説明し、符号を付していない構成要素については詳細な説明を省略する。

増幅器２０は、入力された信号を増幅して出力する回路である。増幅器２０には、過電圧を入力しないようにする必要があるが、増幅器２０が用いられるシステムまたは装置では、過電圧が入力されるおそれがある。

増幅器２０は、入力端子１１と出力端子１２との間に接続されるトランジスタＴｒ１からなる回路である。なお、ここでは、増幅器２０は、２つのトランジスタをカスコード接続した構成を有する。トランジスタＴｒ１は、例えば、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ソース接地増幅器を構成している。なお、トランジスタＴｒ１は、バイポーラトランジスタであってもよい。また、トランジスタＴｒ１は、ソース（エミッタ）接地増幅器に限らず、ゲート（ベース）接地増幅器を構成していてもよい。

なお、増幅器２０がＭＯＳＦＥＴを用いたカスコード接続の構成またはソース接地増幅器である場合には、入力インピーダンスを高めやすくなる。これにより、後述する入力整合回路３０でのインピーダンス変換を利用して、増幅器２０へ入力される電圧に制限をかけやすくなる、つまり、増幅器２０への過電圧の入力を抑制しやすくなる。

入力整合回路３０は、入力端子１１と増幅器２０の入力側（具体的にはトランジスタＴｒ１のゲート）との間に接続され、インピーダンスを低インピーダンスから高インピーダンスに変換する回路である。具体的には、入力整合回路３０は、キャパシタＣ２とインダクタＬ１とを備える。キャパシタＣ２は、入力端子１１と、入力整合回路３０と増幅器２０の入力側との間のノードＮ１と、を結ぶ経路上に配置される第２キャパシタである。インダクタＬ１は、ノードＮ１とグランドとの間に接続される第１インダクタである。なお、ノードには、経路上の１点だけでなく、素子を介さずに位置する経路上の異なる２点も含まれる。つまり、図２における回路図上での、入力整合回路３０内のキャパシタＣ２とインダクタＬ１との接続点は、ノードＮ１となる。

このように、シリーズキャパシタとしてのキャパシタＣ２およびシャントインダクタとしてのインダクタＬ１によって、インピーダンスを低インピーダンスから高インピーダンスに変換する入力整合回路３０を実現できる。また、入力整合回路３０は、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を構成し得るため、不要な低周波信号を抑圧して増幅回路１０の受信感度の劣化を抑制できる。本実施の形態では、増幅回路１０の動作帯域は、例えば５ＧＨｚ帯であるが、入力端子１１には、携帯電話の周波数帯および無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）の周波数帯等を含む６００ＭＨｚ〜３．８ＧＨｚ帯の不要信号が入力される場合がある。ＨＰＦ型の入力整合回路３０によって、このような不要な低周波信号を抑圧し、かつ、増幅回路１０の動作帯域の信号を抽出して増幅器２０で増幅させることができる。

また、入力整合回路３０がＨＰＦ型であることで、キャパシタＣ２の容量値を、５０Ω特性インピーダンス系で通常用いられるＤＣカット用のキャパシタと比べて小さくできる。つまり、キャパシタＣ２を小型化できる。また、キャパシタＣ２の容量値が小さいことで、後述するバイアス電圧を増幅器２０の入力側に対して供給するときに、増幅器２０の入力側に形成されるＲＣ回路（抵抗Ｒ１、キャパシタＣ１、Ｃ２およびＣ３等からなる回路）の時定数を減少させることができ、バイアス電圧の印加から増幅回路１０が動作し始めるまでの時間を短縮できる。

入力整合回路３０は、さらに、キャパシタＣ３を備える。キャパシタＣ３は、インダクタＬ１とグランドとの間においてインダクタＬ１と直列に接続される第３キャパシタである。インダクタＬ１とキャパシタＣ３とで直列共振回路が構成される。

インダクタＬ１とキャパシタＣ３とで構成される直列共振回路がＢＥＦ（Ｂａｎｄ Ｅｌｉｍｉｎａｔｉｏｎ Ｆｉｌｔｅｒ）として機能し得るため、所望の周波数の信号（例えば増幅回路１０の動作帯域よりも低い周波数の信号）を抑圧して増幅回路１０の受信感度の劣化を抑制できる。例えば、所望の周波数として２．４ＧＨｚ帯の２倍高調波が５ＧＨｚ帯の信号に影響を与えることを抑制できる。また、キャパシタＣ３は、高周波数帯域ではインピーダンスが低いため、高周波信号が反射されて高周波信号の漏洩が抑制され、増幅回路１０の雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の劣化を抑制できる。また、ＢＥＦを個別に設ける場合に比べて、入力整合回路３０においてＢＥＦが構成されることで、増幅回路１０を小型化できる。

例えば、インダクタＬ１とキャパシタＣ３とで構成される直列共振回路の共振周波数は、増幅回路１０の動作帯域よりも低域に位置する。

これにより、不要な低周波信号を当該直列共振回路によってさらに抑圧できる。

また、当該直列共振回路の共振周波数は、増幅回路１０の動作帯域の１／２よりも高い周波数である。当該直列共振回路は、例えば、２．４ＧＨｚ帯の不要信号を抑圧するための回路であるが、その共振周波数は、２．４ＧＨｚよりも高い２．７ＧＨｚ付近である。当該直列共振回路の共振周波数を抑圧したい周波数よりも少し高くすることにより奏される効果について図３を用いて説明する。

図３は、実施の形態１に係る増幅回路１０の利得の周波数特性を示すグラフである。

ＨＰＦとしても用いられる入力整合回路３０は、なだらかな減衰特性を有するため、増幅回路１０の動作帯域（５ＧＨｚ帯）の１／２付近の周波数帯域における減衰量は相対的に不足しやすい。具体的には、図３に示すように、５ＧＨｚ帯の低域側の増幅回路１０の利得は、ＨＰＦ型の入力整合回路３０によって小さくはなっているが、急峻に小さくなっているわけではない。このため、増幅回路１０の動作帯域の１／２の周波数帯（例えば２．４ＧＨｚ帯）の不要波の高調波（２倍波）の影響を受ける場合がある。

これに対して、直列共振回路の共振周波数（ＢＥＦの減衰極）を増幅回路１０の動作帯域の１／２よりも高くする。例えば、図３中のＡ部分のように、ＢＥＦの減衰極を２．７ＧＨｚとする。ここで、増幅回路１０の動作帯域の１／２の周波数帯の不要波を抑圧する場合、ＢＥＦの減衰極の位置を、図３中のＢ部分のように増幅回路１０の動作帯域の１／２付近、例えば２．４ＧＨｚ帯にすることが考えられる。しかし、減衰極の高域側は減衰量が不足しやすく、ＢＥＦの減衰極の位置がばらついたときに当該不要波を十分に抑圧できない場合がある。図３に示されるように、減衰極の位置（Ａ部分）よりも高域側は減衰量が不足しており、減衰極の位置が所望の周波数から低域側にずれた場合、所望の周波数における減衰量が不足することになる。一方で、減衰極の位置よりも低域側は、減衰量にそれほど変化がないことがわかる。そこで、ＢＥＦの減衰極の位置を、増幅回路１０の動作帯域の１／２よりも予め一定程度（例えば１０％程度）高い周波数に設定することで、減衰極の位置がばらついたとしても、増幅回路１０の動作帯域の１／２の周波数帯の不要波を安定して抑圧することができる。

インダクタＬ１とキャパシタＣ３との間のノードＮ２は、バイアス端子である。つまり、入力整合回路３０は、整合回路として機能しつつ、ノードＮ２にバイアス電圧が供給されることでバイアス回路としても機能する。なお、バイアス端子にバイアス電圧が供給される場合、入力整合回路３０におけるキャパシタＣ２は、整合回路およびＨＰＦとして機能するだけでなく、バイアス端子に供給されたバイアス電圧が入力端子１１へ入力されることを阻止するＤＣカット用のキャパシタとしても機能する。

このように、インダクタＬ１とキャパシタＣ３との間のノードをバイアス端子とすることで、入力整合回路３０をバイアス回路としても使用することができる。したがって、回路素子数を削減でき、ＮＦを抑制できる。また、バイアス回路を個別に設ける場合に比べて増幅回路１０を小型化できる。

バイアス端子（ノードＮ２）には、抵抗またはインダクタを介してバイアス電圧が供給される。ここでは、抵抗Ｒ１を介してバイアス電圧が供給される。抵抗Ｒ１の抵抗値は、例えば１ｋΩである。一般的に、バイアス電圧の供給には、相対的に高い抵抗値（例えば１０ｋΩ等）の抵抗が用いられる。低い抵抗値の抵抗が用いられる場合、高周波信号がバイアス電圧の供給源へ漏洩し増幅回路１０のＮＦが劣化しやすくなるためである。これに対して、本実施の形態では、後述するキャパシタＣ１によって、バイアス電圧の供給を高インピーダンスを有する入力整合回路３０を介して行うことができ、バイアス電圧の供給に用いる抵抗Ｒ１の抵抗値をそれほど高めなくても、バイアス電圧の供給源への高周波信号の漏洩を抑制できる。したがって、抵抗値の小さい抵抗Ｒ１が用いられることで消費電力を抑制しつつ、高インピーダンスを有する入力整合回路３０（具体的にはインダクタＬ１）によってバイアス電圧の供給源への高周波信号の漏洩が抑制されて、増幅回路１０のＮＦの劣化を抑制できる。

リミッタ回路４０は、入力整合回路３０と増幅器２０の入力側との間のノードＮ１とグランドとの間に接続され、互いに逆方向に接続された２つのダイオードＤ１およびＤ２を含む回路である。リミッタ回路４０は、ダイオードＤ１およびＤ２の順方向電圧（例えば０．４Ｖから０．７Ｖ）で規定される電圧振幅に信号電圧を制限できる。具体的には、順方向電圧が印加されているダイオードは、導通状態となり、順方向電圧を超える電圧を制限できる。つまり、リミッタ回路４０の制限電圧は、ダイオードＤ１およびＤ２の順方向電圧となる。なお、ダイオードＤ１およびＤ２のそれぞれに他のダイオードが直列に接続されてもよく、リミッタ回路４０の制限電圧が、ダイオードの直列接続数に応じて調整されてもよい。なお、リミッタ回路４０は、ダイオード接続されたＭＯＳＦＥＴまたはダイオード接続されたバイポーラトランジスタによって実現されてもよい。

インピーダンスを低インピーダンスから高インピーダンスに変換する入力整合回路３０は、増幅回路１０の動作帯域（高周波数帯域）では昇圧動作をする。このため、図１に示すように、リミッタ回路４０をこのような入力整合回路３０よりも手前（入力整合回路３０の増幅器２０側とは反対側）に配置すると、リミッタ回路４０で制限した電圧が入力整合回路３０で昇圧される。これに対して、リミッタ回路４０を入力整合回路３０と増幅器２０の入力側との間のノードＮ１とグランドとの間に接続することで、入力整合回路３０で昇圧された電圧を増幅器２０に入力される前にリミッタ回路４０で適度に制限できる。これにより、増幅器２０への過電圧の入力を抑制でき、過大入力による増幅器２０の飽和によって、特に奇数次をはじめとする高調波が発生したり、相互変調の歪波が発生したりすることを抑制できる。さらに、増幅器２０が過電圧の入力によって破壊されることを抑制できる。

ただし、上述したように、一般的に、増幅器２０は、入力側にバイアス電圧が供給されて使用されることが多く、ノードＮ１とグランドとの間にリミッタ回路４０を単に接続するだけでは、リミッタ回路４０にもバイアス電圧が入力される。つまり、リミッタ回路４０にもバイアス電圧が入力されるとリミッタ回路４０を構成する一方のダイオードにおける動作がバイアス電圧分オフセットされるため、リミッタ回路４０の動作が正方向の電圧振幅と負方向の電圧振幅とで非対称となる。

そこで、増幅回路１０は、キャパシタＣ１を備える。キャパシタＣ１は、ノードＮ１とグランドとの間において、リミッタ回路４０と直列に接続される第１キャパシタである。なお、キャパシタＣ１は、ノードＮ１とリミッタ回路４０との間で、リミッタ回路４０に直列に接続されているが、リミッタ回路４０とグランドとの間でリミッタ回路４０に直列に接続されてもよい。キャパシタＣ１は、増幅回路１０の動作帯域において、低インピーダンスとなる容量値が選択される。

これにより、キャパシタＣ１によってリミッタ回路４０へのバイアス電圧の入力を阻止できる。したがって、リミッタ回路４０の動作が正方向の電圧振幅と負方向の電圧振幅とで非対称となることを抑制でき、特に偶数次をはじめとする高調波の発生を抑制できる。

また、リミッタ回路４０へのバイアス電圧の入力を阻止するキャパシタＣ１が、入力整合回路３０と増幅器２０の入力側とを結ぶ経路上に配置されないため、入力整合回路３０を介してバイアス電圧を印加しても、バイアス電圧を当該経路上においてキャパシタＣ１によって途切れさせることなく増幅器２０に供給することができる。したがって、バイアス電圧の供給を高インピーダンスを有する入力整合回路３０を介して行うことができ、上述したように、バイアス電圧の供給に用いる抵抗Ｒ１の抵抗値を小さくできる。

また、ＨＰＦ型の入力整合回路３０で所望の周波数帯域における増幅回路１０のインピーダンスを高くすることで、リミッタ回路４０の容量はダイオードＤ１およびＤ２の並列容量とキャパシタＣ１との直列容量となる。ここで、バイアス電圧を増幅器２０の入力側に対して供給するときに、増幅器２０の入力側に形成されるＲＣ回路（抵抗Ｒ１、リミッタ回路４０の容量（ダイオードＤ１およびＤ２の並列容量）、キャパシタＣ２およびＣ３等からなる回路）の時定数を減少させることができ、バイアス電圧の印加から増幅回路１０が動作し始めるまでの時間を短縮できる。

例えば、リミッタ回路４０の制限電圧（具体的には、ダイオードＤ１およびＤ２の順方向電圧）は、バイアス端子に供給されるバイアス電圧以上である。

これにより、バイアス電圧の供給の際に、リミッタ回路４０を構成するダイオードＤ１およびＤ２が導通状態とならない。リミッタ回路４０が備えるダイオードＤ１およびＤ２の並列容量値は、リミッタ回路４０に直列に接続されたキャパシタＣ１の容量値よりも小さいことが多いため、リミッタ回路４０の上記並列容量値をキャパシタＣ１の容量値よりもはるかに小さくできる。言い換えると、増幅器２０の入力側に形成されるＲＣ回路（抵抗Ｒ１、リミッタ回路４０の容量（ダイオードＤ１およびＤ２の並列容量）、キャパシタＣ２およびＣ３等からなる回路）において、ＲＣ回路の時定数を減少させることができ、バイアス電圧の印加から増幅回路１０が動作し始めるまでの時間を短縮できる。

また、バイアス端子へ供給されるバイアス電圧値は可変である。具体的には、バイアス端子へのバイアス電圧の供給および停止が切り替えられる。バイアス端子へのバイアス電圧の供給および停止は、例えば、後述するＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって行われてもよい。

バイアス電圧の供給が不要なときには、バイアス電圧を停止できるため、消費電力を抑制できる。また、バイアス端子へのバイアス電圧の供給および停止が切り替えられても、本実施の形態では、上述したように、増幅器２０の入力側に形成されるＲＣ回路の時定数を減少させることができているため、バイアス電圧の印加から増幅回路１０が動作し始めるまでの時間を短縮できる。

なお、バイアス電圧の値が調整されてバイアス端子へ供給されてもよく、増幅器２０の動作点の調整が行われてもよい。

増幅回路１０における各回路素子および配線は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成され、小型なＩＣとして実現できる。インダクタ、キャパシタおよび配線を銅または銅合金を主体とすることで、低い導体損失により増幅利得を高くでき、また、ＢＥＦおよびＨＰＦによる不要信号の抑圧性能を高めることができ、増幅回路１０のＮＦを低減できる。なお、インダクタ、キャパシタおよび配線を、銅または銅合金と、アルミニウムまたはアルミニウム合金を主体とした他の金属とを組み合わせて形成してもよい。なお、増幅回路１０における各回路素子および配線は、シリコン基板またはＧａＡｓ基板上に形成されてもよい。また、増幅回路１０における各回路素子および配線をプリント基板上に形成して、回路素子の一部またはすべてを個別の電子部品によって実現してもよい。

以上説明したように、リミッタ回路４０を入力整合回路３０よりも手前（入力整合回路３０の増幅器２０側とは反対側）に接続しないで、入力整合回路３０と増幅器２０の入力側との間のノードＮ１とグランドとの間に接続し、かつ、キャパシタＣ１をノードＮ１とグランドとの間においてリミッタ回路４０と直列に接続することで、昇圧型の入力整合回路３０を適用した場合であっても、増幅器２０への過電圧の入力を効果的に抑制できる。

なお、実施の形態１では、増幅回路１０の動作帯域を、例えば５ＧＨｚとして説明したが、これに限らない。実施の形態１では、不要信号の周波数帯域として説明した、２．４ＧＨｚ帯を動作帯域としてもよい。２．４ＧＨｚ帯を動作帯域とする、実施の形態１の変形例に係る増幅回路について、図４を用いて説明する。

図４は、実施の形態１の変形例に係る増幅回路１５の一例を示す回路構成図である。

増幅回路１５は、さらに、インダクタＬ２とキャパシタＣ４とが並列に接続された並列共振回路を備える点が、実施の形態１に係る増幅回路１０と異なる。その他の点は、実施の形態１におけるものと同じであるため、説明は省略する。

インダクタＬ２およびキャパシタＣ４は、入力整合回路３０とノードＮ１とを結ぶ経路上に配置される、第２インダクタおよび第４キャパシタである。インダクタＬ２とキャパシタＣ４とで並列共振回路が構成される。

インダクタＬ２とキャパシタＣ４とで構成される並列共振回路がＢＥＦとして機能し得るため、所望の周波数の信号（例えば増幅回路１５の動作帯域よりも高い周波数の信号）を抑圧して増幅回路１０の受信感度の劣化を抑制できる。例えば、所望の周波数として５ＧＨｚ帯の信号が２．４ＧＨｚ帯の信号に影響を与えることを抑制できる。

（実施の形態２）
実施の形態１で説明した増幅回路１０または１５は、高周波フロントエンド回路または通信装置に適用することができる。実施の形態１に係る増幅回路１０を備える高周波フロントエンド回路および通信装置について、図５を用いて説明する。

図５は、実施の形態２に係る通信装置１００の一例を示す回路構成図である。

図５に示されるように、通信装置１００は、高周波フロントエンド回路８０と、ＲＦ信号処理回路（ＲＦＩＣ）９０と、を備える。なお、図５には、アンテナ素子ＡＮＴが示されている。アンテナ素子ＡＮＴは、通信装置１００に内蔵されていてもよい。

高周波フロントエンド回路８０は、アンテナ素子ＡＮＴとＲＦＩＣ９０との間で高周波信号を伝達する回路である。具体的には、高周波フロントエンド回路８０は、アンテナ素子ＡＮＴで受信された高周波信号をＲＦＩＣ９０に伝達し、ＲＦＩＣ９０から出力された高周波信号をアンテナ素子ＡＮＴに伝達する。

高周波フロントエンド回路８０は、フィルタ５０と、フィルタ５０に直接的または間接的に接続されたスイッチ６０と、フィルタ５０に直接的または間接的に接続された増幅回路７０と、フィルタ５０に直接的または間接的に接続された実施の形態１に係る増幅回路１０とを備える。ここでは、スイッチ６０は、フィルタ５０に直接的に接続され、増幅回路１０および７０は、スイッチ６０を介してフィルタ５０に間接的に接続される。

フィルタ５０は、例えば、５ＧＨｚ帯を通過帯域とするフィルタである。なお、高周波フロントエンド回路８０が、増幅回路１０の代わりに増幅回路１５を備える場合、フィルタ５０は、例えば２．４ＧＨｚ帯を通過帯域とするフィルタであってもよい。

スイッチ６０は、フィルタ５０と増幅回路１０および７０との間に接続され、制御部（図示せず）からの制御信号にしたがって、フィルタ５０と増幅回路１０との接続およびフィルタ５０と増幅回路７０との接続を切り替える。高周波信号を送信するときにはフィルタ５０と増幅回路７０とが接続され、高周波信号を受信するときにはフィルタ５０と増幅回路１０とが接続されるように、スイッチ６０が制御される。

増幅回路１０は、スイッチ６０を介してフィルタ５０に接続され、アンテナ素子ＡＮＴで受信された高周波信号を電力増幅するＬＮＡである。

増幅回路７０は、スイッチ６０を介してフィルタ５０に接続され、ＲＦＩＣ９０から出力された高周波信号を電力増幅するＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）である。

ＲＦＩＣ９０は、アンテナ素子ＡＮＴで送受信される高周波信号を処理するＲＦ信号処理回路である。具体的には、ＲＦＩＣ９０は、アンテナ素子ＡＮＴから高周波フロントエンド回路８０を介して入力された高周波信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をベースバンド信号処理回路（図示せず）へ出力する。また、ＲＦＩＣ９０は、ベースバンド信号処理回路から入力された送信信号をアップコンバートなどにより信号処理し、当該信号処理して生成された高周波信号を高周波フロントエンド回路８０に出力する。

上記制御部は、図５には図示していないが、ＲＦＩＣ９０が有していてもよいし、スイッチ６０とともにスイッチＩＣを構成していてもよい。

以上のように構成された高周波フロントエンド回路８０および通信装置１００によれば、実施の形態１に係る増幅回路１０を備えることにより、昇圧型の入力整合回路を適用した場合に、増幅器への過電圧の入力を効果的に抑制できる。

（その他の実施の形態）
以上、本発明に係る増幅回路、高周波フロントエンド回路および通信装置について、実施の形態を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る増幅回路、高周波フロントエンド回路および通信装置を内蔵した各種機器も本発明に含まれる。

例えば、上記実施の形態では、入力整合回路３０は、キャパシタＣ２とインダクタＬ１とによって実現されるが、インピーダンスを低インピーダンスから高インピーダンスに変換する回路であれば、他の回路構成によって実現されてもよい。

また、例えば、上記実施の形態では、バイアス端子（ノードＮ２）には、抵抗Ｒ１またはインダクタを介してバイアス電圧が供給されるが、直接バイアス電圧が供給されてもよい。

また、例えば、上記実施の形態では、リミッタ回路４０の制限電圧は、バイアス端子に供給されるバイアス電圧以上であるが、バイアス電圧未満であってもよい。

また、例えば、上記実施の形態では、バイアス端子へ供給されるバイアス電圧は可変であるが、可変でなくてもよい。具体的には、バイアス端子へのバイアス電圧の供給および停止が切り替えられるが、切り替えられなくてもよい。

また、例えば、上記実施の形態では、ノードＮ２は、バイアス端子であったが、バイアス端子でなくてもよい。つまり、入力整合回路３０は、バイアス回路を兼ねていなくてもよい。

また、例えば、上記実施の形態では、インダクタＬ１とキャパシタＣ３とで構成される直列共振回路の共振周波数は、増幅回路１０の動作帯域の１／２よりも高い周波数であるが、１／２以下の周波数であってもよい。

また、例えば、上記実施の形態では、インダクタＬ１とキャパシタＣ３とで構成される直列共振回路の共振周波数は、増幅回路１０の動作帯域の低域側に位置するが、高域側に位置していてもよい。

また、例えば、上記実施の形態では、入力整合回路３０は、キャパシタＣ３を備えるが、備えていなくてもよい。つまり、入力整合回路３０は、ＢＥＦを兼ねていなくてもよい。

本発明は、高周波信号を増幅する増幅回路、ならびに、当該増幅回路を備えるフロントエンド回路および通信装置として、携帯電話などの通信機器に広く利用できる。

１０、１０ａ、１５ 増幅回路
１１ 入力端子
１２ 出力端子
２０ 増幅器
３０ 入力整合回路
４０ リミッタ回路
５０ フィルタ
６０ スイッチ
７０ 増幅回路
８０ 高周波フロントエンド回路
９０ ＲＦ信号処理回路（ＲＦＩＣ）
１００ 通信装置
ＡＮＴ アンテナ素子
Ｃ１ キャパシタ（第１キャパシタ）
Ｃ２ キャパシタ（第２キャパシタ）
Ｃ３ キャパシタ（第３キャパシタ）
Ｃ４ キャパシタ（第４キャパシタ）
Ｄ１、Ｄ２ ダイオード
Ｌ１ インダクタ（第１インダクタ）
Ｌ２ インダクタ（第２インダクタ）
Ｎ１、Ｎ２ ノード
Ｒ１ 抵抗
Ｔｒ１ トランジスタ

Claims (12)

1. 入力端子と出力端子との間に接続されるトランジスタからなる増幅器と、
   前記入力端子と前記増幅器の入力側との間に接続され、インピーダンスを低インピーダンスから高インピーダンスに変換する入力整合回路と、
   前記入力整合回路と前記増幅器の入力側との間のノードとグランドとの間に接続され、互いに逆方向に接続された２つのダイオードを含むリミッタ回路と、
   前記ノードとグランドとの間において、前記リミッタ回路と直列に接続される第１キャパシタと、を備える
   増幅回路。
2. 前記入力整合回路は、
   前記入力端子と前記ノードとを結ぶ経路上に配置される第２キャパシタと、
   前記ノードとグランドとの間に接続される第１インダクタと、を備える
   請求項１に記載の増幅回路。
3. 前記入力整合回路は、さらに、前記第１インダクタとグランドとの間において前記第１インダクタと直列に接続される第３キャパシタを備える
   請求項２に記載の増幅回路。
4. 前記第１インダクタと前記第３キャパシタとの間のノードは、バイアス端子である
   請求項３に記載の増幅回路。
5. 前記バイアス端子には、抵抗またはインダクタを介してバイアス電圧が供給される
   請求項４に記載の増幅回路。
6. 前記リミッタ回路の制限電圧は、前記バイアス端子に供給されるバイアス電圧以上である
   請求項４または５に記載の増幅回路。
7. 前記バイアス端子へ供給されるバイアス電圧は可変である
   請求項４〜６のいずれか１項に記載の増幅回路。
8. 前記第１インダクタと前記第３キャパシタとで構成される直列共振回路の共振周波数は、前記増幅回路の動作帯域よりも低域に位置する
   請求項３〜７のいずれか１項に記載の増幅回路。
9. 前記直列共振回路の共振周波数は、前記増幅回路の動作帯域の１／２よりも高い周波数である
   請求項８に記載の増幅回路。
10. さらに、前記入力整合回路と前記ノードとを結ぶ経路上に配置される、第２インダクタと第４キャパシタとが並列に接続された並列共振回路を備える
    請求項１〜９のいずれか１項に記載の増幅回路。
11. フィルタと、
    前記フィルタに直接的または間接的に接続されたスイッチと、
    前記フィルタに直接的または間接的に接続された請求項１〜１０のいずれか１項に記載の増幅回路と、を備える
    高周波フロントエンド回路。
12. アンテナ素子で送受信される高周波信号を処理するＲＦ信号処理回路と、
    前記アンテナ素子と前記ＲＦ信号処理回路との間で前記高周波信号を伝達する請求項１１に記載の高周波フロントエンド回路と、を備える
    通信装置。

Images