WO2022249955A1 - 送信回路 - Google Patents

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WO2022249955A1
WO2022249955A1 PCT/JP2022/020706 JP2022020706W WO2022249955A1 WO 2022249955 A1 WO2022249955 A1 WO 2022249955A1 JP 2022020706 W JP2022020706 W JP 2022020706W WO 2022249955 A1 WO2022249955 A1 WO 2022249955A1
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circuit
transistor
bias
voltage
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PCT/JP2022/020706
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昌俊 長谷
勉 大奈路
高志 曽我
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株式会社村田製作所
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Publication date
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Definitions

  • the present invention relates to a transmission circuit.
  • a mobile communication device transmits an RF signal using a transmission circuit that amplifies the power of a transmission signal using a transistor.
  • a transmission circuit for example, a bias current or voltage is supplied to the transistor so that appropriate power amplification is performed according to the operation of the transmission circuit.
  • Patent Document 1 discloses a transmission circuit that suppresses heat generation during power amplification as a power amplification circuit for proper operation of the transmission circuit.
  • the bias current or voltage of the amplifier transistor is controlled based on the output of a simulated transistor other than the transistor in order to suppress heat generation of the amplifier transistor that performs power amplification.
  • the output power of the transmission circuit may fluctuate due to changes in the impedance of a load such as an antenna that transmits signals from the transmission circuit.
  • the simulation transistor cannot simulate the operation change of the amplification transistor affected by the impedance variation of the load. For this reason, there have been cases where appropriate control of the output power according to the impedance variation of the load is insufficient.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a transmission circuit that appropriately controls output power according to impedance fluctuations of a load.
  • a transmission circuit includes a first amplification transistor supplied with a first bias current or voltage and amplifying and outputting an input signal; a second bias current or voltage supplied with a collector or drain; A second amplification transistor that is connected to the collector or drain of the first amplification transistor and amplifies and outputs an input signal; and a current generator that generates a second current based on the first current from the emitter or source of the second amplification transistor.
  • a circuit, a bias control circuit that outputs a first bias control signal for controlling a first bias current or voltage and a second bias control signal for controlling a second bias current or voltage based on a second current; Prepare.
  • FIG. 2 is a circuit diagram of a transmission circuit according to the first embodiment
  • FIG. 3 is a detailed circuit diagram of a transmission circuit according to the first embodiment
  • FIG. 3 is another detailed circuit diagram of the transmission circuit according to the first embodiment
  • FIG. 8 is a circuit diagram of a transmission circuit according to a second embodiment
  • FIG. 11 is a circuit diagram of a transmission circuit according to a third embodiment
  • FIG. 11 is a circuit diagram of a transmission circuit according to a fourth embodiment
  • FIG. 11 is a detailed circuit diagram of a transmission circuit according to a fifth embodiment
  • FIG. 11 is a detailed circuit diagram of a transmission circuit according to a sixth embodiment
  • FIG. 14 is a circuit diagram of a transmission circuit according to a seventh embodiment
  • 4 is a circuit diagram for detailed explanation of the control signal generation circuit
  • FIG. 1 shows a circuit diagram of a transmission circuit 10 according to the first embodiment.
  • the transmission circuit 10 has an amplifier circuit 101 and a control circuit 102 .
  • the amplifier circuit 101 amplifies an input signal RFin and outputs an output signal RFout to an external load L.
  • the load L is, for example, an antenna transmitting RF signals. It should be noted that illustration of the load L is omitted from FIG. 2 onward.
  • the amplifier circuit 101 outputs a current I1 (first current) to the control circuit 102 based on the input signal RFin.
  • the control circuit 102 outputs a first bias control signal and a second bias control signal based on the current I1 in order to control the operation of the amplifier circuit 101.
  • the first bias control signal may comprise a first bias current IB1 and the second bias control signal may comprise a second bias current IB2.
  • the bias control signal can include the bias current itself and a signal for controlling the bias current.
  • the amplifier circuit 101 and the control circuit 102 are formed on different substrates. Note that the amplifier circuit 101 and the control circuit 102 may be formed on the same substrate.
  • the amplifier circuit 101 has transistors 1031 and 1032, capacitors 1041 and 1042, and resistance elements 1051 and 1052.
  • the transistors 1031 and 1032 are composed of bipolar transistors such as heterojunction bipolar transistors (HBTs).
  • the transistors 1031 and 1032 may be configured by field effect transistors such as MOSFETs (Metal-oxide-semiconductor Field-Effect Transistors) instead of HBTs.
  • MOSFETs Metal-oxide-semiconductor Field-Effect Transistors
  • the collector, base, and emitter described below should be read as drain, gate, and source, respectively.
  • the transistor 1031 (first amplification transistor) has a base connected to the input of the amplification circuit 101 through the capacitor 1041 , an emitter connected to ground, and a collector connected to the output of the amplification circuit 101 .
  • Transistor 1031 amplifies signal RF3 input to its base and outputs signal RF5.
  • the collector of transistor 1031 is connected to load L through matching circuit 109 .
  • the matching circuit 109 adjusts impedance between the amplifier circuit 101 and the outside of the transmission circuit 10 .
  • a capacitor 1041 connects the base of the transistor 1031 and the input of the amplifier circuit 101 .
  • Capacitor 1041 supplies to transistor 1031 a DC-removed signal of signal RF1, which is part of input signal RFin.
  • the resistance element 1051 connects the control circuit 102 (to be described later) and the base of the transistor 1031 . Resistor element 1051 causes a voltage drop based on bias current IB1 from control circuit 102 to suppress thermal runaway of transistor 1032 .
  • a signal RF3 including the RF signal through the capacitor 1041 and the bias current IB1 (first bias current) through the resistance element 1051 is input to the base of the transistor 1031 .
  • the transistor 1032 (second amplification transistor) has a base connected to the input of the amplification circuit 101 through the capacitor 1042 , an emitter connected to the control circuit 102 described later, and a collector connected to the collector of the transistor 1031 . Also, the collector of the transistor 1032 is connected to the load L through the matching circuit 109 .
  • the transistor 1032 amplifies the signal RF4 input to its base and outputs a signal RF6.
  • An output signal RFout including signals RF5 and RF6 is supplied to an external load L through a matching circuit (MN: Matching Network) 109 .
  • MN Matching Network
  • a capacitor 1042 connects the base of the transistor 1032 and the input of the amplifier circuit 101 .
  • Capacitor 1042 is connected in parallel with capacitor 1041 .
  • Input signal RFin is supplied to capacitors 1041 and 1042 as signals RF1 and RF2, respectively.
  • Capacitor 1042 provides transistor 1032 with the DC removed signal of signal RF2, which is part of input signal RFin.
  • the resistance element 1052 connects the control circuit 102 (to be described later) and the base of the transistor 1032 . Resistance element 1052 causes a voltage drop based on bias current IB2 from control circuit 102 to suppress thermal runaway of transistor 1032 .
  • a signal RF4 including the RF signal through the capacitor 1042 and the bias current IB2 (second bias current) through the resistance element 1052 is input to the base of the transistor 1031 .
  • the power supply voltage VBAT of the transmission circuit 10 is supplied to the collectors of the transistors 1031 and 1032 through the inductor 1081 .
  • the power supply voltage VBAT is, for example, a voltage supplied from a battery.
  • a capacitor 1082 also connects inductor 1081 to ground.
  • the inductor 1081 is an element that suppresses the flow of AC signals to the power supply side.
  • Capacitor 1082 is an element that suppresses noise flowing into transmission circuit 10 .
  • the control circuit 102 has a current generation circuit 106 and a bias control circuit 107 .
  • a power supply voltage VBAT is supplied to the control circuit 102 .
  • Control circuit 102 outputs bias currents IB1 and IB2 based on current I1 from amplifier circuit 101 . Note that the amplifier circuit 101 may output a bias voltage instead of the bias current.
  • Current generator circuit 106 is connected to the emitter of transistor 1032 .
  • a current I1 is input to the current generation circuit 106 as the emitter current of the transistor 1032 .
  • the current generation circuit 106 Based on the current I1 (first current), the current generation circuit 106 generates a current I2 (second current) that flows in the direction of extracting the current from the current processing circuit 1071 .
  • the current I1 and the current I2 are in a proportional relationship. For example, when the current I1 increases, the current I2 increases, and when the current I1 decreases, the current I2 decreases.
  • the bias control circuit 107 has a current processing circuit 1071 and a control signal output circuit 1072 .
  • Current processing circuit 1071 outputs control voltage Vcont to control signal output circuit 1072 based on current I2.
  • the current processing circuit 1071 outputs a control voltage Vcont that decreases the bias currents IB1 and IB2 when the current I2 increases.
  • Current processing circuit 1071 outputs a control voltage Vcont that increases bias currents IB1 and IB2 when current I2 decreases.
  • the control signal output circuit 1072 outputs bias currents IB1 and IB2 based on the control voltage Vcont.
  • Control signal output circuit 1072 can control the bias currents of transistors 1031 and 1032 by outputting bias currents IB1 and IB2.
  • the power reduction of the output signal RFout is due to the power reduction of the signals RF5 and RF6.
  • the reduction in power of signals RF5 and RF6 is due to the reduction in collector currents of transistors 1031 and 1032 .
  • the current processing circuit 1071 supplies the control signal output circuit 1072 with the control voltage Vcont that increases the bias currents IB1 and IB2.
  • Control signal output circuit 1072 outputs increased bias currents IB1 and IB2 based on control voltage Vcont.
  • the collector current of the transistor 1031 and the collector current of the transistor 1032 increase. Therefore, the power of the signal RF5 and the signal RF6 increases. This increases the power of the output signal RFout.
  • the transmission circuit 10 compensates for the decrease in power of the output signal RFout by feedback control that increases the bias currents IB1 and IB2. Thereby, the transmission circuit 10 can appropriately control the power of the output signal RFout when the impedance of the load L fluctuates.
  • the transmission circuit 10 can appropriately control the power of the output signal RFout. In this case, a decrease in impedance results in an increase in the power of the output signal RFout.
  • the transmission circuit 10 suppresses an increase in the power of the output signal RFout by feedback control that reduces the bias currents IB1 and IB2.
  • FIG. 1 A circuit diagram of the current generation circuit 106 and the bias control circuit 107 is shown in FIG.
  • the current generating circuit 106 has transistors 2011 and 2012 .
  • Transistors 2011 and 2012 are, for example, N-channel MOSFETs.
  • the gate and drain of the transistor 2011 are diode-connected.
  • the drain of transistor 2011 is connected to the emitter of transistor 1032 and the source is connected to ground.
  • the transistor 2012 (second control transistor) is current-mirror connected to the transistor 2011 .
  • the drain of transistor 2012 is connected to the inverting input terminal of transimpedance amplifier 2024, which will be described later, and the source is grounded.
  • the current generation circuit 106 extracts current from the current processing circuit 1071 by causing the current I2 having a ratio of the current I1 and a predetermined current value to flow from the drain to the source of the transistor 2012 .
  • the current generation circuit 106 can suppress the influence of noise even when the emitter voltage of the transistor 1032 is a very small value near the ground voltage.
  • the current processing circuit 1071 has a V/I conversion circuit 2021, transistors 2022 and 2023, a transimpedance amplifier 2024, a resistance element 2025, and a filter 2026.
  • a voltage Vramp generated based on the power supply voltage VBAT is supplied to the V/I conversion circuit 2021 .
  • the V/I conversion circuit 2021 is a voltage-current conversion circuit that generates a predetermined current based on the voltage Vramp.
  • the transistors 2022 and 2023 are, for example, P-channel MOSFETs.
  • the gate and drain of transistor 2022 are diode-connected.
  • the transistor 2022 has a drain connected to the V/I conversion circuit 2021 and a source connected to the power supply voltage VBAT.
  • the transistor 2023 and the transistor 2022 are current-mirror connected.
  • the transistor 2023 has a source connected to the power supply voltage VBAT and a drain connected to the drain of the transistor 2012 and the inverting input terminal of the transimpedance amplifier 2024 .
  • a current I3 flows from the source to the drain of the transistor 2022 by the V/I conversion circuit 2021 performing voltage-to-current conversion based on the voltage Vramp.
  • a current I4 flows from the source to the drain of the transistor 2023 based on the current I3.
  • the transimpedance amplifier 2024 is an operational amplifier, a voltage Vref based on the power supply voltage VBAT is supplied to the non-inverting input terminal, and a current is supplied to the inverting input terminal.
  • a resistance element 2025 connects the inverting input terminal and the output terminal of the transimpedance amplifier 2024 .
  • Resistive element 2025 is a feedback resistor.
  • Transimpedance amplifier 2024 and resistive element 2025 operate as a transimpedance circuit.
  • the transimpedance amplifier 2024 outputs a voltage signal based on the current I5 from its output terminal.
  • the voltage value of the voltage signal from transimpedance amplifier 2024 increases as the amount of current in I5 increases.
  • the voltage signal from the transimpedance amplifier 2024 is supplied to the control signal output circuit 1072 through the filter 2026 as the control voltage Vcont.
  • the current value of the current I4 from the drain of the transistor 2023 is a predetermined value.
  • the current I5 is a current obtained by subtracting the current I2 from the current I4. As the current value of current I1 increases, the current value of current I2 also increases. Thus, as current I1 increases, current I5 decreases. Also, when the current I1 decreases, the current I5 increases.
  • the control signal output circuit 1072 has transistors 2031 and 2032 and a resistance element 2033 .
  • Transistor 2031 is, for example, a P-channel MOSFET.
  • Transistor 2032 is, for example, an N-channel MOSFET.
  • the transistor 2031 has a gate connected to the filter 2026 , a source connected to the power supply voltage VBAT, and a drain connected to the transistor 1032 through the resistance element 1052 .
  • the transistor 2031 (third control transistor) outputs a current I6 corresponding to the control voltage Vcont from its drain. A portion of current I6 output from the drain of transistor 2031 is supplied to transistor 1032 as bias current IB2.
  • the gate and drain of the transistor 2032 are diode-connected.
  • the transistor 2032 has a drain connected to the drain of the transistor 2031 and a source connected to the transistor 1031 through the resistance element 1051 .
  • the transistor 2032 operates by being supplied with the current I7, which is a part of the current I6, from the transistor 2031.
  • a current I7 is output from the source of transistor 2032 .
  • the signal due to current I7 causes a predetermined voltage drop across transistor 2032 .
  • a portion of current I7 is provided to transistor 1031 as bias current IB1.
  • a resistance element 2033 connects the source of the transistor 2032 and the ground. Resistive element 2033 is provided to keep the source of transistor 2032 at a voltage higher than the voltage of ground.
  • transistor 2011 and the transistor 2032 can be formed as transistors having similar characteristics.
  • the emitter of transistor 1031 is connected to ground and the emitter of transistor 1032 is connected to the drain of transistor 2011 .
  • the emitter voltage of transistor 1032 will be higher than the voltage at ground by the voltage drop across transistor 2011 .
  • the amplifying operation of the transistor 1031 and the amplifying operation of the transistor 1032 may not be performed at the same base-emitter voltage, and the operation of the transistor 1032 may not be able to simulate the operation of the transistor 1031 appropriately.
  • the voltage drop due to the transistor 2032 can be the same as the voltage drop due to the transistor 2011 .
  • the transistor 2032 can cause a voltage drop in the base voltage of the transistor 1032 corresponding to the increase in the emitter voltage of the transistor 1032 .
  • the base voltage of the transistor 1032 can be made higher than the base voltage of the transistor 1031 by the increase in the emitter voltage of the transistor 1032 . Therefore, the base-emitter voltage of the transistor 1031 and the base-emitter voltage of the transistor 1032 can be matched. This allows the operation of the transistor 1032 to appropriately simulate the operation of the transistor 1031 .
  • the transistor 2011 and the transistor 2032 as transistors having similar characteristics suppresses variations in characteristics during manufacture of the transistors and stabilizes the operation against changes in the external environment.
  • FIG. 3 shows a circuit diagram of another transmission circuit 10A according to the first embodiment.
  • the transmission circuit 10A is a circuit in which the transistor 2032 of the control circuit 102 is replaced with a resistance element 3031.
  • FIG. 3 By causing a voltage drop that compensates for the rise in the emitter voltage of transistor 1032 caused by transistor 2011 by resistor element 3031 , the operation of transistor 1032 can appropriately simulate the operation of transistor 1031 . By providing a voltage drop element, exemplified by transistor 2032 or resistive element 3031, the simulation of operation is adequate.
  • FIG. 4 shows a circuit diagram of a transmission circuit 10B according to the second embodiment.
  • the transmission circuit 10B differs from the transmission circuit 10 in that the amplifier circuit 101B has a bias circuit 4011 and a bias circuit 4012, and the control circuit 102B has a control signal output circuit 1072B.
  • a bias circuit 4011 (first bias circuit) is provided between the control circuit 102B and the resistive element 1051 .
  • the bias circuit 4011 supplies a bias current IB2 to the transistor 1031 based on the bias control signal BC1 (first bias control signal) from the control circuit 102B.
  • a bias circuit 4012 (second bias circuit) is provided between the control circuit 102B and the resistance element 1052 .
  • the bias circuit 4012 supplies the bias current IB1 to the transistor 1032 based on the bias control signal BC2 (second bias control signal) from the control circuit 102B.
  • control signal output circuit 1072B outputs the bias control signal BC1 and the bias control signal BC2 to the amplifier circuit 101B based on the control voltage Vcont.
  • Control signal output circuit 1072B has a circuit configuration similar to that of control signal output circuit 1072 .
  • the difference between the transmission circuit 10 according to the first embodiment and the transmission circuit 10B lies in the types of signals that the control circuits 102 and 102B supply to the amplifier circuits 101 and 101B.
  • the control signal output circuit 1072 directly supplies the bias currents IB1 and IB2 to the amplifier circuit 101, thereby controlling the bias currents supplied to the transistors 1031 and 1032.
  • control signal output circuit 1072B outputs bias control signals BC1 and BC2 to the bias circuits 4011 and 4012 of the amplifier circuit 101B.
  • bias circuits 4011 and 4012 are used to control the bias currents supplied to the transistors 1031 and 1032 .
  • the transmission circuit 10B can also appropriately control the power of the output signal RFout according to the impedance variation of the load. Furthermore, in the transmission circuit 10B, bias circuits 4011 and 4012 ensure isolation between the transistors 1031 and 1032 and the control circuit 102B. This prevents RF signals from flowing from the transistors 1031 and 1032 to the control circuit 102B.
  • FIG. 5 shows a circuit diagram of a transmission circuit 10C according to the third embodiment.
  • the transmission circuit 10C differs from the transmission circuit 10 in that it has an amplifier circuit 101C.
  • the amplifier circuit 101C has a transistor 5011, a capacitor 5021, a resistance element 5031, and matching circuits 504 and 505 in addition to the elements of the amplifier circuit 101.
  • the transistor 5011 (third amplification transistor) has a base connected to the input of the transmission circuit 10C through the capacitor 5021 and the matching circuit 504, an emitter connected to ground, and a collector connected to the capacitors 1041 and 1042 through the matching circuit 505. ing.
  • the power supply voltage VBAT is supplied to the collector of the transistor 5011 through the inductor 1081C. Also, a capacitor 1082C is provided between the inductor 1081C and ground.
  • a bias current IB1b (third bias current) that is part of the bias current IB1 from the control circuit 102 is supplied to the base of the transistor 5011 through the resistance element 5031.
  • the base of the transistor 1031 is supplied with a bias current IB1a (first bias current) that is part of the bias current IB1.
  • the transistor 5011 amplifies the input signal RFin to the amplifier circuit 101C and outputs a signal RF7 to the transistors 1031 and 1032.
  • Signal RF7 is amplified by transistors 1031 and 1032 as in transmission circuit 10 .
  • the transistor 5011 may be a MOSFET like the transistors 1031 and 1032.
  • the bias currents IB1 and IB2 from the control signal output circuit 1072 increase as a result of the current I1 decreasing as the power of the output signal RFout decreases.
  • the bias currents IB1a and IB1b increase. Therefore, as in the transmission circuit 10, the collector currents of the transistors 1031 and 1032 increase, so that the power of the output signal RFout can be appropriately controlled according to the impedance variation of the load.
  • an increase in the bias current IB1b also increases the collector current of the transistor 5011, so that the range in which the power of the output signal RFout can be controlled can be further expanded.
  • the transistor 1032 may be provided in parallel with the transistor 5011 and the collector thereof may be connected to the collector of the transistor 5011 . Further, a transistor may be provided in parallel with the transistor 5011 so as to correspond to the set of the transistor 1031 and the transistor 1032 .
  • FIG. 6 shows a circuit diagram of a transmission circuit 10D according to the fourth embodiment.
  • the transmission circuit 10D is a circuit provided with a bias circuit in the same manner as the transmission circuit 10B in the transmission circuit 10C.
  • a bias circuit 6011 (third bias circuit) is provided between the control signal output circuit 1072D and the resistance element 5031.
  • FIG. 6011 third bias circuit
  • the control signal output circuit 1072D outputs the bias control signals BC1 and BC2 similarly to the control signal output circuit 1072B.
  • a bias control signal BC1a which is part of the bias control signal BC1 from the control circuit 102, is supplied to the bias circuit 4011.
  • FIG. The bias circuit 4011 supplies the bias current IB1a to the transistor 1031 based on the bias control signal BC1a.
  • a bias control signal BC1b which is another part of the bias control signal BC1, is supplied to the bias circuit 4011.
  • the bias circuit 6011 supplies the bias current IB1b to the transistor 5011 based on the bias control signal BC1b.
  • the transmission circuit 10D can also appropriately control the power of the output signal RFout according to the impedance variation of the load. Further, the transmission circuit 10D can ensure isolation between the transistors 1031, 1032, 5011 and the control circuit 102D, like the transmission circuit 10B. This prevents the RF signal from flowing into the control circuit 102D.
  • FIG. 7 shows a circuit diagram of a transmission circuit 10E according to the fifth embodiment.
  • the transmission circuit 10E differs from the transmission circuit 10 in that it has a current generating circuit 106E.
  • a filter circuit 701 is provided between the gates of the transistors 2011 and 2012 in the current generation circuit 106E.
  • the filter circuit 701 has a capacitor 7011 and a resistive element 7012 .
  • a capacitor 7011 has one end connected to the gate of the transistor 2011 and the other end connected to the ground.
  • the resistance element 7012 has one end connected to the capacitor 7011 and the gate of the transistor 2011 and the other end connected to the gate of the transistor 2012 .
  • Filter circuit 701 is an RC filter.
  • the current I1 contains both a DC component and an AC component.
  • the filter circuit 701 removes the voltage fluctuation based on the AC component of the current I1, so that the current I2 can be a current based only on the DC component of the current I1. As a result, fluctuations in the current I2 can be appropriately suppressed, and the stability of the operation of the control circuit 102E can be enhanced.
  • the filter circuit 701 can be integrated in the control circuit 102E.
  • the filter circuit 701 can be provided in a smaller substrate area than, for example, when a decoupling circuit including a resistor, inductor, and capacitor is provided between the amplifier circuit 101 and the control circuit 102E.
  • the capacitor 7011 may be integrated on the substrate of the amplifier circuit 101 .
  • the capacitor 7011 may be provided as a surface mount component on a substrate different from the substrates of the amplifier circuit 101 and the control circuit 102E.
  • FIG. 8 shows a circuit diagram of a transmission circuit 10F according to the sixth embodiment.
  • the transmission circuit 10F differs from the transmission circuit 10 in that it has an offset current supply circuit 801 .
  • the offset current supply circuit 801 has transistors 8011 and 8012 .
  • Transistors 8011 and 8012 are, for example, P-channel MOSFETs.
  • the transistor 8011 has a gate supplied with the voltage Ven, a source connected to the power supply voltage VBAT, and a drain connected to the drain of the transistor 2011 .
  • Voltage Ven is, for example, a voltage based on an enable signal in control circuit 102F.
  • Transistor 8011 outputs offset current I10 (first offset current) to transistor 2011 based on voltage Ven.
  • the transistor 8012 has a gate supplied with the voltage Ven, a source connected to the power supply voltage VBAT, and a drain connected to the drain of the transistor 2012 .
  • Transistor 8011 outputs offset current I11 (second offset current) to transistor 2012 based on voltage Ven.
  • the characteristics of the transistors 8011 and 8012 are such that the offset current I10 and the offset current I11 have a current value ratio similar to the current value ratio between the current I1 and the current I2 in the current generation circuit 106 .
  • a current obtained by combining the current I1 and the offset current I10 is input to the transistor 2011 by the offset current supply circuit 801 .
  • the transistor 2011 operates in an operation region where the IV characteristic of the transistor 2011 changes linearly. Therefore, it is possible to avoid unstable changes in the current I2 due to the non-linear operation of the transistor 2011.
  • FIG. 1 A current obtained by combining the current I1 and the offset current I10 is input to the transistor 2011 by the offset current supply circuit 801 .
  • the offset current supply circuit 801 supplies a current corresponding to the increase in the current I2 due to the offset current I10 as the offset current I11. Therefore, the current I2 does not increase due to the addition of the offset current I10 to the transistor 2011, and the current I2 reflects the current I1. Therefore, the transmission circuit 10F can also appropriately control the power of the output signal RFout according to the impedance variation of the load.
  • FIG. 9 shows a circuit diagram of a transmission circuit 10G according to the seventh embodiment.
  • the transmission circuit 10G differs from the transmission circuit 10 in that it has an amplifier circuit 101G and a control circuit 102G.
  • the transmission circuit 10G outputs an output signal RFout1 obtained by amplifying an input signal RFin1 (first input signal) and an output signal RFout2 obtained by amplifying an input signal RFin2 (second input signal) having a frequency different from that of the input signal RFin1. Output is possible.
  • the amplifier circuit 101G has transistors 9011 and 9012, capacitors 9021 and 9022, and resistance elements 9031 and 9032 in addition to the elements of the amplifier circuit 101.
  • the transistor 9011, capacitor 9021, and resistance element 9031 are connected in the same manner as the transistor 1031, capacitor 1041, and resistance element 1051.
  • Transistor 9012 , capacitor 9022 and resistive element 9032 are connected in the same manner as transistor 1032 , capacitor 1042 and resistive element 1052 .
  • Bias currents IB3 (fourth bias current) and IB4 (fifth bias current) are supplied to transistors 9011 (fourth amplification transistor) and 9012 (fifth amplification transistor), respectively.
  • Power supply voltage VBAT is supplied to transistors 9011 and 9012 through inductor 1081G.
  • a capacitor 1082G is provided between inductor 1081C and ground.
  • the transistor 9011 amplifies the signal RF7, which is a part of the input signal RFin2, and the signal RF9 based on the bias current IB3, and outputs the signal RF11.
  • Transistor 9012 amplifies signal RF8, which is another part of input signal RFin2, and signal RF10 based on bias current IB4, and outputs signal RF12.
  • An output signal RFout2 including the signal RF11 and the signal RF12 is output to the outside of the transmission circuit 10G through the matching circuit 109G.
  • the transistor 1032 outputs the current I1a from the emitter to the control circuit 102G.
  • Transistor 9012 outputs current I1b (third current) from the emitter to control circuit 102G.
  • Current I1a is supplied to control circuit 102G when amplifying input signal RFin1.
  • Current I1b is supplied to control circuit 102G when amplifying input signal RFin2.
  • the current generating circuit 106 draws out the current I2a based on the current I1a or the current I2b (fourth current) based on the current I1b from the current processing circuit 1071 according to the current from the amplifier circuit 101G.
  • the control circuit 102G has a switch circuit 904.
  • the switch circuit 904 switches connection between the control signal output circuit 1072 and the transistors 1031, 1032, 9011, and 9012 based on the control signal S input from the outside.
  • the switch circuit 904 When the control signal S is a signal indicating that the input signal RFin1 is to be amplified, the switch circuit 904 connects the control signal output circuit 1072 and the transistors 1031 and 1032 . At this time, switch circuit 904 does not connect control signal output circuit 1072 and transistors 9011 and 9012 .
  • the switch circuit 904 connects the control signal output circuit 1072 to the transistors 9011 and 9012 and not to the transistors 1031 and 1032.
  • a control voltage Vcont based on the current I2a or the current I2b is supplied from the current processing circuit 1071 to the control signal output circuit 1072 .
  • the control signal output circuit 1072 outputs the bias current IB5 and the bias current IB6 to the switch circuit 904 based on the control voltage Vcont.
  • the bias current IB5 is supplied to the transistor 1031 as the bias current IB1.
  • Bias current IB6 is also supplied to transistor 1032 as bias current IB2.
  • the bias current IB5 is supplied to the transistor 9011 as the bias current IB3.
  • Bias current IB6 is supplied to transistor 9012 as bias current IB4.
  • the transmission circuit 10G it is possible to amplify a plurality of input signals and, at the same time, use one control circuit 102G to control the power of the output signal according to the impedance variation of the load. Therefore, the size of the transmission circuit 10G can be reduced compared to a transmission circuit in which a control circuit is provided for each input signal.
  • transistors 2031 and 2032 are described in more detail.
  • the transistor 2032 needs to apply a voltage different from the ground voltage to the terminal provided on the substrate on which the MOSFET is formed. This is realized by, for example, an SOI CMOS process or a Triple Well Bulk CMOS process. Note that the Triple Well Bulk CMOS process is shown in Non-Patent Document 1, for example, by the description related to FIG. 11 of Non-Patent Document 1.
  • the transmission circuit 10 is supplied with a bias current IB1, a transistor 1031 that amplifies and outputs an input signal RFin, and a bias current IB2 that is supplied with a collector connected to the collector of the transistor 1031, and amplifies and outputs an input signal.
  • the transmission circuit 10 When the impedance of the load connected to the transmission circuit 10 increases, the current I1 decreases. A current I2 based on the current I1 is supplied to the bias control circuit 107 . At this time, bias control circuit 107 increases bias currents IB1 and IB2 based on current I2. As the bias currents IB1 and IB2 increase, the output power from the transistors 1031 and 1032 increases and the power of the output signal RFout increases. Therefore, in this case, the transmission circuit 10 performs feedback control to increase the bias currents IB1 and IB2 to compensate for the decrease in the power of the output signal RFout. Thereby, the transmission circuit 10 can appropriately control the power of the output signal RFout when the impedance of the load L fluctuates.
  • the transmission circuit 10B includes a bias circuit 4011 that supplies a bias current IB1 to the transistor 1031 based on the bias control signal BC1, and a bias circuit 4012 that supplies a bias current IB2 to the transistor 1032 based on the bias control signal BC2. , is further provided.
  • This also allows the power of the output signal RFout to be appropriately controlled when the impedance of the load L fluctuates.
  • the bias control signals BC1 and BC2 can be set to current values lower than the bias currents IB1 and IB2, it is possible to save power and reduce the size of wiring and circuit elements.
  • the transmission circuit 10C further includes a transistor 5011 supplied with a bias current IB1b and supplying a signal RF7 to the transistors 1031 and 1032.
  • the bias control circuit 107 controls the bias current IB1a and the bias current IB1b. It outputs a bias current IB1. This can further expand the range in which the power of the output signal RFout can be controlled.
  • the transmission circuit 10D further includes a bias circuit 6011 that supplies a bias current IB1b to the transistor 5011 based on the bias control signal BC1b.
  • the current generation circuit 106 includes a transistor 2011 whose drain is connected to the emitter of the transistor 1032 and receives the current I1, and a transistor 2012 that is current-mirror connected to the transistor 2011 and outputs the current I2. have.
  • the current generation circuit 106 By configuring the current generation circuit 106 as a current mirror circuit with current mirror-connected transistors 2011 and 2012, it is possible to extract the current I2 from the bias control circuit 107 based on the current I1. Thereby, the bias control circuit 107 can control the bias currents IB1 and IB2 according to the amount of the current I2.
  • the current generating circuit 106 further has a filter circuit 701 provided between the transistor 2011 and the transistor 2012.
  • Filter circuit 701 can remove voltage fluctuations based on the AC component of current I1. This allows the current I2 to be a current based only on the DC component of the current I1. Therefore, the fluctuation of the current I2 can be appropriately suppressed, and the stability of the operation of the control circuit 102E can be enhanced.
  • the filter circuit 701 is provided between a resistance element 7012 having one end connected to the gate of the transistor 2011 and the other end connected to the gate of the transistor 2012, and the other end of the resistance element 7012 and ground. and a capacitor 7011 that is By integrating the filter circuit 701 in the control circuit 102E, the area of the filter circuit 701 on the substrate can be reduced. Therefore, the transmission circuit 10E is smaller than a transmission circuit in which a separate element is provided.
  • the transmission circuit 10F further includes an offset current supply circuit 801 that supplies an offset current I10 to the transistor 2011 and an offset current I11 to the transistor 2012.
  • the offset current I10 causes the transistor 2011 to operate in the operating region where the IV characteristics of the transistor 2011 change linearly. Therefore, it is possible to avoid unstable changes in the current I2 due to the non-linear operation of the transistor 2011.
  • a bias current IB3 is supplied, a transistor 9011 that amplifies and outputs an input signal RFin2 having a frequency different from that of the input signal RFin1, and a bias current IB4 are supplied.
  • a transistor 9012 which is connected to amplify and output an input signal RFin2 and a switching signal indicating which of the input signal RFin1 and the input signal RFin2 is to be amplified are input.
  • a switch circuit 904 that switches connection between the transistor 1032 , the transistor 9011 , the transistor 9012 , and the bias control circuit 107 is further provided.
  • the current generation circuit 106 generates the current I2b based on the current I1b from the emitter of the transistor 9012, and the bias control circuit 107 controls the bias current IB3 based on the current I2b.
  • the switch circuit 904 outputs a control signal and a fourth bias control signal for controlling the bias current IB4.
  • the switch circuit 904 connects the transistors 1031 and 1032 to the bias control circuit 107, Transistors 9011 and 9012 are connected to the bias control circuit 107 when the input signal RFin2 is to be amplified.
  • switching by the switch circuit 904 enables power control of the output signal according to the impedance variation of the load using one control circuit 102G.
  • the bias control circuits 107 and 107A generate the bias current IB1 based on the transistor 2031 that outputs the bias current IB2 from the drain based on the current I2 and the current I7 that is the output current of the transistor 2031. It has a transistor 2032 or a resistance element 3031 that outputs, and a resistance element 2033 that is provided between the transistor 2032 or the resistance element 3031 and the ground.
  • a voltage drop can be generated by the transistor 2032 or the resistance element 3031 to compensate for the increase in the emitter voltage of the transistor 1032 caused by the transistor 2011 .
  • the operation of the transistor 1032 can appropriately simulate the operation of the transistor 1031, so that the power of the output signal RFout can be controlled more appropriately when the impedance of the load L fluctuates.
  • the transistor 2032 is a transistor whose gate and drain are diode-connected and causes a voltage drop according to the potential difference between the emitter of the transistor 1032 and the ground. As a result, it is possible to suppress variation in characteristics during manufacture of the transistor and stabilize operation against variations in the external environment.

Abstract

負荷のインピーダンス変動に応じて出力電力を適切に制御する送信回路を提供する。送信回路１０は、バイアス電流ＩＢ１が供給され、入力信号ＲＦｉｎを増幅して出力するトランジスタ１０３１と、バイアス電流ＩＢ２が供給され、コレクタがトランジスタ１０３１のコレクタに接続され、入力信号を増幅して出力するトランジスタ１０３２と、トランジスタ１０３２のエミッタからの電流Ｉ１に基づいて、電流Ｉ２を生成する電流生成回路１０６と、電流Ｉ２に基づいて、バイアス電流ＩＢ１を制御する第１バイアス制御信号と、バイアス電流ＩＢ２を制御する第２バイアス制御信号とを出力する、バイアス制御回路１０７と、を備える。

Description

送信回路
　本発明は、送信回路に関する。
　携帯電話等における移動体通信においては、無線周波数（ＲＦ：Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号を用いた通信が行われる。移動体通信機は、送信信号の電力をトランジスタにより増幅する送信回路を用いて、ＲＦ信号の送信を行う。このような送信回路では、例えば、送信回路の動作に応じて適切な電力増幅が行われるように、トランジスタにバイアス電流又は電圧が供給される。特許文献１には、送信回路の適切な動作のために、電力増幅時の発熱を抑制する送信回路が電力増幅回路として示される。
米国特許第９７５５５７８号明細書
Matej Rakus et al., "Design techniques for low-voltage analog integrated circuits", Journal of ELECTRICAL ENGINEERING, VOL 68 NO4, 245-255．　２０１７
　特許文献１に記載の電力増幅回路では、電力増幅を行う増幅トランジスタの発熱を抑制するために、トランジスタとは別の模擬トランジスタの出力に基づいて、増幅トランジスタにバイアス電流又は電圧が制御される。送信回路の出力電力は、送信回路からの信号を送信するアンテナ等の負荷のインピーダンスの変化により変動することがある。特許文献１に記載の電力増幅回路では、模擬トランジスタは、負荷のインピーダンス変動の影響を受ける増幅トランジスタの動作変化を模擬できない。このため、負荷のインピーダンス変動に応じた出力電力の適切な制御が十分でないことがあった。
　本発明はこのような事情に鑑みてなされたものであり、負荷のインピーダンス変動に応じて出力電力を適切に制御する送信回路を提供することを目的とする。
　本発明の一側面に係る送信回路は、第１バイアス電流又は電圧が供給され、入力信号を増幅して出力する第１増幅トランジスタと、第２バイアス電流又は電圧が供給され、コレクタ又はドレインが第１増幅トランジスタのコレクタ又はドレインに接続され、入力信号を増幅して出力する第２増幅トランジスタと、第２増幅トランジスタのエミッタ又はソースからの第１電流に基づいて、第２電流を生成する電流生成回路と、第２電流に基づいて、第１バイアス電流又は電圧を制御する第１バイアス制御信号と、第２バイアス電流又は電圧を制御する第２バイアス制御信号とを出力する、バイアス制御回路と、を備える。
　本発明によれば、負荷のインピーダンス変動に応じて出力電力を適切に制御する送信回路を提供することが可能となる。
第１実施形態に係る送信回路の回路図である。 第１実施形態に係る送信回路の詳細な回路図である。 第１実施形態に係る送信回路の他の詳細な回路図である。 第２実施形態に係る送信回路の回路図である。 第３実施形態に係る送信回路の回路図である。 第４実施形態に係る送信回路の回路図である。 第５実施形態に係る送信回路の詳細な回路図である。 第６実施形態に係る送信回路の詳細な回路図である。 第７実施形態に係る送信回路の回路図である。 制御信号生成回路の詳細な説明のための回路図である。
　第１実施形態について説明する。図１には第１実施形態に係る送信回路１０の回路図が示される。送信回路１０は、増幅回路１０１及び制御回路１０２を有する。増幅回路１０１は、入力信号ＲＦｉｎを増幅し、出力信号ＲＦｏｕｔを外部の負荷Ｌに対して出力する。負荷Ｌは、例えば、ＲＦ信号を送信するアンテナである。なお、図２以降では負荷Ｌの図示を省略する。
　増幅回路１０１は、制御回路１０２に対して、入力信号ＲＦｉｎに基づく電流Ｉ１（第１電流）を出力する。制御回路１０２は、増幅回路１０１の動作を制御するために、電流Ｉ１に基づいて、第１バイアス制御信号及び第２バイアス制御信号を出力する。第１バイアス制御信号は第１バイアス電流ＩＢ１を含み得、第２バイアス制御信号は第２バイアス電流ＩＢ２を含み得る。本実施例の図面においては、第１バイアス電流ＩＢ１と第２バイアス電流ＩＢ２が図示されている。なお、各実施形態においては、バイアス制御信号とは、バイアス電流そのもの及びバイアス電流を制御するための信号を含み得る。
　図１では、増幅回路１０１及び制御回路１０２は、異なる基板に形成されている。なお、増幅回路１０１及び制御回路１０２は、同一の基板に形成されていてもよい。
　増幅回路１０１は、トランジスタ１０３１，１０３２、キャパシタ１０４１，１０４２、及び抵抗素子１０５１，１０５２を有する。
　トランジスタ１０３１，１０３２は、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタにより構成される。なお、トランジスタ１０３１，１０３２は、ＨＢＴの代わりにＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等の電界効果トランジスタにより構成されてもよい。この場合、以下に述べるコレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。
　トランジスタ１０３１（第１増幅トランジスタ）は、ベースがキャパシタ１０４１を通じて増幅回路１０１の入力に接続され、エミッタが接地に接続され、コレクタが増幅回路１０１の出力に接続されている。トランジスタ１０３１は、ベースに入力される信号ＲＦ３を増幅して、信号ＲＦ５を出力する。トランジスタ１０３１のコレクタは、整合回路１０９を通じて負荷Ｌに接続されている。整合回路１０９は、増幅回路１０１と送信回路１０の外部との間のインピーダンスを調整する。
　キャパシタ１０４１は、トランジスタ１０３１のベースと増幅回路１０１の入力とを接続する。キャパシタ１０４１は、入力信号ＲＦｉｎの一部である信号ＲＦ１の直流成分が取り除かれた信号をトランジスタ１０３１に供給する。
　抵抗素子１０５１は、後述する制御回路１０２と、トランジスタ１０３１のベースとを接続する。抵抗素子１０５１は、制御回路１０２からのバイアス電流ＩＢ１に基づく電圧降下を生じさせ、トランジスタ１０３２の熱暴走を抑制する。
　キャパシタ１０４１を通じたＲＦ信号と、抵抗素子１０５１を通じたバイアス電流ＩＢ１（第１バイアス電流）とを含む信号ＲＦ３が、トランジスタ１０３１のベースに入力される。
　トランジスタ１０３２（第２増幅トランジスタ）は、ベースがキャパシタ１０４２を通じて増幅回路１０１の入力に接続され、エミッタが後述する制御回路１０２に接続され、コレクタがトランジスタ１０３１のコレクタに接続されている。また、トランジスタ１０３２のコレクタは、整合回路１０９を通じて負荷Ｌに接続されている。
　トランジスタ１０３２は、ベースに入力される信号ＲＦ４を増幅して、信号ＲＦ６を出力する。
　信号ＲＦ５と信号ＲＦ６とを含む出力信号ＲＦｏｕｔが、整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ　Ｎｅｔｗｏｒｋ）１０９を通じて、外部の負荷Ｌへと供給される。
　キャパシタ１０４２は、トランジスタ１０３２のベースと、増幅回路１０１の入力とを接続する。キャパシタ１０４２は、キャパシタ１０４１と並列に接続されている。入力信号ＲＦｉｎは、信号ＲＦ１と信号ＲＦ２として、キャパシタ１０４１とキャパシタ１０４２のそれぞれに供給される。キャパシタ１０４２は、入力信号ＲＦｉｎの一部である信号ＲＦ２の直流成分が取り除かれた信号をトランジスタ１０３２に供給する。
　抵抗素子１０５２は、後述する制御回路１０２と、トランジスタ１０３２のベースとを接続する。抵抗素子１０５２は、制御回路１０２からのバイアス電流ＩＢ２に基づく電圧降下を生じさせ、トランジスタ１０３２の熱暴走を抑制する。
　キャパシタ１０４２を通じたＲＦ信号と、抵抗素子１０５２を通じたバイアス電流ＩＢ２（第２バイアス電流）とを含む信号ＲＦ４が、トランジスタ１０３１のベースに入力される。
　トランジスタ１０３１，１０３２のコレクタには、インダクタ１０８１を通じて送信回路１０の電源電圧ＶＢＡＴが供給される。電源電圧ＶＢＡＴは、例えば、バッテリーから供給される電圧である。また、キャパシタ１０８２が、インダクタ１０８１と接地とを接続する。
　インダクタ１０８１は、交流信号が電源側に流れることを抑制する素子である。キャパシタ１０８２は、送信回路１０に流入するノイズを抑制する素子である。
　制御回路１０２は、電流生成回路１０６及びバイアス制御回路１０７を有する。制御回路１０２には、電源電圧ＶＢＡＴが供給される。制御回路１０２は、増幅回路１０１からの電流Ｉ１に基づいて、バイアス電流ＩＢ１，ＩＢ２を出力する。なお、増幅回路１０１は、バイアス電流に代えて、バイアス電圧を出力してもよい。
　電流生成回路１０６は、トランジスタ１０３２のエミッタに接続されている。電流生成回路１０６には、トランジスタ１０３２のエミッタ電流として、電流Ｉ１が入力される。
電流生成回路１０６は、電流Ｉ１（第１電流）に基づいて、電流処理回路１０７１から電流を引き抜く方向に流れる電流Ｉ２（第２電流）を生成する。電流Ｉ１と電流Ｉ２とは、比例関係にあり、例えば、電流Ｉ１が増加すると電流Ｉ２は増加し、電流Ｉ１が減少すると電流Ｉ２は減少する。
　バイアス制御回路１０７は、電流処理回路１０７１及び制御信号出力回路１０７２を有する。電流処理回路１０７１は、電流Ｉ２に基づいて、制御電圧Ｖｃｏｎｔを制御信号出力回路１０７２に出力する。電流処理回路１０７１は、電流Ｉ２が増加すると、バイアス電流ＩＢ１，ＩＢ２を減少させる制御電圧Ｖｃｏｎｔを出力する。電流処理回路１０７１は、電流Ｉ２が減少すると、バイアス電流ＩＢ１，ＩＢ２を増加させる制御電圧Ｖｃｏｎｔを出力する。
　制御信号出力回路１０７２は、制御電圧Ｖｃｏｎｔに基づいて、バイアス電流ＩＢ１，ＩＢ２を出力する。制御信号出力回路１０７２は、バイアス電流ＩＢ１，ＩＢ２を出力することによって、トランジスタ１０３１，１０３２のバイアス電流を制御することができる。
　負荷Ｌのインピーダンスが変動した場合の、送信回路１０の動作について説明する。ここでは、負荷Ｌのインピーダンスが増加する変動が生じた場合を例に説明する。
　負荷Ｌのインピーダンスが増加すると、出力信号ＲＦｏｕｔの電力は減少する。出力信号ＲＦｏｕｔの電力減少は、信号ＲＦ５及び信号ＲＦ６の電力減少による。信号ＲＦ５及び信号ＲＦ６の電力減少は、トランジスタ１０３１，１０３２のコレクタ電流の減少による。
　トランジスタ１０３２のコレクタ電流が減少すると、トランジスタ１０３２のエミッタ電流である電流Ｉ１が減少する。電流Ｉ１の減少によって、電流生成回路１０６が電流処理回路１０７１から引き抜く電流Ｉ２も減少する。
　電流Ｉ２が減少すると、電流処理回路１０７１は、バイアス電流ＩＢ１，ＩＢ２を増加させる制御電圧Ｖｃｏｎｔを制御信号出力回路１０７２に供給する。制御信号出力回路１０７２は、制御電圧Ｖｃｏｎｔに基づいて、増加されたバイアス電流ＩＢ１，ＩＢ２を出力する。
　バイアス電流ＩＢ１，ＩＢ２が増加することによって、トランジスタ１０３１のコレクタ電流及びトランジスタ１０３２のコレクタ電流が増加する。よって、信号ＲＦ５、信号ＲＦ６の電力が増加する。これにより、出力信号ＲＦｏｕｔの電力が増加する。
　負荷Ｌのインピーダンスが増加する場合に、送信回路１０は、バイアス電流ＩＢ１，ＩＢ２を増加させるフィードバック制御によって、出力信号ＲＦｏｕｔの電力の減少を補う。これにより、送信回路１０は、負荷Ｌのインピーダンス変動が生じた場合に、出力信号ＲＦｏｕｔの電力を適切に制御することができる。
　なお、上記説明では、負荷Ｌのインピーダンスが増加する場合を説明したが、負荷Ｌのインピーダンスが減少する場合も、送信回路１０は、出力信号ＲＦｏｕｔの電力を適切に制御できる。この場合、インピーダンスの減少は、出力信号ＲＦｏｕｔの電力の増加をもたらす。送信回路１０は、バイアス電流ＩＢ１，ＩＢ２を減少させるフィードバック制御によって、出力信号ＲＦｏｕｔの電力の増加を抑制する。
　図２を参照して、制御回路１０２の回路の詳細について説明する。図２には、電流生成回路１０６及びバイアス制御回路１０７の回路図が示される。
　電流生成回路１０６は、トランジスタ２０１１及びトランジスタ２０１２を有する。トランジスタ２０１１，２０１２は、例えば、ＮチャネルＭＯＳＦＥＴである。
　トランジスタ２０１１（第１制御トランジスタ）は、ゲートとドレインとがダイオード接続されている。トランジスタ２０１１のドレインは、トランジスタ１０３２のエミッタに接続され、ソースは接地に接続されている。
　トランジスタ２０１２（第２制御トランジスタ）は、トランジスタ２０１１とカレントミラー接続されている。トランジスタ２０１２のドレインは後述するトランスインピーダンスアンプ２０２４の反転入力端子に接続され、ソースは接地に接続されている。
　電流生成回路１０６は、電流Ｉ１と所定の電流値の比を有する電流Ｉ２をトランジスタ２０１２のドレインからソースへと流すことで、電流処理回路１０７１から電流を引き抜く。
　電流生成回路１０６は、トランジスタ１０３２のエミッタ電流を検出することによって、トランジスタ１０３２のエミッタ電圧が接地の電圧の近傍の微小な値である場合であっても、ノイズの影響を抑えることができる。
　電流処理回路１０７１は、Ｖ/Ｉ変換回路２０２１，トランジスタ２０２２，２０２３、トランスインピーダンスアンプ２０２４、抵抗素子２０２５、及びフィルタ２０２６を有する。
　Ｖ／Ｉ変換回路２０２１には、電源電圧ＶＢＡＴに基づいて生成される電圧Ｖｒａｍｐが供給される。Ｖ／Ｉ変換回路２０２１は、電圧Ｖｒａｍｐに基づいて所定の電流を生じさせる、電圧－電流変換回路である。
　トランジスタ２０２２，２０２３は、例えば、ＰチャネルＭＯＳＦＥＴである。トランジスタ２０２２のゲートとドレインとはダイオード接続されている。トランジスタ２０２２は、ドレインがＶ／Ｉ変換回路２０２１に接続され、ソースが電源電圧ＶＢＡＴの電源に接続されている。
　トランジスタ２０２３は、トランジスタ２０２２とカレントミラー接続されている。トランジスタ２０２３は、ソースが電源電圧ＶＢＡＴの電源に接続され、ドレインがトランジスタ２０１２のドレイン及びトランスインピーダンスアンプ２０２４の反転入力端子に接続されている。
　Ｖ／Ｉ変換回路２０２１が電圧Ｖｒａｍｐに基づく電圧電流変換を行うことによって、トランジスタ２０２２のソースからドレインへと電流Ｉ３が流れる。電流Ｉ３に基づいて、トランジスタ２０２３のソースからドレインへと電流Ｉ４が流れる。
　トランスインピーダンスアンプ２０２４は、オペアンプであり、非反転入力端子に電源電圧ＶＢＡＴに基づく電圧Ｖｒｅｆが供給され、反転入力端子に電流が供給される。
　抵抗素子２０２５は、トランスインピーダンスアンプ２０２４の反転入力端子と出力端子とを接続する。抵抗素子２０２５は、帰還抵抗である。トランスインピーダンスアンプ２０２４及び抵抗素子２０２５は、トランスインピーダンス回路として動作する。トランスインピーダンスアンプ２０２４は、電流Ｉ５に基づく電圧信号を出力端子から出力する。トランスインピーダンスアンプ２０２４からの電圧信号の電圧値は、Ｉ５の電流量が増加すると増加する。トランスインピーダンスアンプ２０２４からの電圧信号は、フィルタ２０２６を通じて、制御電圧Ｖｃｏｎｔとして、制御信号出力回路１０７２に供給される。
　上記回路において、トランジスタ２０２３のドレインからの電流Ｉ４の電流値は所定の値となる。電流Ｉ５は、電流Ｉ４から電流Ｉ２が引き抜かれた電流である。電流Ｉ１の電流値が増加すると、電流Ｉ２の電流値も増加する。よって、電流Ｉ１が増加すると、電流Ｉ５は減少する。また、電流Ｉ１が減少すると、電流Ｉ５は増加する。
　電流Ｉ５が減少すると、制御電圧Ｖｃｏｎｔの電圧値が減少する。よって、電流Ｉ１が増加すると、制御電圧Ｖｃｏｎｔは減少する。電流Ｉ１が減少すると、制御電圧Ｖｃｏｎｔは増加する。
　制御信号出力回路１０７２は、トランジスタ２０３１，２０３２、及び抵抗素子２０３３を有する。トランジスタ２０３１は、例えば、ＰチャネルＭＯＳＦＥＴである。トランジスタ２０３２は、例えば、ＮチャネルＭＯＳＦＥＴである。
　トランジスタ２０３１は、ゲートがフィルタ２０２６に接続され、ソースが電源電圧ＶＢＡＴの電源に接続され、ドレインが抵抗素子１０５２を通じてトランジスタ１０３２に接続されている。
　トランジスタ２０３１（第３制御トランジスタ）は、制御電圧Ｖｃｏｎｔに応じた電流Ｉ６をドレインから出力する。トランジスタ２０３１のドレインから出力される電流Ｉ６の一部が、バイアス電流ＩＢ２としてトランジスタ１０３２に供給される。
　トランジスタ２０３２はゲートとドレインとがダイオード接続されている。トランジスタ２０３２は、ドレインがトランジスタ２０３１のドレインに接続され、ソースが抵抗素子１０５１を通じてトランジスタ１０３１に接続されている。
　トランジスタ２０３２は、トランジスタ２０３１から、電流Ｉ６の一部である電流Ｉ７が供給されることによって動作する。トランジスタ２０３２のソースから電流Ｉ７が出力される。電流Ｉ７による信号は、トランジスタ２０３２によって所定の電圧降下を生じさせる。電流Ｉ７の一部が、バイアス電流ＩＢ１としてトランジスタ１０３１に供給される。
　抵抗素子２０３３は、トランジスタ２０３２のソースと接地とを接続する。抵抗素子２０３３は、トランジスタ２０３２のソースを接地の電圧より高い電圧に保つために設けられる。
　制御電圧Ｖｃｏｎｔが増加すると、電流Ｉ６が増加し、その結果バイアス電流ＩＢ１が増加する。また、電流Ｉ６の増加により、電流Ｉ７も増加する。電流Ｉ７が増加すると、バイアス電流ＩＢ２が増加する。よって、制御電圧Ｖｃｏｎｔの増加は、バイアス電流ＩＢ１，ＩＢ２の増加をもたらす。同様に、制御電圧Ｖｃｏｎｔの減少は、バイアス電流ＩＢ１，ＩＢ２の減少をもたらす。これにより、バイアス制御回路１０７は、出力信号ＲＦｏｕｔの電力を適切に制御するように、バイアス電流ＩＢ１，ＩＢ２を出力することが可能となる。
　なお、トランジスタ２０１１とトランジスタ２０３２とを、同様の特性を有するトランジスタとして形成することができる。送信回路１０では、トランジスタ１０３１のエミッタは接地に接続されており、トランジスタ１０３２のエミッタは、トランジスタ２０１１のドレインに接続されている。よって、トランジスタ１０３２のエミッタ電圧は、トランジスタ２０１１における電圧降下分、接地の電圧より高くなる。
　これにより、トランジスタ１０３１の増幅動作と、トランジスタ１０３２の増幅動作とが同様のベース－エミッタ間電圧において行われず、トランジスタ１０３２の動作がトランジスタ１０３１の動作を適切に模擬できなくなる場合がある。
　トランジスタ２０１１とトランジスタ２０３２とを、同様の特性を有するトランジスタとして形成することで、トランジスタ２０３２による電圧降下を、トランジスタ２０１１による電圧降下と同様の降下にできる。これにより、トランジスタ２０３２は、トランジスタ１０３２のエミッタ電圧の上昇分に応じた、トランジスタ１０３２のベース電圧の電圧降下を生じさせることができる。
　電圧降下を生じさせることで、トランジスタ１０３２のベース電圧を、トランジスタ１０３２のエミッタ電圧の上昇分だけ、トランジスタ１０３１のベース電圧より高くすることができる。よって、トランジスタ１０３１におけるベース－エミッタ間電圧と、トランジスタ１０３２におけるベース－エミッタ間電圧とをそろえることが可能となる。これにより、トランジスタ１０３２の動作が、トランジスタ１０３１の動作を適切に模擬するようにできる。
　さらに、トランジスタ２０１１とトランジスタ２０３２とを、同様の特性を有するトランジスタとして形成することは、トランジスタの製造時の特性のばらつきを抑制し、外部環境の変動に対する動作を安定させる。
　図３には、第１実施形態に係る他の送信回路１０Ａの回路図が示される。送信回路１０Ａは、制御回路１０２のトランジスタ２０３２を抵抗素子３０３１に置き換えた回路である。抵抗素子３０３１によって、トランジスタ２０１１によるトランジスタ１０３２のエミッタ電圧の上昇分を補う電圧降下を生じさせることにより、トランジスタ１０３２の動作がトランジスタ１０３１の動作を適切に模擬するようにできる。トランジスタ２０３２又は抵抗素子３０３１に例示される電圧降下素子を設けることによって、動作の模擬が適切なものとなる。
　第２実施形態について説明する。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
　図４には第２実施形態に係る送信回路１０Ｂの回路図が示される。送信回路１０Ｂは、増幅回路１０１Ｂが、バイアス回路４０１１及びバイアス回路４０１２を有し、制御回路１０２Ｂが、制御信号出力回路１０７２Ｂを有する点で、送信回路１０と異なる。
　バイアス回路４０１１（第１バイアス回路）は、制御回路１０２Ｂと抵抗素子１０５１との間に設けられる。バイアス回路４０１１は、制御回路１０２Ｂからのバイアス制御信号ＢＣ１（第１バイアス制御信号）に基づいて、トランジスタ１０３１にバイアス電流ＩＢ２を供給する。
　バイアス回路４０１２（第２バイアス回路）は、制御回路１０２Ｂと抵抗素子１０５２との間に設けられる。バイアス回路４０１２は、制御回路１０２Ｂからのバイアス制御信号ＢＣ２（第２バイアス制御信号）に基づいて、トランジスタ１０３２にバイアス電流ＩＢ１を供給する。
　制御信号出力回路１０７２Ｂは、制御電圧Ｖｃｏｎｔに基づいて、バイアス制御信号ＢＣ１及びバイアス制御信号ＢＣ２を、増幅回路１０１Ｂに出力する。制御信号出力回路１０７２Ｂは制御信号出力回路１０７２と同様の回路構成を有している。
　第１実施形態に係る送信回路１０と、送信回路１０Ｂとの相違点は、制御回路１０２，１０２Ｂが、増幅回路１０１，１０１Ｂに供給する信号の種別にある。送信回路１０では、制御信号出力回路１０７２が増幅回路１０１にバイアス電流ＩＢ１，ＩＢ２を直接供給することによって、トランジスタ１０３１，１０３２に供給されるバイアス電流が制御される。
　送信回路１０Ｂでは、制御信号出力回路１０７２Ｂが、増幅回路１０１Ｂのバイアス回路４０１１，４０１２に、バイアス制御信号ＢＣ１，ＢＣ２を出力する。送信回路１０Ｂでは、バイアス回路４０１１，４０１２を用いて、トランジスタ１０３１，１０３２に供給されるバイアス電流が制御される。
　送信回路１０Ｂにおいても、送信回路１０と同様に負荷のインピーダンス変動に応じて、出力信号ＲＦｏｕｔの電力を適切に制御することができる。さらに、送信回路１０Ｂでは、バイアス回路４０１１，４０１２が、トランジスタ１０３１，１０３２と制御回路１０２Ｂとの間のアイソレーションを確保する。これにより、トランジスタ１０３１，１０３２から制御回路１０２Ｂに向かってＲＦ信号が流れ込まないようにできる。
　第３実施形態について説明する。図５には、第３実施形態に係る送信回路１０Ｃの回路図が示される。送信回路１０Ｃは、増幅回路１０１Ｃを有する点で送信回路１０と異なる。
　増幅回路１０１Ｃは、増幅回路１０１の各素子に加えて、トランジスタ５０１１，キャパシタ５０２１，抵抗素子５０３１、及び整合回路５０４，５０５を有する。
　トランジスタ５０１１（第３増幅トランジスタ）は、ベースがキャパシタ５０２１及び整合回路５０４を通じて、送信回路１０Ｃの入力に接続され、エミッタが接地に接続され、コレクタが整合回路５０５を通じて、キャパシタ１０４１，１０４２に接続されている。
　トランジスタ５０１１のコレクタには、インダクタ１０８１Ｃを通じて、電源電圧ＶＢＡＴが供給される。また、インダクタ１０８１Ｃと接地との間にキャパシタ１０８２Ｃが設けられている。
　増幅回路１０１Ｃでは、制御回路１０２からのバイアス電流ＩＢ１の一部であるバイアス電流ＩＢ１ｂ（第３バイアス電流）が、抵抗素子５０３１を通じて、トランジスタ５０１１のベースに供給される。トランジスタ１０３１のベースには、バイアス電流ＩＢ１の一部であるバイアス電流ＩＢ１ａ（第１バイアス電流）が供給される。
　トランジスタ５０１１は、増幅回路１０１Ｃへの入力信号ＲＦｉｎを増幅して、トランジスタ１０３１，１０３２に信号ＲＦ７を出力する。信号ＲＦ７は、送信回路１０の場合と同様に、トランジスタ１０３１，１０３２により増幅される。なお、トランジスタ５０１１は、トランジスタ１０３１，１０３２と同様に、ＭＯＳＦＥＴであってもよい。
　送信回路１０Ｃでは、送信回路１０と同様に、出力信号ＲＦｏｕｔの電力が減少することで電流Ｉ１が減少した結果、制御信号出力回路１０７２からのバイアス電流ＩＢ１，ＩＢ２が増加する。バイアス電流ＩＢ１が増加することで、バイアス電流ＩＢ１ａ，ＩＢ１ｂが増加する。よって、送信回路１０と同様に、トランジスタ１０３１，１０３２のコレクタ電流が増加するので、負荷のインピーダンス変動に応じて、出力信号ＲＦｏｕｔの電力を適切に制御することができる。
　さらに、送信回路１０Ｂでは、バイアス電流ＩＢ１ｂの増加によって、トランジスタ５０１１のコレクタ電流も増加するため、出力信号ＲＦｏｕｔの電力を制御可能な範囲をより拡げることができる。
　なお、トランジスタ１０３２は、トランジスタ５０１１と並列であり、コレクタがトランジスタ５０１１のコレクタに接続されるように設けられる構成としてもよい。また、トランジスタ１０３１とトランジスタ１０３２の組に対応するように、トランジスタ５０１１に対して並列にトランジスタを設けてもよい。
　第４実施形態について説明する。図６には、第４実施形態に係る送信回路１０Ｄの回路図が示される。送信回路１０Ｄは、送信回路１０Ｃにおいて、送信回路１０Ｂと同様にバイアス回路を設けた回路である。具体的には、送信回路１０Ｄでは、制御信号出力回路１０７２Ｄと抵抗素子５０３１との間にバイアス回路６０１１（第３バイアス回路）が設けられる。
　送信回路１０Ｄでは、制御信号出力回路１０７２Ｄは、制御信号出力回路１０７２Ｂと同様に、バイアス制御信号ＢＣ１，ＢＣ２を出力する。制御回路１０２からのバイアス制御信号ＢＣ１の一部であるバイアス制御信号ＢＣ１ａが、バイアス回路４０１１に供給される。バイアス回路４０１１は、バイアス制御信号ＢＣ１ａに基づいて、バイアス電流ＩＢ１ａをトランジスタ１０３１に供給する。
　バイアス制御信号ＢＣ１の他の一部であるバイアス制御信号ＢＣ１ｂが、バイアス回路４０１１に供給される。バイアス回路６０１１は、バイアス制御信号ＢＣ１ｂに基づいて、バイアス電流ＩＢ１ｂをトランジスタ５０１１に供給する。
　送信回路１０Ｄにおいても、送信回路１０と同様に負荷のインピーダンス変動に応じて、出力信号ＲＦｏｕｔの電力を適切に制御することができる。さらに、送信回路１０Ｄは、送信回路１０Ｂと同様にトランジスタ１０３１，１０３２，５０１１と制御回路１０２Ｄとの間のアイソレーションを確保できる。これにより、ＲＦ信号が制御回路１０２Ｄに流れ込まないようにできる。
　第５実施形態について説明する。図７には第５実施形態に係る送信回路１０Ｅの回路図が示される。送信回路１０Ｅは、電流生成回路１０６Ｅを有する点で送信回路１０と異なる。
　電流生成回路１０６Ｅでは、フィルタ回路７０１が、トランジスタ２０１１，２０１２のそれぞれのゲートの間に設けられている。フィルタ回路７０１は、キャパシタ７０１１及び抵抗素子７０１２を有する。
　キャパシタ７０１１は、一端がトランジスタ２０１１のゲートに接続され、他端が接地に接続される。抵抗素子７０１２は、一端がキャパシタ７０１１及びトランジスタ２０１１のゲートに接続され、他端がトランジスタ２０１２のゲートに接続される。フィルタ回路７０１はＲＣフィルタである。
　電流Ｉ１には、直流成分及び交流成分の両方が含まれている。フィルタ回路７０１は、電流Ｉ１の交流成分に基づく電圧変動を取り除くことで、電流Ｉ２を電流Ｉ１の直流成分のみに基づく電流とすることができる。これにより、電流Ｉ２の変動を適切に抑制し、制御回路１０２Ｅの動作の安定性を高めることができる。
　さらに、送信回路１０Ｅでは、制御回路１０２Ｅにフィルタ回路７０１を集積化して設けることができる。これにより、例えば、増幅回路１０１と制御回路１０２Ｅとの間に、抵抗素子、インダクタ、及びキャパシタを含むデカップリング回路を設ける場合と比較して、小さい基板面積にフィルタ回路７０１を設けることができる。なお、キャパシタ７０１１は、増幅回路１０１の基板に集積化されてもよい。また、キャパシタ７０１１は、表面実装部品として、増幅回路１０１及び制御回路１０２Ｅのそれぞれの基板とは異なる基板に設けられてもよい。
　第６実施形態について説明する。図８には、第６実施形態に係る送信回路１０Ｆの回路図が示される。送信回路１０Ｆは、オフセット電流供給回路８０１を有する点で送信回路１０と異なる。
　オフセット電流供給回路８０１は、トランジスタ８０１１，８０１２を有する。トランジスタ８０１１，８０１２は、例えば、ＰチャネルＭＯＳＦＥＴである。
　トランジスタ８０１１は、ゲートに電圧Ｖｅｎが供給され、ソースが電源電圧ＶＢＡＴの電源に接続され、ドレインがトランジスタ２０１１のドレインに接続される。電圧Ｖｅｎは例えば、制御回路１０２Ｆにおけるイネーブル信号に基づく電圧である。トランジスタ８０１１は、電圧Ｖｅｎに基づいて、オフセット電流Ｉ１０（第１オフセット電流）をトランジスタ２０１１へ出力する。
　トランジスタ８０１２は、ゲートに電圧Ｖｅｎが供給され、ソースが電源電圧ＶＢＡＴの電源に接続され、ドレインがトランジスタ２０１２のドレインに接続される。トランジスタ８０１１は、電圧Ｖｅｎに基づいて、オフセット電流Ｉ１１（第２オフセット電流）をトランジスタ２０１２へ出力する。
　トランジスタ８０１１，８０１２の特性は、オフセット電流Ｉ１０とオフセット電流Ｉ１１とが、電流生成回路１０６における電流Ｉ１と電流Ｉ２との電流値の比と同様の電流値の比を有するような特性である。
　オフセット電流供給回路８０１によって、トランジスタ２０１１には、電流Ｉ１とオフセット電流Ｉ１０を合わせた電流が入力される。これにより、トランジスタ２０１１は、トランジスタ２０１１のＩＶ特性が線形に変化する動作領域において動作する。よって、トランジスタ２０１１が非線形動作をすることによって、電流Ｉ２の変化が不安定になることを回避できる。
　さらに、オフセット電流供給回路８０１は、オフセット電流Ｉ１０による電流Ｉ２の増加に相当する電流が、オフセット電流Ｉ１１として供給される。よって、オフセット電流Ｉ１０をトランジスタ２０１１に加えたことによる電流Ｉ２の増加は生じず、電流Ｉ２は電流Ｉ１を反映した電流となる。したがって、送信回路１０Ｆによっても、負荷のインピーダンス変動に応じて、出力信号ＲＦｏｕｔの電力を適切に制御することができる。
　第７実施形態について説明する。図９には第７実施形態に係る送信回路１０Ｇの回路図が示される。送信回路１０Ｇは、増幅回路１０１Ｇ、制御回路１０２Ｇを有する点で送信回路１０と異なる。送信回路１０Ｇは、入力信号ＲＦｉｎ１（第１入力信号）が増幅された出力信号ＲＦｏｕｔ１と、入力信号ＲＦｉｎ１とは異なる周波数を有する入力信号ＲＦｉｎ２（第２入力信号）が増幅された出力信号ＲＦｏｕｔ２とを出力可能である。
　増幅回路１０１Ｇは、増幅回路１０１の各素子に加えて、トランジスタ９０１１，９０１２、キャパシタ９０２１，９０２２、及び抵抗素子９０３１，９０３２を有する。
　トランジスタ９０１１，キャパシタ９０２１，抵抗素子９０３１は、トランジスタ１０３１、キャパシタ１０４１、抵抗素子１０５１と同様に接続される。トランジスタ９０１２，キャパシタ９０２２，抵抗素子９０３２は、トランジスタ１０３２、キャパシタ１０４２、抵抗素子１０５２と同様に接続される。
　トランジスタ９０１１（第４増幅トランジスタ），９０１２（第５増幅トランジスタ）にはそれぞれバイアス電流ＩＢ３（第４バイアス電流），ＩＢ４（第５バイアス電流）が供給される。トランジスタ９０１１，９０１２にはインダクタ１０８１Ｇを通じて、電源電圧ＶＢＡＴが供給される。また、インダクタ１０８１Ｃと接地との間にキャパシタ１０８２Ｇが設けられている。
　トランジスタ９０１１は、入力信号ＲＦｉｎ２の一部である信号ＲＦ７及びバイアス電流ＩＢ３に基づく信号ＲＦ９を増幅して信号ＲＦ１１を出力する。トランジスタ９０１２は、入力信号ＲＦｉｎ２の他の一部である信号ＲＦ８及びバイアス電流ＩＢ４に基づく信号ＲＦ１０を増幅して信号ＲＦ１２を出力する。
　信号ＲＦ１１と信号ＲＦ１２とを含む出力信号ＲＦｏｕｔ２が、整合回路１０９Ｇを通じて、送信回路１０Ｇの外部に出力される。
　送信回路１０Ｇでは、トランジスタ１０３２は、エミッタからの電流Ｉ１ａを制御回路１０２Ｇに出力する。トランジスタ９０１２は、エミッタからの電流Ｉ１ｂ（第３電流）を制御回路１０２Ｇに出力する。電流Ｉ１ａは、入力信号ＲＦｉｎ１を増幅する場合に制御回路１０２Ｇに供給される。電流Ｉ１ｂは、入力信号ＲＦｉｎ２を増幅する場合に制御回路１０２Ｇに供給される。電流生成回路１０６は、増幅回路１０１Ｇからの電流に応じて、電流Ｉ１ａに基づく電流Ｉ２ａ又は電流Ｉ１ｂに基づく電流Ｉ２ｂ（第４電流）を電流処理回路１０７１から引き抜く。
　制御回路１０２Ｇは、スイッチ回路９０４を有する。スイッチ回路９０４は、外部から入力される制御信号Ｓに基づいて、制御信号出力回路１０７２とトランジスタ１０３１，１０３２，９０１１，９０１２との接続を切り替える。
　制御信号Ｓが入力信号ＲＦｉｎ１の増幅が行われることを示す信号である場合、スイッチ回路９０４は、制御信号出力回路１０７２とトランジスタ１０３１，１０３２とを接続する。このとき、スイッチ回路９０４は、制御信号出力回路１０７２とトランジスタ９０１１，９０１２とを接続しない。
　入力信号ＲＦｉｎ２の増幅が行われる場合、スイッチ回路９０４は、制御信号出力回路１０７２を、トランジスタ９０１１，９０１２に接続し、トランジスタ１０３１，１０３２に接続しない。
　制御信号出力回路１０７２には、電流Ｉ２ａ又は電流Ｉ２ｂに基づく制御電圧Ｖｃｏｎｔが電流処理回路１０７１から供給される。制御信号出力回路１０７２は、制御電圧Ｖｃｏｎｔに基づいて、バイアス電流ＩＢ５及びバイアス電流ＩＢ６をスイッチ回路９０４に出力する。
　送信回路１０Ｇが入力信号ＲＦｉｎ１の増幅を行う場合、バイアス電流ＩＢ５はバイアス電流ＩＢ１としてトランジスタ１０３１に供給される。また、バイアス電流ＩＢ６はバイアス電流ＩＢ２としてトランジスタ１０３２に供給される。
　　送信回路１０Ｇが入力信号ＲＦｉｎ２の増幅を行う場合、バイアス電流ＩＢ５はバイアス電流ＩＢ３としてトランジスタ９０１１に供給される。また、バイアス電流ＩＢ６はバイアス電流ＩＢ４としてトランジスタ９０１２に供給される。
　送信回路１０Ｇでは、複数の入力信号の増幅を可能としつつ、１つの制御回路１０２Ｇを用いて、負荷のインピーダンス変動に応じた出力信号の電力制御が可能となる。よって、入力信号ごとに制御回路を設けた場合の送信回路と比べて、送信回路１０Ｇを小型化することができる。
　各実施形態に対する説明に加えて、図１０を参照して、制御信号出力回路１０７２の回路についてより詳細に説明する。図１０では、トランジスタ２０３１及びトランジスタ２０３２がより詳細に記載されている。トランジスタ２０３２は、ＭＯＳＦＥＴが形成される基板に設けられる端子に、接地の電圧とは異なる電圧を印加する必要がある。これは、例えば、ＳＯＩ　ＣＭＯＳプロセスや，Ｔｒｉｐｌｅ　Ｗｅｌｌ　Ｂｕｌｋ　ＣＭＯＳプロセスによって実現される。なお、Ｔｒｉｐｌｅ　Ｗｅｌｌ　Ｂｕｌｋ　ＣＭＯＳプロセスは、例えば、非特許文献１において、非特許文献１の図１１に関連した記載によって示されている。
　以上、本発明の例示的な実施形態について説明した。送信回路１０は、バイアス電流ＩＢ１が供給され、入力信号ＲＦｉｎを増幅して出力するトランジスタ１０３１と、バイアス電流ＩＢ２が供給され、コレクタがトランジスタ１０３１のコレクタに接続され、入力信号を増幅して出力するトランジスタ１０３２と、トランジスタ１０３２のエミッタからの電流Ｉ１に基づいて、電流Ｉ２を生成する電流生成回路１０６と、電流Ｉ２に基づいて、バイアス電流ＩＢ１を制御する第１バイアス制御信号と、バイアス電流ＩＢ２を制御する第２バイアス制御信号とを出力する、バイアス制御回路１０７と、を備える。
　送信回路１０に接続される負荷のインピーダンスが増加する変動をした場合、電流Ｉ１が減少する。電流Ｉ１に基づく電流Ｉ２は、バイアス制御回路１０７に供給される。このとき、バイアス制御回路１０７は、電流Ｉ２に基づいて、バイアス電流ＩＢ１，ＩＢ２を増加させる。バイアス電流ＩＢ１，ＩＢ２が増加することによって、トランジスタ１０３１及びトランジスタ１０３２からの出力電力が増加し、出力信号ＲＦｏｕｔの電力が増加する。よって、この場合、送信回路１０は、バイアス電流ＩＢ１，ＩＢ２を増加させるフィードバック制御を行い、出力信号ＲＦｏｕｔの電力の減少を補う。これにより、送信回路１０は、負荷Ｌのインピーダンス変動が生じた場合に、出力信号ＲＦｏｕｔの電力を適切に制御することができる。
　また、送信回路１０Ｂは、バイアス制御信号ＢＣ１に基づいて、バイアス電流ＩＢ１をトランジスタ１０３１に供給するバイアス回路４０１１と、バイアス制御信号ＢＣ２に基づいて、バイアス電流ＩＢ２をトランジスタ１０３２に供給するバイアス回路４０１２と、をさらに備える。これによっても、負荷Ｌのインピーダンス変動が生じた場合に、出力信号ＲＦｏｕｔの電力を適切に制御することができる。さらに、バイアス制御信号ＢＣ１，ＢＣ２は、バイアス電流ＩＢ１，ＩＢ２より低い電流値の電流とすることができるので、省電力化や配線及び回路素子の小型化が可能となる。
　また、送信回路１０Ｃは、バイアス電流ＩＢ１ｂが供給され、トランジスタ１０３１及びトランジスタ１０３２に信号ＲＦ７を供給するトランジスタ５０１１、をさらに備え、バイアス制御回路１０７は、バイアス電流ＩＢ１ａと、バイアス電流ＩＢ１ｂとを制御するバイアス電流ＩＢ１を出力する。これにより、出力信号ＲＦｏｕｔの電力が制御され得る範囲をより拡げることができる。
　また、送信回路１０Ｄは、バイアス制御信号ＢＣ１ｂに基づいて、バイアス電流ＩＢ１ｂをトランジスタ５０１１に供給するバイアス回路６０１１、をさらに備える。これにより、送信回路１０Ｂと同様に省電力化や配線及び回路素子の小型化が可能となる。
　また、送信回路１０では、電流生成回路１０６は、ドレインがトランジスタ１０３２のエミッタに接続され、電流Ｉ１が入力されるトランジスタ２０１１と、トランジスタ２０１１とカレントミラー接続され、電流Ｉ２を出力するトランジスタ２０１２とを有する。
　電流生成回路１０６をカレントミラー接続されたトランジスタ２０１１，２０１２によるカレントミラー回路とすることで、電流Ｉ１に基づいて、バイアス制御回路１０７から電流Ｉ２を引き抜くことが可能となる。これにより、バイアス制御回路１０７が電流Ｉ２の量に応じて、バイアス電流ＩＢ１，ＩＢ２を制御できる。
　また、送信回路１０Ｅでは、電流生成回路１０６は、トランジスタ２０１１と、トランジスタ２０１２との間に設けられるフィルタ回路７０１、をさらに有する。フィルタ回路７０１により電流Ｉ１の交流成分に基づく電圧変動を取り除くことができる。これにより、電流Ｉ２を電流Ｉ１の直流成分のみに基づく電流とすることができる。よって、電流Ｉ２の変動を適切に抑制し、制御回路１０２Ｅの動作の安定性を高めることができる。
　送信回路１０Ｅでは、フィルタ回路７０１は、一端がトランジスタ２０１１のゲートに接続され、他端がトランジスタ２０１２のゲートに接続されている抵抗素子７０１２と、抵抗素子７０１２の他端と接地との間に設けられるキャパシタ７０１１とを有する。制御回路１０２Ｅにフィルタ回路７０１を集積化して設けることによって、フィルタ回路７０１の基板における面積を小さくすることが可能となる。よって、送信回路１０Ｅは、別途素子を設ける送信回路より小型になる。
　また、送信回路１０Ｆは、トランジスタ２０１１にオフセット電流Ｉ１０を供給し、トランジスタ２０１２にオフセット電流Ｉ１１を供給するオフセット電流供給回路８０１、をさらに備える。オフセット電流Ｉ１０により、トランジスタ２０１１は、トランジスタ２０１１のＩＶ特性が線形に変化する動作領域において動作する。よって、トランジスタ２０１１が非線形動作をすることによって、電流Ｉ２の変化が不安定になることを回避できる。
　また、送信回路１０Ｇでは、バイアス電流ＩＢ３が供給され、入力信号ＲＦｉｎ１とは異なる周波数を有する入力信号ＲＦｉｎ２を増幅して出力するトランジスタ９０１１と、バイアス電流ＩＢ４が供給され、コレクタがトランジスタ９０１１のコレクタに接続され、入力信号ＲＦｉｎ２を増幅して出力するトランジスタ９０１２と、入力信号ＲＦｉｎ１又は入力信号ＲＦｉｎ２のいずれの信号の増幅が行われるかを示す切替信号が入力され、切替信号に基づいて、トランジスタ１０３１、トランジスタ１０３２、トランジスタ９０１１、及びトランジスタ９０１２と、バイアス制御回路１０７との接続を切り替えるスイッチ回路９０４と、をさらに備える。
　送信回路１０Ｇでは、電流生成回路１０６は、トランジスタ９０１２のエミッタからの電流Ｉ１ｂに基づいて、電流Ｉ２ｂを生成し、バイアス制御回路１０７は、電流Ｉ２ｂに基づいて、バイアス電流ＩＢ３を制御する第３バイアス制御信号と、バイアス電流ＩＢ４を制御する第４バイアス制御信号とを出力し、スイッチ回路９０４は、入力信号ＲＦｉｎ１の増幅が行われる場合、トランジスタ１０３１及びトランジスタ１０３２を、バイアス制御回路１０７に接続し、入力信号ＲＦｉｎ２の増幅が行われる場合、トランジスタ９０１１及びトランジスタ９０１２を、バイアス制御回路１０７に接続する。
　これにより、複数の入力信号の増幅を行う場合であっても、スイッチ回路９０４による切り替えによって、１つの制御回路１０２Ｇを用いて負荷のインピーダンス変動に応じた出力信号の電力制御が可能となる。
　送信回路１０，１０Ａでは、バイアス制御回路１０７，１０７Ａは、電流Ｉ２に基づいて、バイアス電流ＩＢ２をドレインから出力するトランジスタ２０３１と、トランジスタ２０３１の出力電流である電流Ｉ７に基づいて、バイアス電流ＩＢ１を出力するトランジスタ２０３２又は抵抗素子３０３１と、トランジスタ２０３２又は抵抗素子３０３１と接地との間に設けられる抵抗素子２０３３と、を有する。
　トランジスタ２０３２又は抵抗素子３０３１によって、トランジスタ２０１１によるトランジスタ１０３２のエミッタ電圧の上昇分を補う電圧降下を生じさせることができる。これにより、トランジスタ１０３２の動作がトランジスタ１０３１の動作を適切に模擬するようにできるので、負荷Ｌのインピーダンス変動が生じた場合に、出力信号ＲＦｏｕｔの電力をより適切に制御することができる。
　また、トランジスタ２０３２は、ゲートとドレインとがダイオード接続され、トランジスタ１０３２のエミッタと接地との間の電位差に応じた電圧降下を生じさせるトランジスタである。これにより、トランジスタの製造時の特性のばらつきを抑制し、外部環境の変動に対する動作を安定させることができる。
　なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
　１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ…送信回路、１０１，１０１Ｂ，１０１Ｃ，１０１Ｇ…増幅回路、１０２，１０２Ｂ，１０２Ｄ，１０２Ｅ，１０２Ｆ，１０２Ｇ…制御回路、１０６，１０６Ｅ…電流生成回路、１０７，１０７Ａ…バイアス制御回路、７０１…フィルタ回路、８０１…オフセット電流供給回路、９０４…スイッチ回路

Claims (11)

  1. 　第１バイアス電流又は電圧が供給され、入力信号を増幅して出力する第１増幅トランジスタと、
    　第２バイアス電流又は電圧が供給され、コレクタ又はドレインが前記第１増幅トランジスタのコレクタ又はドレインに接続され、前記入力信号を増幅して出力する第２増幅トランジスタと、
    　前記第２増幅トランジスタのエミッタ又はソースからの第１電流に基づいて、第２電流を生成する電流生成回路と、
    　前記第２電流に基づいて、前記第１バイアス電流又は電圧を制御する第１バイアス制御信号と、前記第２バイアス電流又は電圧を制御する第２バイアス制御信号とを出力する、
    バイアス制御回路と、を備える、送信回路。
  2. 　請求項１に記載の送信回路であって、
    　前記第１バイアス制御信号に基づいて、前記第１バイアス電流又は電圧を前記第１増幅トランジスタに供給する第１バイアス回路と、
    　前記第２バイアス制御信号に基づいて、前記第２バイアス電流又は電圧を前記第２増幅トランジスタに供給する第２バイアス回路と、をさらに備える、送信回路。
  3. 　請求項１又は２に記載の送信回路であって、
    　第３バイアス電流又は電圧が供給され、前記第１増幅トランジスタ及び前記第２増幅トランジスタに前記入力信号を供給する、第３増幅トランジスタ、をさらに備え、
    　前記バイアス制御回路は、前記第１バイアス電流又は電圧と、前記第３バイアス電流又は電圧とを制御する前記第１バイアス制御信号を出力する、送信回路。
  4. 　請求項３に記載の送信回路であって、
    　前記第１バイアス制御信号に基づいて、前記第３バイアス電流又は電圧を前記第３増幅トランジスタに供給する、第３バイアス回路、をさらに備える、送信回路。
  5. 　請求項１から４のいずれか一項に記載の送信回路であって、
    　前記電流生成回路は、
    　ドレインが前記第２増幅トランジスタのエミッタ又はソースに接続され、前記第１電流が入力される第１制御トランジスタと、前記第１制御トランジスタとカレントミラー接続され、前記第２電流を出力する第２制御トランジスタとを有する、送信回路。
  6. 　請求項５に記載の送信回路であって、
    　前記電流生成回路は、前記第１制御トランジスタと、前記第２制御トランジスタとの間に設けられるフィルタ回路、をさらに有する、送信回路。
  7. 　請求項６に記載の送信回路であって、
    　前記フィルタ回路は、一端が前記第１制御トランジスタのゲートに接続され、他端が前記第２制御トランジスタのゲートに接続されている抵抗素子と、前記抵抗素子の前記他端と接地との間に設けられるキャパシタとを有する、送信回路。
  8. 　請求項５から７のいずれか一項に記載の送信回路であって、
    　前記第１制御トランジスタに第１オフセット電流を供給し、
    　前記第２制御トランジスタに第２オフセット電流を供給するオフセット電流供給回路、
    をさらに備える、送信回路。
  9. 　請求項１から８のいずれか一項に記載の送信回路であって、
    　前記入力信号は第１入力信号であって、
    　第４バイアス電流又は電圧が供給され、前記第１入力信号とは異なる周波数を有する第２入力信号を増幅して出力する第４増幅トランジスタと、
    　第５バイアス電流又は電圧が供給され、コレクタが前記第４増幅トランジスタのコレクタに接続され、前記第２入力信号を増幅して出力する第５増幅トランジスタと、
    　前記第１入力信号又は前記第２入力信号のいずれの信号の増幅が行われるかを示す切替信号が入力され、前記切替信号に基づいて、前記第１増幅トランジスタ、前記第２増幅トランジスタ、前記第４増幅トランジスタ、及び前記第５増幅トランジスタと、前記バイアス制御回路との接続を切り替えるスイッチ回路と、をさらに備え、
    　前記電流生成回路は、前記第５増幅トランジスタのエミッタ又はソースからの第３電流に基づいて、第４電流を生成し、
    　前記バイアス制御回路は、前記第４電流に基づいて、前記第４バイアス電流又は電圧を制御する第３バイアス制御信号と、前記第５バイアス電流又は電圧を制御する第４バイアス制御信号とを出力し、
    　前記スイッチ回路は、
    　前記第１入力信号の増幅が行われる場合、前記第１増幅トランジスタ及び前記第２増幅トランジスタを、前記バイアス制御回路に接続し、
    　前記第２入力信号の増幅が行われる場合、前記第４増幅トランジスタ及び前記第５増幅トランジスタを、前記バイアス制御回路に接続する、送信回路。
  10. 　請求項１から９のいずれか一項に記載の送信回路であって、
    　前記バイアス制御回路は、
    　前記第２電流に基づいて、前記第２バイアス制御信号をドレインから出力する第３制御トランジスタと、
    　前記第３制御トランジスタの出力電流に基づいて、前記第１バイアス制御信号を出力する電圧降下素子と、
    　前記電圧降下素子と接地との間に設けられる抵抗素子と、を有する、送信回路。
  11. 　請求項１０に記載の送信回路であって、
    　前記電圧降下素子は、ゲートとドレインとがダイオード接続され、前記第２増幅トランジスタのエミッタ又はソースと接地との間の電位差に応じた電圧降下を生じさせるトランジスタである、送信回路。
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