WO2012004840A1 - パススルー付き増幅器 - Google Patents

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WO2012004840A1
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transistor
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amplifier
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中村　恒博
岡本　直樹
真希 柴田
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パナソニック株式会社
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    • H03F2203/7233—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier, switched on or off by putting into parallel or not, by choosing between amplifiers by one or more switch(es), being impedance adapted by switching an adapted passive network

Definitions

  • the present invention relates to an amplifier with a pass-through.
  • An amplifier mounted in an input stage of a wireless communication device usually has a function of switching to a high gain or a low gain according to the electric field strength of a received high frequency signal. Specifically, when used in a region where the electric field strength of the received high-frequency signal is weak (weak electric field region), an amplification mode for amplifying the high-frequency signal at a normal amplification factor is performed, while the high-frequency signal received is When used in a region where the electric field strength is strong (strong electric field region), a pass-through mode is performed in which the high-frequency signal is amplified with an amplification factor lower than a normal amplification factor. An amplifier that can switch between the amplification mode and the pass-through mode in accordance with the received electric field strength is called an amplifier with a pass-through.
  • the amplification mode is selected, and the voltage VB1 equal to the power supply voltage from the output terminal of the band decoder 36 is selected.
  • the operation mode is set so that (for example, 5 V) is output. That is, the first high-frequency signal path 31 is in an active state, while the second high-frequency signal path 32 is in an inactive state.
  • the low-level high-frequency signal supplied to the high-frequency signal input terminal 34 is supplied to the amplifying field effect transistor 311 through the first diode 312 that is turned on, and is amplified to a predetermined level by the amplifying field effect transistor 311.
  • the signal is supplied to the high-frequency signal output terminal 35 through the second diode 313 that is turned on. At this time, since the signal transmission transistor 32 1 is off, the high frequency signal is not transmitted to the high frequency signal output terminal 35 through the signal transmission transistor 32 1.
  • the pass-through mode is set, and the operation mode is set so that the voltage VE (for example, 0 V) equal to the ground voltage is output from the output terminal of the band decoder 36. . That is, the first high-frequency signal path 31 is in an inactive state, whereas the second high-frequency signal path 32 is in an active state. More specifically, the high-level high-frequency signal supplied to the high-frequency signal input terminal 34 is supplied to the high-frequency signal output terminal 35 through the signal transmission transistor 321 that is turned on.
  • the voltage VE for example, 0 V
  • the high frequency signal passes through the amplification field effect transistor 311. It is not transmitted to the signal output terminal 35.
  • the gain of the high-frequency signal switching circuit increases as the on-resistance of the signal transmission transistor 321 included on the second high-frequency signal path 32 decreases. Therefore, in order to increase the gain of the high-frequency signal switching circuit, it is necessary to reduce the on-resistance of the signal transmission transistor 321 through which the high-frequency signal passes. Incidentally, the on-resistance of the signal transmission transistor 321 decreases as the gate-source voltage increases.
  • a voltage VE for example, 0 V
  • the gate-source voltage is 0 V, and there is a problem that the pass characteristic in the pass-through mode is low (the gain is low).
  • the power supply voltage of set products has been further lowered in recent years, and this low power supply voltage can be coped with when improving pass characteristics during pass-through through a MOS transistor such as the signal transmission transistor 321. Required.
  • the present invention has been made to solve the above-described conventional problems, and an object of the present invention is to provide an amplifier with a pass-through that can improve the pass characteristic in the pass-through mode and can cope with a low power supply voltage. .
  • an amplifier with a pass-through receives a ground terminal that is maintained at a ground potential, a power supply terminal to which a power supply voltage is applied, and an input signal from a preceding circuit via a DC blocking capacitor.
  • An amplifier circuit for extracting the output signal obtained by inverting and amplifying the input signal, and a DC component of the output signal extracted from one end of the first amplifying transistor in the load impedance element Then, a DC cut-off unit that outputs to the output terminal and a mode control signal that indicates an amplification mode or a pass-through mode are input, and in the case of the amplification mode, the first bias that turns on the first amplification transistor
  • the signal In the pass-through mode, the signal is turned on, one main terminal thereof is connected to the output terminal, and the other main terminal receives the input signal superimposed on the first bias voltage.
  • a bypass circuit, a bias control transistor and a high impedance element are provided.
  • the bias control transistor is turned off in the amplification mode when a power supply voltage or a ground potential is applied to its control terminal, and the pass-through
  • a second bias circuit having one main terminal connected to the output terminal and the other main terminal connected to the ground terminal via the high impedance element; Is.
  • This configuration realizes a grounded-emitter amplifier circuit or a grounded-source amplifier circuit that can be switched to an amplification mode or a pass-through mode according to the received electric field strength.
  • the pass-through mode since the first bias voltage for supplying the first amplification transistor to the off circuit is supplied from the first bias circuit to the amplifier circuit, the first amplification transistor is turned off and input to the input terminal.
  • the received input signal bypasses the amplifier circuit and goes to the signal bypass circuit. At this time, the signal transmission transistor is turned on, and the bias control transistor in the second bias circuit is also turned on.
  • the voltage at the output terminal is maintained at the ground potential via the bias control transistor and the resistor, the power supply voltage is applied to the control terminal of the signal transmission transistor, and one main terminal of the signal transmission transistor is at the ground potential.
  • the on-resistance of the signal transmission transistor is minimized. Therefore, the pass characteristic in the pass-through mode is improved. Further, even when the power supply voltage VCC is lowered, the deterioration of the pass characteristics in the pass-through mode is suppressed.
  • the amplifier circuit has one main terminal connected to the load impedance element, and the other main terminal connected to one main terminal of the first amplifying transistor.
  • a bias voltage is generated, and in the pass-through mode, the second bias voltage for turning off the second amplifying transistor may be generated.
  • This configuration realizes a cascode-connected amplifier circuit that can be switched to the amplification mode or the pass-through mode according to the received electric field strength, can improve the pass characteristics in the pass-through mode, and can cope with a low power supply voltage.
  • the impedance of the high impedance element may be larger than the output impedance of the preceding circuit and the input impedance of the succeeding circuit.
  • the high impedance element may be a resistor.
  • the other main terminal of the first amplifying transistor may be connected to the ground terminal via a gain adjusting impedance element.
  • the gain of the amplifier circuit in the amplification mode can be stabilized according to the impedance of the impedance element for gain adjustment.
  • the load impedance element and the gain adjusting impedance element may be a coil.
  • the load impedance element and the gain adjusting impedance element may be resistors.
  • This configuration realizes a wide-band amplifier that can be switched to the amplification mode or the pass-through mode according to the received electric field strength, can improve the pass characteristics in the pass-through mode, and can cope with a low power supply voltage.
  • an amplifier with a pass-through that can improve the pass characteristic in the pass-through mode and can cope with a low power supply voltage.
  • FIG. 1 is a circuit diagram showing a configuration of an amplifier with pass-through according to the first embodiment of the present invention.
  • FIG. 2A is a diagram illustrating the flow of the input signal in the amplification mode
  • FIG. 2B is a diagram illustrating the flow of the input signal in the pass-through mode.
  • FIG. 3 is a circuit diagram showing a configuration of an amplifier with pass-through according to the second embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a modification of the amplifier with pass-through according to the second embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of an amplifier with pass-through according to the third embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a modification of the amplifier with pass-through according to the third embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a conventional high-frequency signal switching circuit.
  • main terminal refers to two terminals through which an operating current flows, for example, a source and drain in a field effect transistor and an emitter and collector in a bipolar transistor.
  • control terminal refers to a terminal to which a bias voltage is applied, for example, a gate in a field effect transistor or a base in a bipolar transistor.
  • FIG. 1 is a circuit diagram showing a configuration of an amplifier with pass-through according to the first embodiment of the present invention.
  • An amplifier 100 with pass-through shown in FIG. 1 is mounted on, for example, a front-end LSI of an electronic device having a wireless communication function, and is in an amplification mode (high gain mode) or a pass-through mode (low gain) according to the received electric field strength. Mode).
  • the amplifier 100 with pass-through includes a signal input terminal IN, a power supply terminal VCC, a ground terminal GND, a control terminal P1, a control terminal P2, and a signal output terminal OUT.
  • the signal input terminal IN is connected to a desired preceding circuit through an external DC blocking capacitor C3, and an input signal such as an RF (radio frequency) signal is input from the preceding circuit through the external DC blocking capacitor C3. .
  • the output impedance of the preceding circuit is denoted as Zin.
  • the signal output terminal OUT is connected to a desired subsequent circuit through an external DC blocking capacitor C2, and an input signal (output signal) amplified or passed through to the subsequent circuit through the external DC blocking capacitor C2 is received. Is output.
  • the input impedance of the subsequent circuit is denoted as Zout.
  • a positive voltage source (not shown) for operating the pass-through amplifier 100 is connected to the power supply terminal VCC, and the power supply voltage VCC is applied from the positive voltage source.
  • the application range of the power supply voltage VCC is 1.2 V to 1.8 V, which is lower than that of the conventional type.
  • the ground terminal GND is a terminal that is maintained at a ground potential serving as a reference for the power supply voltage VCC.
  • the control terminal P1 is a terminal to which a mode control signal S1 for switching the level of the base bias voltage VB1 supplied from the bias circuit 103 to the amplifier circuit 102 is input.
  • a mode control signal S1 for switching the level of the base bias voltage VB1 supplied from the bias circuit 103 to the amplifier circuit 102 is input.
  • the amplification mode is selected, and when the voltage of the mode control signal S1 is high level, the pass-through mode is selected.
  • the control terminal P2 is a terminal to which a mode control signal S2 for switching to the amplification mode or the pass-through mode is input.
  • a mode control signal S2 for switching to the amplification mode or the pass-through mode is input.
  • the control terminal P1 and the control terminal P2 may be shared and become one terminal.
  • the amplifier 100 with pass-through includes an amplifier circuit 102, a bias circuit 103 (first bias circuit), a DC blocking capacitor C1, a signal bypass circuit 105, and a bias circuit 106 (second bias circuit).
  • the amplifier circuit 102 is a circuit that amplifies and outputs an input signal input to the signal input terminal IN in the amplification mode.
  • the amplifier circuit 102 is configured as a grounded-emitter amplifier circuit including a load impedance element Z1, an NPN transistor Q1 (first amplification transistor), and a gain adjustment impedance element Z2. .
  • an input signal superimposed on the base bias voltage VB1 from the bias circuit 103 is supplied to the base (control terminal) of the NPN transistor Q1, and the collector (one main terminal) of the NPN transistor Q1 is connected to the load impedance element Z1. Is connected to the power supply terminal VCC, and the emitter (the other main terminal) of the NPN transistor Q1 is connected to the ground terminal GND via the gain adjusting impedance element Z2. Then, an output signal obtained by inverting and amplifying the input signal is taken out from the collector side of the NPN transistor Q1, and is output from the output terminal OUT through the DC blocking capacitor C1.
  • the gain adjusting impedance Z2 may be omitted, and the emitter of the NPN transistor Q1 may be directly connected to the ground terminal GND. However, when the gain adjusting impedance element Z2 is provided, the gain of the amplifier circuit in the amplification mode is stabilized according to the impedance of the gain adjusting impedance element Z2.
  • the bias circuit 103 is a circuit that supplies a base bias voltage VB1 (first bias voltage) to the base of the NPN transistor Q1 constituting the amplifier circuit 102.
  • the bias circuit 103 receives the mode control signal S1 input to the control terminal P1, and the base bias voltage for turning on the NPN transistor Q1 when the voltage of the mode control signal S1 is at a low level indicating the amplification mode.
  • VB1 0.7 V or higher
  • the base bias voltage VB1 greater than 0 V and less than 0.7 V
  • the signal bypass circuit 105 is a circuit for bypassing the amplifier circuit 102 and guiding the input signal input to the signal input terminal IN to the output terminal OUT in the pass-through mode.
  • the signal bypass circuit 105 is used. Is constituted by an NMOS transistor M1 (signal transmission transistor).
  • the NMOS transistor M1 has its gate (control terminal) connected to the control terminal P2, its drain (one main terminal) connected to the output terminal OUT, and its source (the other main terminal) as a signal input. It is connected to the terminal IN.
  • the NMOS transistor M1 is a symmetric transistor in which the positioning of the drain and the source is changed according to the gate voltage.
  • the NMOS transistor M1 is turned off.
  • the voltage of the mode control signal S2 is the power supply voltage VCC that indicates the pass-through mode
  • the NMOS transistor M1 is Turn on.
  • the bias circuit 106 maintains the voltage of the output terminal OUT at the ground potential based on the voltage of the mode control signal S2 input to the control terminal P2 in the pass-through mode, so that the gate bias (gate-source) of the NMOS transistor M1 is maintained.
  • This is a circuit that expands the inter-voltage Vgs) to the maximum “power supply voltage VCC ⁇ ground potential GND”.
  • it is constituted by an NMOS transistor M2 (bias control transistor) and a high impedance element Z1.
  • the NMOS transistor M2 has a gate connected to the control terminal P2, a drain connected to the output terminal OUT, and a source connected to the ground terminal GND via the high impedance element Z1.
  • the NMOS transistor M2 is turned off.
  • the voltage of the mode control signal S2 is the power supply voltage VCC that indicates the pass-through mode, the NMOS transistor M2 is Turn on.
  • FIG. 2 is a diagram for explaining the operation of the amplifier 100 with pass-through shown in FIG. 2A is a diagram showing the flow of an input signal in the amplification mode, and FIG. 2B is a diagram showing the flow of the input signal in the pass-through mode.
  • the NPN transistor Q1 is turned on and the NMOS transistors M1 and M2 are turned off.
  • the input signal input to the input terminal IN is amplified by the amplifier circuit 102 including the NPN transistor Q1 and the load impedance element Z1, and then guided to the output terminal OUT via the DC blocking capacitor C1.
  • the NPN transistor Q1 is turned off and the NMOS transistors M1 and M2 are turned on.
  • the input signal input to the input terminal IN bypasses the amplifier circuit 102 and is guided to the output terminal OUT via the NMOS transistor M1.
  • the NMOS transistor M2 since the NMOS transistor M2 is also turned on, the voltage of the output terminal OUT becomes the ground potential. Accordingly, the gate bias voltage (gate-source voltage Vgs) of the NMOS transistor M1 becomes “power supply voltage VCC ⁇ ground potential GND”.
  • the gain G of the amplifier 100 with pass-through in the pass-through mode is such that the output impedance Zin of the preceding circuit connected to the signal input terminal IN, the input impedance Zout of the succeeding circuit connected to the signal output terminal OUT, and the NMOS transistor M1. If the on-resistance Ron is not taken into consideration, the external DC blocking capacitors C2 and C3 are expressed by the following equation.
  • G Zin ⁇ Zout / (Zout + Ron) ⁇ 2 (Formula 1) That is, when increasing the gain G in the pass-through mode (maximum 0 dB), it is necessary to decrease the on-resistance Ron of the NMOS transistor M1. Note that the on-resistance Ron of the NMOS transistor M1 is inversely proportional to the gate-source voltage Vgs. Therefore, when the gate-source voltage Vgs is increased, the on-resistance Ron of the NMOS transistor M1 is decreased.
  • the gate-source voltage Vgs of the NMOS transistor M1 becomes “power supply voltage VCC ⁇ base bias voltage VB1 (greater than 0 V and less than 0.7 V)”.
  • the on-resistance Ron is expressed by the following equation.
  • Ron ⁇ / (VCC ⁇ VB1) (Formula 2)
  • the gate-source voltage Vgs of the NMOS transistor M1 becomes “power supply voltage VCC ⁇ ground potential GND”. Ron is expressed by the following equation.
  • Ron ⁇ / (VCC-GND) (Formula 3)
  • the bias circuit 106 operates in the pass-through mode, and the gate bias (gate-source voltage Vgs) of the NMOS transistor M1 increases from “power supply voltage VCC ⁇ base bias voltage VB1” to “power supply voltage VCC ⁇ ground potential GND”.
  • the on-resistance Ron of the NMOS transistor M1 can be reduced (reduced) to the maximum. For this reason, even if the power supply voltage VCC is lowered, it is possible to suppress the deterioration of the pass characteristics in the pass-through mode.
  • the NPN transistor Q1 may be replaced with a PNP transistor, and a grounded amplifier circuit may be configured by changing the circuit configuration according to the characteristics of the PNP transistor.
  • the NPN transistor Q1 may be an NMOS transistor or a PMOS transistor ( As in the case of the PNP transistor, the circuit configuration may be changed to a circuit configuration according to the characteristics of the PMOS transistor), and may be configured as a common source amplifier circuit.
  • the bias circuit 103 may generate a base bias voltage VB1 based on a reference voltage generated by the band gap regulator using a band gap regulator (not shown).
  • the signal bypass circuit 105 may be realized by using a PMOS transistor in addition to the NMOS transistor M1 and changing the circuit configuration according to the characteristics of the PMOS transistor.
  • the bias circuit 106 may be configured by replacing the NMOS transistor M2 with a PMOS transistor and changing the circuit configuration according to the characteristics of the PMOS transistor.
  • FIG. 3 is a circuit diagram showing a configuration of an amplifier with pass-through according to the second embodiment of the present invention.
  • the amplifier with pass-through 100 shown in FIG. 3 is configured as a narrow-band cascode-connected low noise amplifier, and the same effect as the configuration shown in FIG. 1 can be obtained.
  • the coil L1 is adopted as the load impedance element Z1
  • the coil L2 is adopted as the gain adjusting impedance element Z2
  • the resistor R1 is adopted as the high impedance element Z3.
  • an NPN transistor Q2 (second amplification transistor) is further provided between the coil L1 and the collector (one main terminal) of the NPN transistor Q1 (first amplification transistor).
  • the amplifier circuit 102 is configured as a cascode connection amplifier circuit in which a grounded emitter amplifier circuit using an NPN transistor Q1 and a grounded base amplifier circuit using an NPN transistor Q2 are cascaded.
  • the cascode-connected amplifier circuit can improve the frequency characteristic deterioration (mirror effect) due to the base-collector capacitance as compared with the configuration having only the grounded-emitter amplifier circuit.
  • the amplifier circuit 102 can be used in a narrow band, and compared with a case where a resistor that generates thermal noise accompanying a voltage drop when current flows is used. This is advantageous for lowering the power supply voltage.
  • the amplifier circuit 102 can amplify a weak input signal with low noise. (LNA: low-noise amplifier) is realized. Note that the coil L2 corresponds to an emitter resistor for improving linearity, stability, and noise characteristics.
  • the resistance value of the resistor R1 as the high impedance element Z3 is set to about two hundred times the output impedance Zin of the front-stage circuit and the input impedance Zout of the rear-stage circuit.
  • the bias circuit 103 includes a first base bias unit that generates a base bias voltage VB1 (first bias voltage) supplied to the base of the NPN transistor Q1, and a base bias voltage supplied to the base of the NPN transistor Q2. And a second base bias unit that generates VB2 (second bias voltage).
  • VB1 first bias voltage
  • VB2 second bias voltage
  • the PMOS transistor M5, the current source I2, the diode D1, and the resistor R3 are connected in series between the power supply terminal VCC and the ground terminal GND, and the anode voltage of the diode D1 is calculated.
  • a PMOS transistor M4, a current source I1, an NPN transistor Q3, and a resistor R3 are connected in series between the power supply terminal VCC and the ground terminal GND, and the collector voltage of the NPN transistor Q3 is an inversion of the operational amplifier OP.
  • the base of the NPN transistor Q3 is connected to the NPN transistor Q1 and the input terminal IN.
  • PMOS transistors M3 and M7 are connected in series between the power supply terminal VCC and the base of the NPN transistor Q3. Each gate of the PMOS transistors M3 to M5 is connected to the control terminal P1, and the gate of the PMOS transistor M7 is connected to the output terminal of the operational amplifier OP.
  • the PMOS transistors M3 to M5 are turned on when the mode control signal S1 input to the control terminal P1 is at the low level (amplification mode) and turned off when the mode control signal S1 is at the high level (pass-through mode).
  • the PMOS transistors M3 to M5 are turned on, negative feedback of the operational amplifier OP is applied, and a stable base bias voltage VB1 (base current) is supplied to the base of the NPN transistor Q1. More specifically, if the base current of the NPN transistor Q1 increases, the voltage applied to the inverting input terminal of the operational amplifier OP decreases and the voltage supplied from the operational amplifier OP to the gate of the PMOS transistor M7 increases. The base current of Q1 gradually decreases.
  • the base current of the NPN transistor Q1 decreases, the voltage applied to the inverting input terminal of the operational amplifier OP increases, and the voltage supplied from the operational amplifier OP to the gate of the PMOS transistor M7 decreases, so that the NPN transistor Q1 The base current increases gradually.
  • the base-emitter voltage Vbe about 0.6 V
  • the second base bias unit is configured by connecting a PMOS transistor M6, a resistor R5, a diode D2, and a resistor R4 in series between a power supply terminal VCC and a ground terminal GND.
  • the gate of the PMOS transistor M6 is connected to the control terminal P1.
  • the anode voltage of the diode D2 is supplied to the base of the NPN transistor Q2 as the base bias voltage VB2.
  • the PMOS transistor M6 is turned on when the mode control signal S1 input to the control terminal P1 is at the low level (amplification mode) and turned off when the mode control signal S1 is at the high level (pass-through mode).
  • the base bias voltage VB2 is supplied to the base of the NPN transistor Q2.
  • the base of the NPN transistor Q2 is grounded via the diode D2 and the resistor R4 (becomes a ground potential).
  • FIG. 4 is a circuit diagram showing a modification of the amplifier with pass-through according to the second embodiment of the present invention.
  • the amplifier 100 with pass-through shown in FIG. 4 includes a DC blocking capacitor C1 provided between the collector (one main terminal) of the NPN transistor Q2 and the output terminal OUT as a power supply terminal.
  • the difference is that a PMOS transistor M8 provided between VCC and the coil L1 is replaced.
  • Other configurations are the same as those shown in FIG.
  • the gate of the PMOS transistor M8 is connected to the control terminal P1, and the PMOS transistor M8 is turned on when the mode control signal S1 input to the control terminal P1 is at the low level (amplification mode), and when it is at the high level (pass-through). Mode).
  • the PMOS transistor M8 is turned off, the DC component of the collector voltage of the NPN transistor Q2 is cut off because it is fixed at the ground potential, so the PMOS transistor M8 plays the same role as the DC cut-off capacitor C1.
  • the second embodiment may be modified in the same manner as the modified example of the first embodiment.
  • the high impedance element Z3 may be a coil.
  • FIG. 5 is a circuit diagram showing a configuration of an amplifier with pass-through according to the third embodiment of the present invention.
  • the amplifier 100 with pass-through shown in FIG. 5 replaces the coil L1 as the load impedance element Z1 with the resistor R7 and replaces the coil L2 as the gain adjustment impedance element Z2 with the resistor R6.
  • Other configurations are the same as those shown in FIG. That is, the pass-through amplifier 100 shown in FIG. 5 is configured as a wide-band cascode-connected amplifier, and the same effect as the configuration shown in FIG. 3 can be obtained.
  • FIG. 6 is a circuit diagram showing a modification of the amplifier with pass-through according to the third embodiment of the present invention.
  • the amplifier 100 with pass-through shown in FIG. 6 includes a DC blocking capacitor C1 provided between the collector (one main terminal) of the NPN transistor Q2 and the output terminal OUT as a power supply terminal.
  • the difference is that a PMOS transistor M8 provided between VCC and the coil L1 is replaced.
  • Other configurations are the same as those shown in FIG.
  • the third embodiment may be modified in the same manner as the modified example of the first embodiment.
  • the high impedance element Z3 may be a coil.
  • the amplifier with pass-through mode of the present invention is useful as a high-frequency amplifier circuit or the like provided in the input stage of a wireless communication device that operates with a low power supply voltage.

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  • Control Of Amplification And Gain Control (AREA)

Abstract

　本発明のパススルー付き増幅器は、パススルーモード時に、信号伝達用トランジスタ（Ｍ１）とともにバイアス制御用トランジスタ（Ｍ２）をオンさせて、出力端子ＯＵＴの電圧をバイアス制御用トランジスタ及び抵抗（Ｒ１）を介してグランド電位に維持させる。これにより、信号伝達用トランジスタの制御端子には電源電圧が印加され、信号伝達用トランジスタの一方の主端子はグランド電位に維持されるので、信号伝達用トランジスタのオン抵抗が最大限に減少する。

Description

パススルー付き増幅器
　本発明はパススルー付き増幅器に関する。
　無線通信機器の入力段等に搭載されている増幅器には、通常、受信した高周波信号の電界強度に応じて高利得又は低利得に切り替える機能が備わっている。具体的には、受信する高周波信号の電界強度が弱い領域（弱電界領域）において使用さる場合には通常の増幅率で当該高周波信号を増幅する増幅モードを遂行し、一方、受信する高周波信号の電界強度が強い領域（強電界領域）において使用される場合には通常の増幅率よりも低い増幅率で当該高周波信号を増幅するパススルーモードを遂行している。なお、受信電界強度に応じて増幅モードとパススルーモードとを切り替え可能な増幅器はパススルー付き増幅器と呼ばれている。
　例えば、図７に示す特許文献１の高周波信号切替回路では、テレビジョンチューナ４０を弱電界領域で使用する場合には、増幅モードが選択され、バンドデコーダ３６の出力端から電源電圧に等しい電圧ＶＢ１（例えば５Ｖ）が出力されるように動作モードが設定される。つまり、第１高周波信号路３１が能動状態になるのに対して、第２高周波信号路３２が非能動状態になる。詳述すると、高周波信号入力端子３４に供給された低レベルの高周波信号は、オンしている第１ダイオード３１２を通して増幅用電界効果トランジスタ３１１に供給され、増幅用電界効果トランジスタ３１１で所定レベルまで増幅された後、オンしている第２ダイオード３１３を通して高周波信号出力端子３５に供給される。なお、この時点では、信号伝達用トランジスタ３２1 がオフになっているので、高周波信号が信号伝達用トランジスタ３２1 を通して高周波信号出力端子３５に伝送されることはない。
　一方、テレビジョンチューナ４０を強電界領域で使用する場合には、パススルーモードとなり、バンドデコーダ３６の出力端から接地電圧に等しい電圧ＶＥ（例えば０Ｖ）が出力されるように動作モードが設定される。つまり、第１高周波信号路３１が非能動状態になるのに対して、第２高周波信号路３２が能動状態になる。詳述すると、高周波信号入力端子３４に供給された高レベルの高周波信号は、オンしている信号伝達用トランジスタ３２１を通して高周波信号出力端子３５に供給される。なお、この時点では、第１ダイオード３１２ 、第２ダイオード３１３ がともにオフになっており、増幅用電界効果トランジスタ３２１が非動作状態になっているので、高周波信号が増幅用電界効果トランジスタ３１１を通して高周波信号出力端子３５に伝送されることはない。
特開２００２－２６１５０１号公報
　ところで、図７に示す高周波信号切替回路などの無線通信機器の設計上、通過特性を高くしなければ種々の無線規格を満足できないケースが多々ある。
　図７の構成を例に挙げて説明すると、パススルーモードの場合、高周波信号切替回路の利得は、第２高周波信号路３２上に含まれる信号伝達用トランジスタ３２１のオン抵抗が小さい程高くなる。従って、高周波信号切替回路の利得を高くするためには、高周波信号が通過する信号伝達用トランジスタ３２１のオン抵抗を減少させる必要がある。ところで、信号伝達用トランジスタ３２１のオン抵抗は、ゲート－ソース間電圧が大きい程小さくなる。しかし、図７の構成では、信号伝達用トランジスタ３２１がオンするときには、ゲートとソースとの双方に接地電圧に等しい電圧ＶＥ（例えば０Ｖ）が印加される。このため、ゲート－ソース間電圧は０Ｖになり、パススルーモードの場合における通過特性が低い（利得が低い）という問題があった。
　一方、近年セット品のさらなる低電源電圧化が進行しており、信号伝達用トランジスタ３２１などのＭＯＳトランジスタを介したパススルー時の通過特性の向上を図る場合には、この低電源電圧化に対応できること要求される。
　本発明は、上記のような従来の課題を解決するためになされたものであり、パススルーモード時の通過特性を向上できかつ低電源電圧化に対応できるパススルー付き増幅器を提供することを目的とする。
　上記目的を達成するために、本発明に係るパススルー付き増幅器は、グランド電位に維持されるグランド端子と、電源電圧が印加される電源端子と、前段回路から直流遮断コンデンサを介して入力信号が入力される信号入力端子と、後段回路へ直流遮断コンデンサを介して出力信号が出力される信号出力端子と、負荷インピーダンス要素と第１の増幅用トランジスタとを備え、当該第１の増幅用トランジスタは、その制御端子には第１のバイアス電圧が重畳された前記入力信号が供給され、その一方の主端子は当該負荷インピーダンス要素を介して前記電源端子と接続され、その他方の主端子は直接的又は間接的に前記グランド端子と接続され、当該負荷インピーダンス要素における当該第１の増幅用トランジスタの一方の主端子側の端から前記入力信号が反転増幅されて成る前記出力信号が取り出される増幅回路と、前記負荷インピーダンス要素における前記第１の増幅用トランジスタの一方の主端子側の端から取り出される前記出力信号の直流成分を遮断して前記出力端子へ出力する直流遮断部と、増幅モード又はパススルーモードを指示するモード制御信号が入力され、当該増幅モードの場合には前記第１の増幅用トランジスタをオンさせる前記第１のバイアス電圧を生成し、当該パススルーモードの場合には前記第１の増幅用トランジスタをオフさせる前記第１のバイアス電圧を生成する第１のバイアス回路と、信号伝達用トランジスタを備え、当該信号伝達用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子には前記第１のバイアス電圧に重畳された前記入力信号が入力される信号バイパス回路と、　バイアス制御用トランジスタと高インピーダンス要素とを備え、当該バイアス制御用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子は前記高インピーダンス要素を介して前記グランド端子と接続された第２のバイアス回路と、を備えるものである。
　この構成により、受信電界強度に応じて増幅モード又はパススルーモードに切り替え可能なエミッタ接地増幅回路又はソース接地増幅回路が実現される。そして、パススルーモードの場合、第１のバイアス回路から増幅回路に第１の増幅用トランジスタをオフさせる第１のバイアス電圧が供給されるので、第１の増幅用トランジスタがオフし、入力端子に入力された入力信号が増幅回路を迂回して信号バイパス回路へと向う。このとき、信号伝達用トランジスタはオンするとともに、第２のバイアス回路におけるバイアス制御用トランジスタもオンする。このため、出力端子の電圧がバイアス制御用トランジスタ及び抵抗を介してグランド電位に維持され、信号伝達用トランジスタの制御端子には電源電圧が印加され、信号伝達用トランジスタの一方の主端子はグランド電位に維持されるので、信号伝達用トランジスタのオン抵抗が最大限に小さくなる。従って、パススルーモード時の通過特性が向上する。また、電源電圧ＶＣＣが低電圧化されても、パススルーモード時の通過特性の悪化が抑制される。
　上記のパススルー付き増幅器において、前記増幅回路は、前記負荷インピーダンス要素にその一方の主端子が接続され、前記第１の増幅用トランジスタの一方の主端子にその他方の主端子が接続され、その制御端子に第２のバイアス電圧が供給される第２の増幅用トランジスタをさらに備え、前記第１のバイアス回路は、前記増幅モードの場合には前記第２の増幅用トランジスタをオンさせる前記第２のバイアス電圧を生成し、前記パススルーモードの場合には前記第２の増幅用トランジスタをオフさせる前記第２のバイアス電圧を生成する、としてもよい。
　この構成により、受信電界強度に応じて増幅モード又はパススルーモードに切り替え可能なカスコード接続増幅回路が実現され、パススルーモード時の通過特性を向上することができかつ低電源電圧化に対応できる。
　上記のパススルー付き増幅器において、前記高インピーダンス要素のインピーダンスが、前記前段回路の出力インピーダンス及び前記後段回路の入力インピーダンスよりも大きい、としてもよい。
　上記のパススルー付き増幅器において、前記高インピーダンス要素が抵抗である、としてもよい。
　これらの構成により、パススルーモードの場合に、後段回路の出力インピーダンスに影響を及ぼすことなく、信号伝達用トランジスタのオン抵抗及び利得を改善できる。
　上記のパススルー付き増幅器において、前記第１の増幅用トランジスタの他方の主端子が利得調整用インピーダンス要素を介して前記グランド端子に接続されている、としてもよい。
　この構成により、利得調整用インピーダンス要素のインピーダンスに応じて増幅モード時における増幅回路の利得を安定化させることができる。
　上記のパススルー付き増幅器において、前記負荷インピーダンス要素及び利得調整用インピーダンス要素がコイルである、としてもよい。
　この構成により、受信電界強度に応じて増幅モード又はパススルーモードに切り替え可能な狭帯域の増幅器（低雑音増幅器）が実現され、パススルーモード時の通過特性を向上することができかつ低電源電圧化に対応できる。
　上記のパススルー付き増幅器において、前記負荷インピーダンス要素及び利得調整用インピーダンス要素が抵抗である、としてもよい。
　この構成により、受信電界強度に応じて増幅モード又はパススルーモードに切り替え可能な広帯域の増幅器が実現され、パススルーモード時の通過特性を向上することができかつ低電源電圧化に対応できる。
　本発明によれば、パススルーモード時の通過特性を向上することができかつ低電源電圧化に対応できるパススルー付き増幅器を提供することができる。
図１は本発明の第１の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。 図２（ａ）は増幅モードの場合の入力信号の流れを示した図であり、図２（ｂ）はパススルーモードの場合の入力信号の流れを示した図である。 図３は本発明の第２の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。 図４は本発明の第２の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。 図５は本発明の第３の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。 図６は本発明の第３の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。 図７は従来の高周波信号切替回路の構成を示す回路図である。
　以下では、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
　また、請求項及び明細書において、「主端子」は、例えば、電界効果トランジスタにおけるソース及びドレインや、バイポーラトランジスタにおけるエミッタ及びコレクタであり、動作電流が流れる２つの端子のことを指す。また、「制御端子」は、例えば、電界効果トランジスタにおけるゲートや、バイポーラトランジスタにおけるベースであり、バイアス電圧が印加される端子のことを指す。
　（第１の実施の形態）
　[パススルー付き増幅器の構成]
　図１は本発明の第１の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。
　図１に示すパススルー付き増幅器１００は、例えば、無線通信機能を具備した電子機器のフロントエンドＬＳＩ等に搭載されており、受信電界強度に応じて増幅モード（高利得モード）又はパススルーモード（低利得モード）に切り替え可能な増幅器である。
　パススルー付き増幅器１００は、信号入力端子ＩＮと、電源端子ＶＣＣと、グランド端子ＧＮＤと、制御端子Ｐ１と、制御端子Ｐ２と、信号出力端子ＯＵＴと、を備えている。
　信号入力端子ＩＮは、外付け直流遮断コンデンサＣ３を介して所望の前段回路と接続され、当該前段回路から外付け直流遮断コンデンサＣ３を介してＲＦ（無線周波数）信号などの入力信号が入力される。なお、図１では、前段回路の出力インピーダンスがＺｉｎと表記されている。信号出力端子ＯＵＴは、外付け直流遮断コンデンサＣ２を介して所望の後段回路と接続され、外付け直流遮断コンデンサＣ２を介して当該後段回路に向けて増幅又はパススルーされた入力信号（出力信号）が出力される。なお、図１では、後段回路の入力インピーダンスがＺｏｕｔと表記されている。
　電源端子ＶＣＣは、パススルー付き増幅器１００を作動させるための正電圧源（図示せず）が接続され、当該正電圧源から電源電圧ＶＣＣが印加される。ここで、電源電圧ＶＣＣの適用範囲は、従来型よりも低い１．２Ｖ～１．８Ｖである。グランド端子ＧＮＤは、電源電圧ＶＣＣの基準となるグランド電位に維持される端子である。
　制御端子Ｐ１は、バイアス回路１０３から増幅回路１０２に供給されるベースバイアス電圧ＶＢ１のレベルを切り替えるためのモード制御信号Ｓ１が入力される端子である。本実施の形態では、モード制御信号Ｓ１の電圧がＬｏｗレベルの場合には増幅モードとなり、モード制御信号Ｓ１の電圧がＨｉｇｈレベルの場合にはパススルーモードとなる。
　制御端子Ｐ２は、増幅モード又はパススルーモードに切り替えるためのモード制御信号Ｓ２が入力される端子である。本実施の形態では、モード制御信号Ｓ２の電圧がグランド電位の場合には増幅モードとなり、モード制御信号Ｓ２の電圧が電源電圧ＶＣＣの場合にはパススルーモードとなる。なお、制御端子Ｐ１と制御端子Ｐ２とが共用化されて一つの端子となってもよい。
　パススルー付き増幅器１００は、増幅回路１０２と、バイアス回路１０３（第１のバイアス回路）と、直流遮断コンデンサＣ１と、信号バイパス回路１０５と、バイアス回路１０６（第２のバイアス回路）と、を備える。
増幅回路１０２は、増幅モードの場合に信号入力端子ＩＮに入力された入力信号を増幅して出力する回路である。本実施の形態では、増幅回路１０２は、負荷インピーダンス要素Ｚ１と、ＮＰＮトランジスタＱ１（第１の増幅用トランジスタ）と、利得調整用インピーダンス要素Ｚ２と、を備えたエミッタ接地増幅回路として構成されている。
　詳述すると、ＮＰＮトランジスタＱ１のベース（制御端子）にはバイアス回路１０３からのベースバイアス電圧ＶＢ１に重畳された入力信号が供給され、ＮＰＮトランジスタＱ１のコレクタ（一方の主端子）が負荷インピーダンス要素Ｚ１を介して電源端子ＶＣＣと接続され、かつＮＰＮトランジスタＱ１のエミッタ（他方の主端子）は利得調整用インピーダンス要素Ｚ２を介してグランド端子ＧＮＤと接続されている。そして、ＮＰＮトランジスタＱ１のコレクタ側から入力信号を反転増幅した出力信号が取り出され、直流遮断コンデンサＣ１を介して出力端子ＯＵＴより出力される。なお、利得調整用インピーダンスＺ２を省略して、ＮＰＮトランジスタＱ１のエミッタを直接グランド端子ＧＮＤに接続して構成してもよい。但し、利得調整用インピーダンス要素Ｚ２を設けると当該利得調整用インピーダンス要素Ｚ２のインピーダンスに応じて増幅モード時における増幅回路の利得が安定化される。
　バイアス回路１０３は、増幅回路１０２を構成するＮＰＮトランジスタＱ１のベースにベースバイアス電圧ＶＢ１（第１のバイアス電圧）を供給する回路である。なお、バイアス回路１０３は、制御端子Ｐ１に入力されたモード制御信号Ｓ１が入力され、モード制御信号Ｓ１の電圧が増幅モードを指示するＬｏｗレベルの場合には、ＮＰＮトランジスタＱ１をオンさせるベースバイアス電圧ＶＢ１（０．７Ｖ以上）を生成し、モード制御信号Ｓ１の電圧がパススルーモードを指示するＨｉｇｈレベルの場合には、ＮＰＮトランジスタＱ１がオンしないベースバイアス電圧ＶＢ１（０Ｖより大きく、かつ０．７Ｖ未満）を生成する。
　信号バイパス回路１０５は、パススルーモードの場合に信号入力端子ＩＮに入力された入力信号を増幅回路１０２を迂回させて出力端子ＯＵＴに導くための回路であり、本実施の形態では、信号バイパス回路１０５は、ＮＭＯＳトランジスタＭ１（信号伝達用トランジスタ）によって構成されている。
　詳述すると、ＮＭＯＳトランジスタＭ１は、そのゲート（制御端子）が制御端子Ｐ２と接続され、そのドレイン（一方の主端子）が出力端子ＯＵＴと接続され、そのソース（他方の主端子）が信号入力端子ＩＮと接続されている。なお、ＮＭＯＳトランジスタＭ１は、ゲート電圧に応じてドレイン及びソースの位置づけが代わる対称型トランジスタである。モード制御信号Ｓ２の電圧が増幅モードを指示するグランド電位の場合には、ＮＭＯＳトランジスタＭ１がオフし、モード制御信号Ｓ２の電圧がパススルーモードを指示する電源電圧ＶＣＣの場合には、ＮＭＯＳトランジスタＭ１がオンする。
　バイアス回路１０６は、パススルーモードの場合に制御端子Ｐ２に入力されたモード制御信号Ｓ２の電圧に基づいて出力端子ＯＵＴの電圧をグランド電位に維持させることで、ＮＭＯＳトランジスタＭ１のゲートバイアス（ゲート－ソース間電圧Ｖｇｓ）を最大限の「電源電圧ＶＣＣ－グランド電位ＧＮＤ」にまで拡大させる回路である。本実施の形態では、ＮＭＯＳトランジスタＭ２（バイアス制御用トランジスタ）と高インピーダンス要素Ｚ１とによって構成されている。
　詳述すると、ＮＭＯＳトランジスタＭ２は、そのゲートが制御端子Ｐ２と接続され、そのドレインが出力端子ＯＵＴと接続され、そのソースが高インピーダンス要素Ｚ１を介してグランド端子ＧＮＤと接続されている。モード制御信号Ｓ２の電圧が増幅モードを指示するグランド電位の場合には、ＮＭＯＳトランジスタＭ２がオフし、モード制御信号Ｓ２の電圧がパススルーモードを指示する電源電圧ＶＣＣの場合には、ＮＭＯＳトランジスタＭ２がオンする。
　[パススルーモード時の通過特性]
　図２は図１に示したパススルー付き増幅器１００の動作を説明するための図である。なお、図２（ａ）は増幅モードの場合の入力信号の流れを示した図であり、図２（ｂ）はパススルーモードの場合の入力信号の流れを示した図である。
　図２（ａ）に示す増幅モードの場合、ＮＰＮトランジスタＱ１はオンし、かつＮＭＯＳトランジスタＭ１、Ｍ２はオフとなる。この結果として、入力端子ＩＮに入力された入力信号は、ＮＰＮトランジスタＱ１及び負荷インピーダンス要素Ｚ１から成る増幅回路１０２によって増幅された後、直流遮断コンデンサＣ１を介して出力端子ＯＵＴへと導かれる。
　図２（ｂ）に示すパススルーモードの場合、ＮＰＮトランジスタＱ１はオフし、かつＮＭＯＳトランジスタＭ１、Ｍ２はオンとなる。この結果として、入力端子ＩＮに入力された入力信号は増幅回路１０２を迂回してＮＭＯＳトランジスタＭ１を介して出力端子ＯＵＴへと導かれる。このとき、ＮＭＯＳトランジスタＭ２もオンしているため、出力端子ＯＵＴの電圧がグランド電位となる。従って、ＮＭＯＳトランジスタＭ１のゲートバイアス電圧（ゲート－ソース間電圧Ｖｇｓ）が、「電源電圧ＶＣＣ－グランド電位ＧＮＤ」となる。
　ところで、パススルーモードの場合のパススルー付き増幅器１００の利得Ｇは、信号入力端子ＩＮに接続される前段回路の出力インピーダンスＺｉｎ、信号出力端子ＯＵＴに接続される後段回路の入力インピーダンスＺｏｕｔ、及びＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎとした場合に、外付け直流遮断コンデンサＣ２、Ｃ３を考慮に入れなければ、次式で表現される。
　Ｇ＝Ｚｉｎ×Ｚｏｕｔ／（Ｚｏｕｔ＋Ｒｏｎ）＾2  ・・・　（式１）
　つまり、パススルーモード時の利得Ｇを大きくする場合（最大で０ｄＢ）、ＮＭＯＳトランジスタＭ１のオン抵Ｒｏｎを小さくする必要がある。なお、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎは、ゲート－ソース間電圧Ｖｇｓと反比例の関係にあるので、ゲート－ソース間電圧Ｖｇｓを高くすれば、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎは小さくなる。
　仮に、バイアス回路１０６が無かった場合、ＮＭＯＳトランジスタＭ１のゲート－ソース間電圧Ｖｇｓは「電源電圧ＶＣＣ－ベースバイアス電圧ＶＢ１（０Ｖより大きく、かつ０．７Ｖ未満）」となるため、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎは次式で表現される。
　Ｒｏｎ＝α／（ＶＣＣ－ＶＢ１）　・・・　（式２）
　これに対し、図１に示すようにバイアス回路１０６が設けられている場合、ＮＭＯＳトランジスタＭ１のゲート－ソース間電圧Ｖｇｓは「電源電圧ＶＣＣ－グランド電位ＧＮＤ」となるため、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎは次式で表現される。
　Ｒｏｎ＝α／（ＶＣＣ－ＧＮＤ）　・・・　（式３）
ここで、（式２）と（式３）との対比により、例えば、電源電圧ＶＣＣが１．２Ｖであり、かつパススルーモード時のベースバイアス電圧ＶＢ１が０．３Ｖとした場合、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎは、（式２）によれば「α／０．９」となり、（式３）によれば「α／１．２」となる。
　つまり、パススルーモード時にバイアス回路１０６が作動して、ＮＭＯＳトランジスタＭ１のゲートバイアス（ゲート－ソース間電圧Ｖｇｓ）が「電源電圧ＶＣＣ－ベースバイアス電圧ＶＢ１」から最大限の「電源電圧ＶＣＣ－グランド電位ＧＮＤ」まで拡大され、ひいては、ＮＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎを最大限に減少させる（小さくする）ことができる。このため、電源電圧ＶＣＣが低電圧化されても、パススルーモード時の通過特性の悪化を抑制できる。
 [変形例]
　増幅回路１０２は、ＮＰＮトランジスタＱ１をＰＮＰトランジスタに置き換えるとともに、ＰＮＰトランジスタの特性に応じた回路構成に変えることでエミッタ接地増幅回路を構成してもよいし、ＮＰＮトランジスタＱ１をＮＭＯＳトランジスタ又はＰＭＯＳトランジスタ（PNPトランジスタの場合と同様に、ＰＭＯＳトランジスタの特性に応じた回路構成に変更することが必要である）に置き換えてソース接地増幅回路として構成してもよい。
　バイアス回路１０３は、バンドギャップレギュレータ（図示せず）を利用して、当該バンドギャップレギュレータによって生成された基準電圧に基づいてベースバイアス電圧ＶＢ１を生成してもよい。
　信号バイパス回路１０５は、ＮＭＯＳトランジスタＭ１の他に、ＰＭＯＳトランジスタを使用してＰＭＯＳトランジスタの特性に応じた回路構成に変えることで実現してもよい。また、バイアス回路１０６は、ＮＭＯＳトランジスタＭ２をＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタの特性に応じた回路構成に変えることで構成してもよい。
　（第２の実施の形態）
　[パススルー付き増幅器の構成]
　図３は本発明の第２の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。なお、図３に示すパススルー付き増幅器１００は、狭帯域のカスコード接続型の低雑音増幅器として構成されており、図１に示した構成と同様の効果が得られる。
　詳述すると、図１に示した構成のうち、負荷インピーダンス要素Ｚ１としてコイルＬ１を採用し、利得調整用インピーダンス要素Ｚ２としてコイルＬ２を採用し、かつ高インピーダンス要素Ｚ３として抵抗Ｒ１を採用している。また、コイルＬ１とＮＰＮトランジスタＱ１（第１の増幅用トランジスタ）のコレクタ（一方の主端子）との間にＮＰＮトランジスタＱ２（第２の増幅用トランジスタ）をさらに備えている。
　ここで、ＮＰＮトランジスタＱ２のベースは、バイアス回路１０３のダイオードＤ２及び抵抗Ｒ４によってグランド端子に接続されているため、ＮＰＮトランジスタＱ２のベースを基準に考えると、ＮＰＮトランジスタＱ２はベース接地増幅回路を構成している。従って、増幅回路１０２は、ＮＰＮトランジスタＱ１によるエミッタ接地増幅回路とＮＰＮトランジスタＱ２によるベース接地増幅回路とを縦続させたカスコード(Ｃａｓｃｏｄｅ)接続増幅回路として構成されている。カスコード接続増幅回路は、エミッタ接地増幅回路のみの構成と比べて、ベース－コレクタ間容量による周波数特性の低下（ミラー効果）を改善できる効果が得られる。
　また、負荷インピーダンス要素Ｚ１としてコイルＬ１が採用されたことによって、増幅回路１０２は、狭帯域で使用することができ、電流が流れると電圧降下に伴う熱雑音が発生する抵抗を採用した場合と比べて、低電源電圧化にとって有利である。
　また、ＮＰＮトランジスタＱ１のエミッタとグランド端子ＧＮＤとの間に、利得調整用インピーダンス要素Ｚ２としてコイルＬ２が採用されたことによって、増幅回路１０２は、微弱な入力信号を低雑音で増幅する低雑音増幅器（ＬＮＡ：low-noise amplifier）を実現している。なお、コイルＬ２は、線形性、安定性、及びノイズ特性を改善するためのエミッタ抵抗に相当するものである。
　また、高インピーダンス要素Ｚ３としての抵抗Ｒ１の抵抗値は、前段回路の出力インピーダンスＺｉｎ及び後段回路の入力インピーダンスＺｏｕｔの約二百倍程度の大きさに設定されている。この結果、パススルーモードの場合に、後段回路の出力インピーダンスＺｉｎに影響を与えずに、ＮＭＯＳトランジスタＭ１のオン抵抗及び利得を改善できるという効果が得られる。
　また、バイアス回路１０３は、ＮＰＮトランジスタＱ１のベースに供給されるベースバイアス電圧ＶＢ１（第１のバイアス電圧）を生成する第１のベースバイアス部と、ＮＰＮトランジスタＱ２のベースに供給されるベースバイアス電圧ＶＢ２（第２のバイアス電圧）を生成する第２のベースバイアス部とを備えている。
　第１のベースバイアス部では、電源端子ＶＣＣとグランド端子ＧＮＤとの間に、ＰＭＯＳトランジスタＭ５、電流源Ｉ２、ダイオードＤ１、及び抵抗Ｒ３が直列に接続されており、ダイオードＤ１のアノード電圧が、演算増幅器ＯＰの非反転入力端子に印加されている。また、電源端子ＶＣＣとグランド端子ＧＮＤとの間に、ＰＭＯＳトランジスタＭ４、電流源Ｉ１、ＮＰＮトランジスタＱ３、及び抵抗Ｒ３が直列に接続されており、ＮＰＮトランジスタＱ３のコレクタ電圧が、演算増幅器ＯＰの反転入力端子に印加されている。ＮＰＮトランジスタＱ３のベースは、ＮＰＮトランジスタＱ１及び入力端子ＩＮと接続されている。
　また、電源端子ＶＣＣとＮＰＮトランジスタＱ３のベースとの間にＰＭＯＳトランジスタＭ３、Ｍ７が直列に接続されている。ＰＭＯＳトランジスタＭ３乃至Ｍ５の各ゲートは、制御端子Ｐ１と接続されており、ＰＭＯＳトランジスタＭ７のゲートは演算増幅器ＯＰの出力端子と接続されている。
　上記の構成により、ＰＭＯＳトランジスタＭ３乃至Ｍ５は、制御端子Ｐ１に入力されたモード制御信号Ｓ１がＬｏｗレベルの場合（増幅モード）にオンし、Ｈｉｇｈレベルの場合（パススルーモード）にオフする。ＰＭＯＳトランジスタＭ３乃至Ｍ５がオンすれば、演算増幅器ＯＰの負帰還がかかり、ＮＰＮトランジスタＱ１のベースに安定したベースバイアス電圧ＶＢ１（ベース電流）が供給される。詳述すると、ＮＰＮトランジスタＱ１のベース電流が増加すれば、演算増幅器ＯＰの反転入力端子に印加される電圧が下がり、演算増幅器ＯＰからＰＭＯＳトランジスタＭ７のゲートに供給される電圧が上がるので、ＮＰＮトランジスタＱ１のベース電流が次第に減少する。逆に、ＮＰＮトランジスタＱ１のベース電流が減少すれば、演算増幅器ＯＰの反転入力端子に印加される電圧が上がり、演算増幅器ＯＰからＰＭＯＳトランジスタＭ７のゲートに供給される電圧が下がるので、ＮＰＮトランジスタＱ１のベース電流が次第に増加する。一方、ＰＭＯＳトランジスタＭ３乃至Ｍ５がオフすれば、ＮＰＮトランジスタＱ１のベースには、ＮＰＮトランジスタＱ３のベース－エミッタ間電圧Ｖｂｅ（約０．６Ｖ）が印加される。
　第２のベースバイアス部は、電源端子ＶＣＣとグランド端子ＧＮＤとの間に、ＰＭＯＳトランジスタＭ６、抵抗Ｒ５、ダイオードＤ２、及び抵抗Ｒ４が直列に接続されて構成されている。ＰＭＯＳトランジスタＭ６のゲートは、制御端子Ｐ１と接続されている。ダイオードＤ２のアノード電圧がベースバイアス電圧ＶＢ２としてＮＰＮトランジスタＱ２のベースに供給される。
　上記の構成により、ＰＭＯＳトランジスタＭ６は、制御端子Ｐ１に入力されたモード制御信号Ｓ１がＬｏｗレベルの場合（増幅モード）にオンし、Ｈｉｇｈレベルの場合（パススルーモード）にオフする。ＰＭＯＳトランジスタＭ６がオンすれば、ＮＰＮトランジスタＱ２のベースにベースバイアス電圧ＶＢ２が供給される。一方、ＰＭＯＳトランジスタＭ６がオフすれば、ＮＰＮトランジスタＱ２のベースはダイオードＤ２、抵抗Ｒ４を介して接地される（グランド電位となる）。
　 [変形例]
　図４は本発明の第２の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。
　図４に示すパススルー付き増幅器１００は、図３に示した構成と比べて、ＮＰＮトランジスタＱ２のコレクタ（一方の主端子）と出力端子ＯＵＴとの間に設けられた直流遮断コンデンサＣ１を、電源端子ＶＣＣとコイルＬ１との間に設けられたＰＭＯＳトランジスタＭ８に置き換えた点が相違する。その他の構成は、図３に示した構成と同じである。
　ＰＭＯＳトランジスタＭ８のゲートは制御端子Ｐ１と接続されており、ＰＭＯＳトランジスタＭ８は、制御端子Ｐ１に入力されたモード制御信号Ｓ１がＬｏｗレベルの場合（増幅モード）にオンし、Ｈｉｇｈレベルの場合（パススルーモード）にオフする。ＰＭＯＳトランジスタＭ８がオフする場合、ＮＰＮトランジスタＱ２のコレクタ電圧の直流成分はグランド電位に固定されるために遮断されるので、ＰＭＯＳトランジスタＭ８は直流遮断コンデンサＣ１と同様の役割を果たす。
　図４の構成以外の変形例として、第２の実施の形態を第１の実施の形態の変形例と同様に変形してもよい。また、高インピーダンス要素Ｚ３はコイルであってもよい。
　（第３の実施の形態）
　[パススルー付き増幅器の構成]
　図５は本発明の第３の実施の形態に係るパススルー付き増幅器の構成を示す回路図である。
　図５に示すパススルー付き増幅器１００は、図３に示した構成と比べて、負荷インピーダンス要素Ｚ１としてのコイルＬ１を抵抗Ｒ７に置き換えるとともに、利得調整用インピーダンス要素Ｚ２としてのコイルＬ２を抵抗Ｒ６に置き換えている。その他の構成は、図３に示した構成と同じである。つまり、図５に示すパススルー付き増幅器１００は、広帯域のカスコード接続型の増幅器として構成されており、図３に示した構成と同様の効果が得られる。
　[変形例]
　図６は本発明の第３の実施の形態に係るパススルー付き増幅器の変形例を示す回路図である。
　図６に示すパススルー付き増幅器１００は、図５に示した構成と比べて、ＮＰＮトランジスタＱ２のコレクタ（一方の主端子）と出力端子ＯＵＴとの間に設けられた直流遮断コンデンサＣ１を、電源端子ＶＣＣとコイルＬ１との間に設けられたＰＭＯＳトランジスタＭ８に置き換えた点が相違する。その他の構成は、図５に示した構成と同じである。
　図６以外の変形例として、第３の実施の形態を第１の実施の形態の変形例と同様に変形してもよい。また、高インピーダンス要素Ｚ３はコイルであってもよい。
　上記の説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明のパススルーモード付き増幅器は、低電源電圧で動作する無線通信機器の入力段に設けられる高周波増幅回路等として有用である。
Ｍ１…ＮＭＯＳトランジスタ（信号伝達用トランジスタ）
Ｍ２…ＮＭＯＳトランジスタ（バイアス制御用トランジスタ）
Ｑ１…ＮＰＮトランジスタ（第１の増幅用トランジスタ）
Ｑ２…ＮＰＮトランジスタ（第２の増幅用トランジスタ）
Ｌ１…コイル
Ｒ７…抵抗負荷
Ｐ１、Ｐ２…制御端子
Ｃ１…直流遮断コンデンサ
Ｃ２、Ｃ３…外付け直流遮断コンデンサ
Ｒ１…抵抗
Ｚ１…負荷インピーダンス要素
Ｚ２…利得調整用インピーダンス要素
Ｚ３…高インピーダンス要素
１００…パススルー付き増幅器
１０２…増幅回路
１０３…バイアス回路（第１のバイアス回路）
１０５…信号バイパス回路
１０６…バイアス回路（第２のバイアス回路）
Ｍ８…ＰＭＯＳトランジスタ（スイッチング素子）
Ｌ２…コイル
Ｒ６…抵抗

Claims (7)

  1. 　グランド電位に維持されるグランド端子と、
    　電源電圧が印加される電源端子と、
    　前段回路から直流遮断コンデンサを介して入力信号が入力される信号入力端子と、
    　後段回路へ直流遮断コンデンサを介して出力信号が出力される信号出力端子と、
    　負荷インピーダンス要素と第１の増幅用トランジスタとを備え、当該第１の増幅用トランジスタは、その制御端子には第１のバイアス電圧が重畳された前記入力信号が供給され、その一方の主端子は当該負荷インピーダンス要素を介して前記電源端子と接続され、その他方の主端子は直接的又は間接的に前記グランド端子と接続され、当該負荷インピーダンス要素における当該第１の増幅用トランジスタの一方の主端子側の端から前記入力信号が反転増幅されて成る前記出力信号が取り出される増幅回路と、
    　前記負荷インピーダンス要素における前記第１の増幅用トランジスタの一方の主端子側の端から取り出される前記出力信号の直流成分を遮断して前記出力端子へ出力する直流遮断部と、
    　増幅モード又はパススルーモードを指示するモード制御信号が入力され、当該増幅モードの場合には前記第１の増幅用トランジスタをオンさせる前記第１のバイアス電圧を生成し、当該パススルーモードの場合には前記第１の増幅用トランジスタをオフさせる前記第１のバイアス電圧を生成する第１のバイアス回路と、
    　信号伝達用トランジスタを備え、当該信号伝達用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子には前記第１のバイアス電圧に重畳された前記入力信号が入力される信号バイパス回路と、
    　バイアス制御用トランジスタと高インピーダンス要素とを備え、当該バイアス制御用トランジスタは、その制御端子には電源電圧又はグランド電位が印加されて前記増幅用モードの場合にはオフするとともに前記パススルーモードの場合にはオンし、その一方の主端子は前記出力端子と接続され、その他方の主端子は前記高インピーダンス要素を介して前記グランド端子と接続された第２のバイアス回路と、
    　を備えるパススルー付き増幅器。
  2. 　前記増幅回路は、前記負荷インピーダンス要素にその一方の主端子が接続され、前記第１の増幅用トランジスタの一方の主端子にその他方の主端子が接続され、その制御端子に第２のバイアス電圧が供給される第２の増幅用トランジスタをさらに備え、
    　前記第１のバイアス回路は、前記増幅モードの場合には前記第２の増幅用トランジスタをオンさせる前記第２のバイアス電圧を生成し、前記パススルーモードの場合には前記第２の増幅用トランジスタをオフさせる前記第２のバイアス電圧を生成する、
    　請求項１に記載のパススルー付き増幅器。
  3. 　前記高インピーダンス要素のインピーダンスが、前記前段回路の出力インピーダンス及び前記後段回路の入力インピーダンスよりも大きい、請求項１又は２に記載のパススルー付き増幅器。
  4. 　前記高インピーダンス要素が抵抗である、請求項３に記載のパススルー付き増幅器。
  5. 　前記第１の増幅用トランジスタの他方の主端子が利得調整用インピーダンス要素を介して前記グランド端子に接続されている、請求項１に記載のパススルー付き増幅器。
  6. 　前記負荷インピーダンス要素及び前記利得調整用インピーダンス要素がコイルである、請求項５に記載のパススルー付き増幅器。
  7. 　前記負荷インピーダンス要素及び前記利得調整用インピーダンス要素が抵抗である、請求項５に記載のパススルー付き増幅器。
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