JP2000101371A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JP2000101371A JP2000101371A JP10273374A JP27337498A JP2000101371A JP 2000101371 A JP2000101371 A JP 2000101371A JP 10273374 A JP10273374 A JP 10273374A JP 27337498 A JP27337498 A JP 27337498A JP 2000101371 A JP2000101371 A JP 2000101371A
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Abstract
(57)【要約】
【課題】 デジタル無線通信装置用受信フロントエンド
部に使用される可変利得増幅器において、利得切替え時
でも、入力整合を保ち、かつ高次歪特性が劣化しない可
変利得増幅器を提供することを目的とする。 【解決手段】 エミッタを接地した第一、第二のトラン
ジスタ１、２のコレクタとベースを高周波的に接地した
第三のトランジスタ５のエミッタをカスコード接続し、
第一または第二のトランジスタの一方を選択してベース
バイアスを供給するバイアス切替回路１０７と、第二の
トランジスタ２の入力インピーダンスを制御する第一の
インピーダンス補償回路２０と、第一及び第二のトラン
ジスタのベース間に接続した第二のインピーダンス補償
回路１０２とを備え、バイアス切替回路１０７と連動し
て第一のインピーダンス補償回路２０を動作させること
で、利得切替時でも入力整合を保ちかつ高次歪特性が劣
化しない。
部に使用される可変利得増幅器において、利得切替え時
でも、入力整合を保ち、かつ高次歪特性が劣化しない可
変利得増幅器を提供することを目的とする。 【解決手段】 エミッタを接地した第一、第二のトラン
ジスタ１、２のコレクタとベースを高周波的に接地した
第三のトランジスタ５のエミッタをカスコード接続し、
第一または第二のトランジスタの一方を選択してベース
バイアスを供給するバイアス切替回路１０７と、第二の
トランジスタ２の入力インピーダンスを制御する第一の
インピーダンス補償回路２０と、第一及び第二のトラン
ジスタのベース間に接続した第二のインピーダンス補償
回路１０２とを備え、バイアス切替回路１０７と連動し
て第一のインピーダンス補償回路２０を動作させること
で、利得切替時でも入力整合を保ちかつ高次歪特性が劣
化しない。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタル無線通信装
置用受信フロントエンド部に使用する可変利得増幅器に
関するものである。
置用受信フロントエンド部に使用する可変利得増幅器に
関するものである。
【０００２】
【従来の技術】移動体通信では、基地局−移動局間の距
離に応じて受信電界が大きく変化するため受信系に広い
ダイナミックレンジが必要となり、受信フロントエンド
部の低雑音増幅器には利得制御機能が要求される。
離に応じて受信電界が大きく変化するため受信系に広い
ダイナミックレンジが必要となり、受信フロントエンド
部の低雑音増幅器には利得制御機能が要求される。
【０００３】以下、従来の可変利得増幅器について説明
する。図５は従来の可変利得増幅器の回路図である。
する。図５は従来の可変利得増幅器の回路図である。
【０００４】図５において、５０１，５０２はトランジ
スタ、５０３、５０４は抵抗、５０５はインダクタ、５
０６は接地容量、５０７は入力整合回路、５０８は出力
整合回路、５０９は利得制御端子、５１０，５１１は電
源端子、５１２は高周波入力端子、５１３は高周波出力
端子である。
スタ、５０３、５０４は抵抗、５０５はインダクタ、５
０６は接地容量、５０７は入力整合回路、５０８は出力
整合回路、５０９は利得制御端子、５１０，５１１は電
源端子、５１２は高周波入力端子、５１３は高周波出力
端子である。
【０００５】以上のように構成された可変利得増幅器に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００６】弱電界入力時には、利得制御端子５０９に
は高利得が得られる電圧Ｖagc1を印加する。この時、可
変利得増幅器の入出力インピーダンスは、伝送線路の特
性インピーダンスに一致するように、入力整合回路５０
７と出力整合回路５０８の回路構成およびインダクタ５
０５の値を設定する。一方 、強電界入力時には利得制
御端子５０９には低利得となる電圧Ｖagc2（Ｖagc2＜Ｖ
agc1）を設定し、増幅器の利得を低減する。
は高利得が得られる電圧Ｖagc1を印加する。この時、可
変利得増幅器の入出力インピーダンスは、伝送線路の特
性インピーダンスに一致するように、入力整合回路５０
７と出力整合回路５０８の回路構成およびインダクタ５
０５の値を設定する。一方 、強電界入力時には利得制
御端子５０９には低利得となる電圧Ｖagc2（Ｖagc2＜Ｖ
agc1）を設定し、増幅器の利得を低減する。
【０００７】
【発明が解決しようとする課題】しかしながら従来の構
成では、利得切替時に増幅器の入力インピーダンスが変
動し、伝送線路の特性インピーダンスと不整合を生じる
とともに、トランジスタの電流を下げて利得を低減する
ために、非線形効果による高次歪が増大するという欠点
を有していた。
成では、利得切替時に増幅器の入力インピーダンスが変
動し、伝送線路の特性インピーダンスと不整合を生じる
とともに、トランジスタの電流を下げて利得を低減する
ために、非線形効果による高次歪が増大するという欠点
を有していた。
【０００８】本発明は、前記従来技術の課題を解決する
もので、インピーダンス補償回路を適用することで、利
得切替え時でも、入力整合を保ち、かつ高次歪特性が劣
化しない可変利得増幅器を提供することを目的とする。
もので、インピーダンス補償回路を適用することで、利
得切替え時でも、入力整合を保ち、かつ高次歪特性が劣
化しない可変利得増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
本発明は、エミッタ端子を接地した第一、第二のトラン
ジスタのコレクタとベース端子を高周波的に接地した第
三のトランジスタのエミッタをカスコード接続した増幅
器において、第二のトランジスタのエミッタ端子を接地
する帰還抵抗と、第一または第二のトランジスタのいず
れか一方を選択してベースバイアスを供給するバイアス
切替回路と、第二のトランジスタの入力インピーダンス
を制御する第一のインピーダンス補償回路と、第一及び
第二のトランジスタのベース端子間に接続した第二のイ
ンピーダンス補償回路とを備え、バイアス切替回路と連
動して第一のインピーダンス補償回路を動作させるもの
である。
本発明は、エミッタ端子を接地した第一、第二のトラン
ジスタのコレクタとベース端子を高周波的に接地した第
三のトランジスタのエミッタをカスコード接続した増幅
器において、第二のトランジスタのエミッタ端子を接地
する帰還抵抗と、第一または第二のトランジスタのいず
れか一方を選択してベースバイアスを供給するバイアス
切替回路と、第二のトランジスタの入力インピーダンス
を制御する第一のインピーダンス補償回路と、第一及び
第二のトランジスタのベース端子間に接続した第二のイ
ンピーダンス補償回路とを備え、バイアス切替回路と連
動して第一のインピーダンス補償回路を動作させるもの
である。
【００１０】これにより、利得切替時でも、入力整合を
保ち、かつ高次歪特性が劣化しない可変利得増幅器が得
られる。
保ち、かつ高次歪特性が劣化しない可変利得増幅器が得
られる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、エミッタ端子を接地した第一、第二のトランジスタ
のコレクタとベース端子を高周波的に接地した第三のト
ランジスタのエミッタをカスコード接続した増幅器にお
いて、前記第二のトランジスタのエミッタ端子を接地す
る帰還抵抗と、前記第一または第二のトランジスタのい
ずれか一方を選択してベースバイアスを供給するバイア
ス切替回路と、前記第二のトランジスタの入力インピー
ダンスを制御する第一のインピーダンス補償回路と、前
記第一及び第二のトランジスタのベース端子間に接続し
た第二のインピーダンス補償回路とを備え、前記バイア
ス切替回路と連動して前記第一のインピーダンス補償回
路を動作させることを特徴とする可変利得増幅器であ
り、低利得に切替えた時には第一のインピーダンス補償
回路が第二のトランジスタのベース端子に容量を付加
し、第二のトランジスタの入力インピーダンスを制御す
ることで、利得切替時でも入力整合を保ち、高次歪の発
生を抑圧することができるという作用を有する。
は、エミッタ端子を接地した第一、第二のトランジスタ
のコレクタとベース端子を高周波的に接地した第三のト
ランジスタのエミッタをカスコード接続した増幅器にお
いて、前記第二のトランジスタのエミッタ端子を接地す
る帰還抵抗と、前記第一または第二のトランジスタのい
ずれか一方を選択してベースバイアスを供給するバイア
ス切替回路と、前記第二のトランジスタの入力インピー
ダンスを制御する第一のインピーダンス補償回路と、前
記第一及び第二のトランジスタのベース端子間に接続し
た第二のインピーダンス補償回路とを備え、前記バイア
ス切替回路と連動して前記第一のインピーダンス補償回
路を動作させることを特徴とする可変利得増幅器であ
り、低利得に切替えた時には第一のインピーダンス補償
回路が第二のトランジスタのベース端子に容量を付加
し、第二のトランジスタの入力インピーダンスを制御す
ることで、利得切替時でも入力整合を保ち、高次歪の発
生を抑圧することができるという作用を有する。
【００１２】そして、請求項２に記載の発明のように、
第一のインピーダンス補償回路は、第一の容量と、第一
の抵抗と、前記第一の容量の接地・非接地を切替える第
四のトランジスタとを有し、第二のインピーダンス補償
回路は、第一のインダクタと、第二の容量とを有するこ
とを特徴とする請求項１記載の可変利得増幅器として
も、同様の作用を呈する。
第一のインピーダンス補償回路は、第一の容量と、第一
の抵抗と、前記第一の容量の接地・非接地を切替える第
四のトランジスタとを有し、第二のインピーダンス補償
回路は、第一のインダクタと、第二の容量とを有するこ
とを特徴とする請求項１記載の可変利得増幅器として
も、同様の作用を呈する。
【００１３】請求項３に記載の発明は、第一のトランジ
スタに対して第二のトランジスタのサイズを小さくした
ことを特徴とする請求項１または２記載の可変利得増幅
器であり、第一のトランジスタが動作する高利得時に雑
音指数が劣化することを抑制できるという作用を有す
る。
スタに対して第二のトランジスタのサイズを小さくした
ことを特徴とする請求項１または２記載の可変利得増幅
器であり、第一のトランジスタが動作する高利得時に雑
音指数が劣化することを抑制できるという作用を有す
る。
【００１４】請求項４に記載の発明は、更に、第一、第
五のトランジスタ、前記第五のトランジスタのエミッタ
端子を接地する第一のエミッタ抵抗、前記第一のトラン
ジスタにベース電流を供給する第七のトランジスタを有
する第一のカレントミラー回路と、第二、第六のトラン
ジスタ、前記第六のトランジスタのエミッタ端子を接地
する第二のエミッタ抵抗、前記第二のトランジスタにベ
ース電流を供給する第八のトランジスタを有する第二の
カレントミラー回路と、前記第一及び第二のカレントミ
ラー回路にそれぞれバイアスを供給する第九及び第十の
トランジスタ、前記第九または第十のトランジスタのど
ちらか一方を動作させる第十一のトランジスタを有する
切替スイッチとを備え、第一のトランジスタのベース端
子と第七のトランジスタのエミッタ端子間に第二の抵抗
を、第二のトランジスタのベース端子と第八のトランジ
スタのエミッタ端子間に第三の抵抗を接続し、高周波信
号がバイアス切替回路へ流入することを阻止したことを
特徴とする請求項１から３のいずれかに記載の可変利得
増幅器であり、バイアス切替回路による雑音指数特性の
劣化が低減できるとともに、カレントミラー対となるト
ランジスタのベース端子間に電圧降下を生じる抵抗が存
在しないため、トランジスタの順方向電流増幅率バラツ
キに対する電流変動を抑えることができるという作用を
有する。
五のトランジスタ、前記第五のトランジスタのエミッタ
端子を接地する第一のエミッタ抵抗、前記第一のトラン
ジスタにベース電流を供給する第七のトランジスタを有
する第一のカレントミラー回路と、第二、第六のトラン
ジスタ、前記第六のトランジスタのエミッタ端子を接地
する第二のエミッタ抵抗、前記第二のトランジスタにベ
ース電流を供給する第八のトランジスタを有する第二の
カレントミラー回路と、前記第一及び第二のカレントミ
ラー回路にそれぞれバイアスを供給する第九及び第十の
トランジスタ、前記第九または第十のトランジスタのど
ちらか一方を動作させる第十一のトランジスタを有する
切替スイッチとを備え、第一のトランジスタのベース端
子と第七のトランジスタのエミッタ端子間に第二の抵抗
を、第二のトランジスタのベース端子と第八のトランジ
スタのエミッタ端子間に第三の抵抗を接続し、高周波信
号がバイアス切替回路へ流入することを阻止したことを
特徴とする請求項１から３のいずれかに記載の可変利得
増幅器であり、バイアス切替回路による雑音指数特性の
劣化が低減できるとともに、カレントミラー対となるト
ランジスタのベース端子間に電圧降下を生じる抵抗が存
在しないため、トランジスタの順方向電流増幅率バラツ
キに対する電流変動を抑えることができるという作用を
有する。
【００１５】請求項５に記載の発明は、第一の高周波阻
止回路として、第二の抵抗を第二のインダクタに置き換
えたことを特徴とする請求項４記載の可変利得増幅器で
あり、電圧降下のため高い抵抗値をとりにくい第二の抵
抗よりも効果的に、高周波信号のバイアス切替回路への
流入を阻止することができるという作用を有する。
止回路として、第二の抵抗を第二のインダクタに置き換
えたことを特徴とする請求項４記載の可変利得増幅器で
あり、電圧降下のため高い抵抗値をとりにくい第二の抵
抗よりも効果的に、高周波信号のバイアス切替回路への
流入を阻止することができるという作用を有する。
【００１６】請求項６に記載の発明は、第一の高周波阻
止回路として、第二のインダクタを第一のインダクタと
共用したことを特徴とする請求項５記載の可変利得増幅
器であり、一つの部品に二つの機能をもたせることで、
部品点数を削減できるという作用を有する。
止回路として、第二のインダクタを第一のインダクタと
共用したことを特徴とする請求項５記載の可変利得増幅
器であり、一つの部品に二つの機能をもたせることで、
部品点数を削減できるという作用を有する。
【００１７】請求項７に記載の発明は、請求項１から６
のいずれかに記載の可変利得増幅器を有する無線通信装
置であり、利得切替時でも、入力整合を保ち、かつ高次
歪特性が劣化しない可変利得増幅器を有する無線通信装
置が得られるという作用を有する。
のいずれかに記載の可変利得増幅器を有する無線通信装
置であり、利得切替時でも、入力整合を保ち、かつ高次
歪特性が劣化しない可変利得増幅器を有する無線通信装
置が得られるという作用を有する。
【００１８】以下、本発明の実施の形態について、図１
から図４を用いて説明する。 （実施の形態１）図１は本実施の形態における可変利得
増幅器の回路図である。図１において、１はエミッタ端
子を直接接地した第一のトランジスタ、２は第一のトラ
ンジスタ１とコレクタ端子同士を接続した第二のトラン
ジスタ、３は第二のトランジスタ２のエミッタ端子を接
地する帰還抵抗、４は第一のトランジスタ１及び第二の
トランジスタ２のコレクタ端子間を接続する抵抗、５は
第一のトランジスタ１および第二のトランジスタ２とカ
スコード接続する第三のトランジスタ、６は第三のトラ
ンジスタ５にベースバイアスを供給する抵抗、７は第三
のトランジスタ５のベース端子に接続する接地容量、８
は第一のトランジスタ１及び第二のトランジスタ２のベ
ース端子間を疎結合する第二の容量、１０１は第二のト
ランジスタ２の入力インピーダンスを制御する第一のイ
ンダクタ、１０２は第二の容量８及び第一のインダクタ
１０１より構成される第二のインピーダンス補償回路、
９は入力整合回路、１０は出力整合回路、１１は第三の
トランジスタ５にコレクタバイアスを供給し、かつ出力
整合回路１０とともに出力整合をとるインダクタ、１２
及び１３は電源端子、１４は高周波入力端子、１５は高
周波出力端子、１０３及び１０４はそれぞれ第一のトラ
ンジスタ１及び第二のトランジスタ２にベースバイアス
を供給する電源、１０５は第一のトランジスタ１か第二
のトランジスタ２のいずれを動作させるか選択するスイ
ッチ、１０６はインバータ、１６は利得制御端子、１０
７は利得制御端子１６、電源１０３，１０４、スイッチ
１０５、及びインバータ１０６より構成されるバイアス
切替回路、１７及び１８は第二のトランジスタ２の入力
インピーダンスを制御する第一の容量及び第一の抵抗、
１９はバイアス切替回路１０７と連動し、Ｖagc1が第一
のトランジスタ１のベース端子に印可されるときには動
作せず、Ｖagc2が第二のトランジスタ２のベース端子に
印可されるときに動作して、第一の容量１７の接地・非
接地を切替える第四のトランジスタ、２０は第一の容量
１７、第一の抵抗１８及び第四のトランジスタ１９より
構成される第一のインピーダンス補償回路、１０８は第
一のトランジスタ１、第二のトランジスタ２、帰還抵抗
３、抵抗４、第三のトランジスタ５、第二の容量８、第
一のインピーダンス補償回路２０、及びバイアス切替回
路１０７より構成される集積回路である。
から図４を用いて説明する。 （実施の形態１）図１は本実施の形態における可変利得
増幅器の回路図である。図１において、１はエミッタ端
子を直接接地した第一のトランジスタ、２は第一のトラ
ンジスタ１とコレクタ端子同士を接続した第二のトラン
ジスタ、３は第二のトランジスタ２のエミッタ端子を接
地する帰還抵抗、４は第一のトランジスタ１及び第二の
トランジスタ２のコレクタ端子間を接続する抵抗、５は
第一のトランジスタ１および第二のトランジスタ２とカ
スコード接続する第三のトランジスタ、６は第三のトラ
ンジスタ５にベースバイアスを供給する抵抗、７は第三
のトランジスタ５のベース端子に接続する接地容量、８
は第一のトランジスタ１及び第二のトランジスタ２のベ
ース端子間を疎結合する第二の容量、１０１は第二のト
ランジスタ２の入力インピーダンスを制御する第一のイ
ンダクタ、１０２は第二の容量８及び第一のインダクタ
１０１より構成される第二のインピーダンス補償回路、
９は入力整合回路、１０は出力整合回路、１１は第三の
トランジスタ５にコレクタバイアスを供給し、かつ出力
整合回路１０とともに出力整合をとるインダクタ、１２
及び１３は電源端子、１４は高周波入力端子、１５は高
周波出力端子、１０３及び１０４はそれぞれ第一のトラ
ンジスタ１及び第二のトランジスタ２にベースバイアス
を供給する電源、１０５は第一のトランジスタ１か第二
のトランジスタ２のいずれを動作させるか選択するスイ
ッチ、１０６はインバータ、１６は利得制御端子、１０
７は利得制御端子１６、電源１０３，１０４、スイッチ
１０５、及びインバータ１０６より構成されるバイアス
切替回路、１７及び１８は第二のトランジスタ２の入力
インピーダンスを制御する第一の容量及び第一の抵抗、
１９はバイアス切替回路１０７と連動し、Ｖagc1が第一
のトランジスタ１のベース端子に印可されるときには動
作せず、Ｖagc2が第二のトランジスタ２のベース端子に
印可されるときに動作して、第一の容量１７の接地・非
接地を切替える第四のトランジスタ、２０は第一の容量
１７、第一の抵抗１８及び第四のトランジスタ１９より
構成される第一のインピーダンス補償回路、１０８は第
一のトランジスタ１、第二のトランジスタ２、帰還抵抗
３、抵抗４、第三のトランジスタ５、第二の容量８、第
一のインピーダンス補償回路２０、及びバイアス切替回
路１０７より構成される集積回路である。
【００１９】高周波入力端子１４より入力された高周波
信号は、入力整合回路９を通って第一のトランジスタ１
のベース端子に、また入力整合回路９と第二のインピー
ダンス補償回路１０２とを通って第二のトランジスタ２
のベース端子に入力される。
信号は、入力整合回路９を通って第一のトランジスタ１
のベース端子に、また入力整合回路９と第二のインピー
ダンス補償回路１０２とを通って第二のトランジスタ２
のベース端子に入力される。
【００２０】弱電界入力時は、第一のトランジスタ１の
ベース端子にＶagc1を印可することで、所望の利得を得
る。一方、強電界入力時にはバイアス切替回路１０７を
用いて、第二のトランジスタ２のベース端子にＶagc1よ
り小さなＶagc2を印可すること、及び帰還抵抗３の作用
により第１のトランジスタが動作する場合と比較して利
得が低減する。
ベース端子にＶagc1を印可することで、所望の利得を得
る。一方、強電界入力時にはバイアス切替回路１０７を
用いて、第二のトランジスタ２のベース端子にＶagc1よ
り小さなＶagc2を印可すること、及び帰還抵抗３の作用
により第１のトランジスタが動作する場合と比較して利
得が低減する。
【００２１】入力インピーダンスは、第一のトランジス
タ１または第二のトランジスタ２のうち動作しているト
ランジスタにより決定される。第一のトランジスタ１と
第二のトランジスタ２との入力容量の差、及び第二のト
ランジスタ２のエミッタ端子−接地間に接続した帰還抵
抗３により、第二のトランジスタ２の動作時と第一のト
ランジスタ１の動作時との入力インピーダンスは異な
る。そこで、バイアス切替回路１０７と連動して動作す
る第四のトランジスタ１９により、第二のトランジスタ
２の動作時には、第二のトランジスタ２のベース端子−
接地間に第一の容量１７及び第一の抵抗１８を接続し、
第一のトランジスタ１の入力インピーダンスと同等とす
る。さらに、第一のトランジスタ１の動作時における第
二のトランジスタ２の影響を軽減するために、第一のト
ランジスタ１と第二のトランジスタ２のベース端子間を
第二の容量８により疎結合とするため、第一のインダク
タ１０１によるインピーダンス補償回路も接続する。
タ１または第二のトランジスタ２のうち動作しているト
ランジスタにより決定される。第一のトランジスタ１と
第二のトランジスタ２との入力容量の差、及び第二のト
ランジスタ２のエミッタ端子−接地間に接続した帰還抵
抗３により、第二のトランジスタ２の動作時と第一のト
ランジスタ１の動作時との入力インピーダンスは異な
る。そこで、バイアス切替回路１０７と連動して動作す
る第四のトランジスタ１９により、第二のトランジスタ
２の動作時には、第二のトランジスタ２のベース端子−
接地間に第一の容量１７及び第一の抵抗１８を接続し、
第一のトランジスタ１の入力インピーダンスと同等とす
る。さらに、第一のトランジスタ１の動作時における第
二のトランジスタ２の影響を軽減するために、第一のト
ランジスタ１と第二のトランジスタ２のベース端子間を
第二の容量８により疎結合とするため、第一のインダク
タ１０１によるインピーダンス補償回路も接続する。
【００２２】本実施の形態によれば、低利得に切替えた
時には第一のインピーダンス補償回路が第二のトランジ
スタのベース端子に第一の容量を付加し、第二のトラン
ジスタの入力インピーダンスを制御することで、利得切
替時でも入力整合を保ち、高次歪の発生を抑圧すること
ができる。
時には第一のインピーダンス補償回路が第二のトランジ
スタのベース端子に第一の容量を付加し、第二のトラン
ジスタの入力インピーダンスを制御することで、利得切
替時でも入力整合を保ち、高次歪の発生を抑圧すること
ができる。
【００２３】なお、第二の容量８と第一のインダクタ１
０１の配置は変更可能であるが、第二の容量８を集積回
路１０８に内蔵して部品点数を削減することができる点
で、図１に示した構成がより好ましい。
０１の配置は変更可能であるが、第二の容量８を集積回
路１０８に内蔵して部品点数を削減することができる点
で、図１に示した構成がより好ましい。
【００２４】また、第一のトランジスタ１のエミッタサ
イズに比べ、第二のトランジスタ２のエミッタサイズを
小さくすることにより、第二のトランジスタ２を付加す
ることによる高利得時の雑音指数の劣化を抑制すること
ができる。
イズに比べ、第二のトランジスタ２のエミッタサイズを
小さくすることにより、第二のトランジスタ２を付加す
ることによる高利得時の雑音指数の劣化を抑制すること
ができる。
【００２５】（実施の形態２）図２は本実施の形態にお
ける可変利得増幅器の回路図である。図２において、２
０１及び２０２は第一のトランジスタ１及び第二のトラ
ンジスタ２とそれぞれカレントミラーを形成する対とな
る第五及び第六のトランジスタ、２０３及び２０４は第
五のトランジスタ２０１及び第六のトランジスタ２０２
のエミッタ端子をそれぞれ接地する第一及び第二のエミ
ッタ抵抗、２０５及び２０６は第一のトランジスタ１及
び第二のトランジスタ２にそれぞれベース電流を供給す
る第七及び第八のトランジスタ、２０７は第一のトラン
ジスタ１、第五のトランジスタ２０１、第七のトランジ
スタ２０５及び第一のエミッタ抵抗２０３より構成され
る第一のカレントミラー回路、２０８は第二のトランジ
スタ２、第六のトランジスタ２０２、第八のトランジス
タ２０６及び第二のエミッタ抵抗２０４より構成される
第二のカレントミラー回路、２０９及び２１０は第七の
トランジスタ２０５及び第八のトランジスタ２０６のエ
ミッタ端子とそれぞれ第一のトランジスタ１及び第二の
トランジスタ２のベース端子間を接続する第二及び第三
の抵抗、２１１及び２１２は第二の抵抗２０９、第三の
抵抗２１０よりそれぞれ構成される第一及び第二の高周
波阻止回路、２１３及び２１４は第一のカレントミラー
回路２０７及び第二のカレントミラー回路２０８にそれ
ぞれバイアスを供給する第九及び第十のトランジスタ、
２１５は第九のトランジスタ２１３または第十のトラン
ジスタ２１４のどちらか一方を動作させる第十一のトラ
ンジスタ、２１６は利得制御端子１６、第九のトランジ
スタ２１３、第十のトランジスタ２１４及び第十一のト
ランジスタ２１５より構成される切替スイッチ、２１７
−２１９はバイアスを供給する抵抗、２２０および２２
１は定電流源、２２２は電源端子、２２３は第五のトラ
ンジスタ２０１、第六のトランジスタ２０２、第一のエ
ミッタ抵抗２０３、第二のエミッタ抵抗２０４、第七の
トランジスタ２０５、第八のトランジスタ２０６、切替
スイッチ２１６、抵抗２１７−２１９、定電流源２２
０，２２１、及び電源端子２２２より構成され、利得制
御端子１６の電位により、第一のトランジスタ１または
第二のトランジスタ２のどちらか一方にベースバイアス
を供給するバイアス切替回路、２２４は第一のトランジ
スタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、
第三のトランジスタ５、第二の容量８、第一のインピー
ダンス補償回路２０、第一の高周波阻止回路２１１、第
二の高周波阻止回路２１２及びバイアス切替回路２２３
より構成される集積回路である。なお、上記以外の構成
要素、符号については実施の形態１と同一である。
ける可変利得増幅器の回路図である。図２において、２
０１及び２０２は第一のトランジスタ１及び第二のトラ
ンジスタ２とそれぞれカレントミラーを形成する対とな
る第五及び第六のトランジスタ、２０３及び２０４は第
五のトランジスタ２０１及び第六のトランジスタ２０２
のエミッタ端子をそれぞれ接地する第一及び第二のエミ
ッタ抵抗、２０５及び２０６は第一のトランジスタ１及
び第二のトランジスタ２にそれぞれベース電流を供給す
る第七及び第八のトランジスタ、２０７は第一のトラン
ジスタ１、第五のトランジスタ２０１、第七のトランジ
スタ２０５及び第一のエミッタ抵抗２０３より構成され
る第一のカレントミラー回路、２０８は第二のトランジ
スタ２、第六のトランジスタ２０２、第八のトランジス
タ２０６及び第二のエミッタ抵抗２０４より構成される
第二のカレントミラー回路、２０９及び２１０は第七の
トランジスタ２０５及び第八のトランジスタ２０６のエ
ミッタ端子とそれぞれ第一のトランジスタ１及び第二の
トランジスタ２のベース端子間を接続する第二及び第三
の抵抗、２１１及び２１２は第二の抵抗２０９、第三の
抵抗２１０よりそれぞれ構成される第一及び第二の高周
波阻止回路、２１３及び２１４は第一のカレントミラー
回路２０７及び第二のカレントミラー回路２０８にそれ
ぞれバイアスを供給する第九及び第十のトランジスタ、
２１５は第九のトランジスタ２１３または第十のトラン
ジスタ２１４のどちらか一方を動作させる第十一のトラ
ンジスタ、２１６は利得制御端子１６、第九のトランジ
スタ２１３、第十のトランジスタ２１４及び第十一のト
ランジスタ２１５より構成される切替スイッチ、２１７
−２１９はバイアスを供給する抵抗、２２０および２２
１は定電流源、２２２は電源端子、２２３は第五のトラ
ンジスタ２０１、第六のトランジスタ２０２、第一のエ
ミッタ抵抗２０３、第二のエミッタ抵抗２０４、第七の
トランジスタ２０５、第八のトランジスタ２０６、切替
スイッチ２１６、抵抗２１７−２１９、定電流源２２
０，２２１、及び電源端子２２２より構成され、利得制
御端子１６の電位により、第一のトランジスタ１または
第二のトランジスタ２のどちらか一方にベースバイアス
を供給するバイアス切替回路、２２４は第一のトランジ
スタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、
第三のトランジスタ５、第二の容量８、第一のインピー
ダンス補償回路２０、第一の高周波阻止回路２１１、第
二の高周波阻止回路２１２及びバイアス切替回路２２３
より構成される集積回路である。なお、上記以外の構成
要素、符号については実施の形態１と同一である。
【００２６】本実施の形態によれば、第二の抵抗２０９
及び第三の抵抗２１０に、それぞれ第一のトランジスタ
１及び第二のトランジスタ２の入力インピーダンスより
充分に高い値を選択することにより、入力信号の第一の
カレントミラー回路２０７及び第二のカレントミラー回
路２０８への漏洩を阻止することができ、バイアス切替
回路２２３による雑音指数特性の劣化を防止することが
できる。なお、第五のトランジスタ２０１及び第六のト
ランジスタ２０２のベース端子の入力インピーダンスは
充分高いため、問題とならない。さらに、カレントミラ
ー対となるトランジスタのベース端子間に電圧降下を生
じる抵抗が存在しないため、トランジスタの順方向電流
増幅率バラツキに対する電流変動を抑えることができ
る。その他の動作、作用は実施の形態１と同様である。
及び第三の抵抗２１０に、それぞれ第一のトランジスタ
１及び第二のトランジスタ２の入力インピーダンスより
充分に高い値を選択することにより、入力信号の第一の
カレントミラー回路２０７及び第二のカレントミラー回
路２０８への漏洩を阻止することができ、バイアス切替
回路２２３による雑音指数特性の劣化を防止することが
できる。なお、第五のトランジスタ２０１及び第六のト
ランジスタ２０２のベース端子の入力インピーダンスは
充分高いため、問題とならない。さらに、カレントミラ
ー対となるトランジスタのベース端子間に電圧降下を生
じる抵抗が存在しないため、トランジスタの順方向電流
増幅率バラツキに対する電流変動を抑えることができ
る。その他の動作、作用は実施の形態１と同様である。
【００２７】なお、図２には第一のエミッタ抵抗２０３
を第五のトランジスタ２０１のエミッタ端子に接続して
ミラー比を大きくとっているが、それほど大きなミラー
比が要求されない場合にはこの第一のエミッタ抵抗２０
３は削除可能であり、このときには抵抗バラツキに対す
る電流変動も抑えることができる。
を第五のトランジスタ２０１のエミッタ端子に接続して
ミラー比を大きくとっているが、それほど大きなミラー
比が要求されない場合にはこの第一のエミッタ抵抗２０
３は削除可能であり、このときには抵抗バラツキに対す
る電流変動も抑えることができる。
【００２８】（実施の形態３）図３は本実施の形態にお
ける可変利得増幅器の回路図である。図３において、３
０１は第一のトランジスタ１のベース端子及び第七のト
ランジスタ２０５のエミッタ端子間を接続する第二のイ
ンダクタ、３０２は第二のインダクタ３０１より構成さ
れる第一の高周波阻止回路、３０３は第一のトランジス
タ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第
三のトランジスタ５、第二の容量８、第一のインピーダ
ンス補償回路２０、第二の高周波阻止回路２１２及びバ
イアス切替回路２２３より構成される集積回路である。
なお、上記以外の構成要素と符号については実施の形態
２と同様である。
ける可変利得増幅器の回路図である。図３において、３
０１は第一のトランジスタ１のベース端子及び第七のト
ランジスタ２０５のエミッタ端子間を接続する第二のイ
ンダクタ、３０２は第二のインダクタ３０１より構成さ
れる第一の高周波阻止回路、３０３は第一のトランジス
タ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第
三のトランジスタ５、第二の容量８、第一のインピーダ
ンス補償回路２０、第二の高周波阻止回路２１２及びバ
イアス切替回路２２３より構成される集積回路である。
なお、上記以外の構成要素と符号については実施の形態
２と同様である。
【００２９】本実施の形態によれば、第二のインダクタ
３０１に、第一のトランジスタ１の入力インピーダンス
より充分に高いインピーダンスとなるインダクタンス値
を選択することにより、第二のインダクタ３０１を介し
て、第一のトランジスタ１にベースバイアスを供給し、
かつ入力信号の第一のカレントミラー回路２０７への漏
洩を阻止することができ、バイアス切替回路２２３によ
る雑音指数特性の劣化を防止することができる。その他
の動作、作用は実施の形態２と同様である。
３０１に、第一のトランジスタ１の入力インピーダンス
より充分に高いインピーダンスとなるインダクタンス値
を選択することにより、第二のインダクタ３０１を介し
て、第一のトランジスタ１にベースバイアスを供給し、
かつ入力信号の第一のカレントミラー回路２０７への漏
洩を阻止することができ、バイアス切替回路２２３によ
る雑音指数特性の劣化を防止することができる。その他
の動作、作用は実施の形態２と同様である。
【００３０】なお、第二のインダクタ３０１を、第一の
トランジスタ１及び第五のトランジスタ２０１のベース
端子間に接続しても同様の効果が得られることは言うま
でもない。
トランジスタ１及び第五のトランジスタ２０１のベース
端子間に接続しても同様の効果が得られることは言うま
でもない。
【００３１】（実施の形態４）図４は本実施の形態にお
ける可変利得増幅器の回路図である。図４において、４
０１は第一のトランジスタ１及び第二のトランジスタ２
のベース端子間を接続する第一のインダクタ、４０２は
第二の容量８及び第一のインダクタ４０１より構成され
る第二のインピーダンス補償回路、４０３は第一のイン
ダクタ ４０１より構成される第一の高周波阻止回路、
４０４は第一のトランジスタ１、第二のトランジスタ
２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二
の容量８、第一のインピーダンス補償回路２０、第二の
高周波阻止回路２１２及びバイアス切替回路２２３より
構成される集積回路である。なお、上記以外の構成要
素、符号については実施の形態３と同様である。
ける可変利得増幅器の回路図である。図４において、４
０１は第一のトランジスタ１及び第二のトランジスタ２
のベース端子間を接続する第一のインダクタ、４０２は
第二の容量８及び第一のインダクタ４０１より構成され
る第二のインピーダンス補償回路、４０３は第一のイン
ダクタ ４０１より構成される第一の高周波阻止回路、
４０４は第一のトランジスタ１、第二のトランジスタ
２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二
の容量８、第一のインピーダンス補償回路２０、第二の
高周波阻止回路２１２及びバイアス切替回路２２３より
構成される集積回路である。なお、上記以外の構成要
素、符号については実施の形態３と同様である。
【００３２】本実施の形態によれば、第二のインピーダ
ンス補償回路４０２に用いられている第一のインダクタ
４０１を、入力信号の第一のカレントミラー回路２０７
への漏洩阻止用として兼用することにより、部品点数を
削減できる。その他の動作、作用は実施の形態３と同様
である。
ンス補償回路４０２に用いられている第一のインダクタ
４０１を、入力信号の第一のカレントミラー回路２０７
への漏洩阻止用として兼用することにより、部品点数を
削減できる。その他の動作、作用は実施の形態３と同様
である。
【００３３】
【発明の効果】以上のように本発明によれば、インピー
ダンス補償回路を適用することで、利得切替え時でも、
入力整合を保ち、かつ高次歪の発生を防止できるという
有利な効果が得られる。
ダンス補償回路を適用することで、利得切替え時でも、
入力整合を保ち、かつ高次歪の発生を防止できるという
有利な効果が得られる。
【図１】本発明の一実施の形態による可変利得増幅器の
回路図
回路図
【図２】本発明の一実施の形態による可変利得増幅器の
回路図
回路図
【図３】本発明の一実施の形態による可変利得増幅器の
回路図
回路図
【図４】本発明の一実施の形態による可変利得増幅器の
回路図
回路図
【図５】従来の可変利得増幅器の回路図
１ 第一のトランジスタ ２ 第二のトランジスタ ３ 帰還抵抗 ４、６、２１７、２１８、２１９、５０３、５０４ 抵
抗 ５ 第三のトランジスタ ７、５０６ 接地容量 ８ 第二の容量 ９、５０７ 入力整合回路 １０、５０８ 出力整合回路 １１、５０５ インダクタ １２、１３、２２２、５１０、５１１ 電源端子 １４、５１２ 高周波入力端子 １５、５１３ 高周波出力端子 １６、５０９ 利得制御端子 １７ 第一の容量 １８ 第一の抵抗 １９ 第四のトランジスタ ２０ 第一のインピーダンス補償回路 １０１、４０１ 第一のインダクタ １０２、４０２ 第二のインピーダンス補償回路 １０３、１０４ 電源 １０５ スイッチ １０６ インバータ １０７、２２３ バイアス切替回路 １０８、２２４、３０３、４０４ 集積回路 ２０１ 第五のトランジスタ ２０２ 第六のトランジスタ ２０３ 第一のエミッタ抵抗 ２０４ 第二のエミッタ抵抗 ２０５ 第七のトランジスタ ２０６ 第八のトランジスタ ２０７ 第一のカレントミラー回路 ２０８ 第二のカレントミラー回路 ２０９ 第二の抵抗 ２１０ 第三の抵抗 ２１１、３０２、４０３ 第一の高周波阻止回路 ２１２ 第二の高周波阻止回路 ２１３ 第九のトランジスタ ２１４ 第十のトランジスタ ２１５ 第十一のトランジスタ ２１６ 切替スイッチ ２２０、２２１ 定電流源 ３０１ 第二のインダクタ ５０１、５０２ トランジスタ
抗 ５ 第三のトランジスタ ７、５０６ 接地容量 ８ 第二の容量 ９、５０７ 入力整合回路 １０、５０８ 出力整合回路 １１、５０５ インダクタ １２、１３、２２２、５１０、５１１ 電源端子 １４、５１２ 高周波入力端子 １５、５１３ 高周波出力端子 １６、５０９ 利得制御端子 １７ 第一の容量 １８ 第一の抵抗 １９ 第四のトランジスタ ２０ 第一のインピーダンス補償回路 １０１、４０１ 第一のインダクタ １０２、４０２ 第二のインピーダンス補償回路 １０３、１０４ 電源 １０５ スイッチ １０６ インバータ １０７、２２３ バイアス切替回路 １０８、２２４、３０３、４０４ 集積回路 ２０１ 第五のトランジスタ ２０２ 第六のトランジスタ ２０３ 第一のエミッタ抵抗 ２０４ 第二のエミッタ抵抗 ２０５ 第七のトランジスタ ２０６ 第八のトランジスタ ２０７ 第一のカレントミラー回路 ２０８ 第二のカレントミラー回路 ２０９ 第二の抵抗 ２１０ 第三の抵抗 ２１１、３０２、４０３ 第一の高周波阻止回路 ２１２ 第二の高周波阻止回路 ２１３ 第九のトランジスタ ２１４ 第十のトランジスタ ２１５ 第十一のトランジスタ ２１６ 切替スイッチ ２２０、２２１ 定電流源 ３０１ 第二のインダクタ ５０１、５０２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 1/18 Ｈ０４Ｂ 1/18 Ｃ (72)発明者 矢吹 博幸 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 (72)発明者 高橋 和晃 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 Ｆターム(参考） 5J090 AA01 AA51 CA27 CA75 FA18 GN01 GN06 HA02 HA07 HA25 HA29 HA33 HA39 HA40 KA04 KA05 KA09 KA12 KA29 MA11 MA17 SA13 5J092 AA01 AA51 CA27 CA75 FA18 HA02 HA07 HA25 HA29 HA33 HA39 HA40 KA04 KA05 KA09 KA12 KA29 MA11 MA17 SA13 VL02 5J100 AA01 AA14 BA01 BB00 BB01 BB07 BB11 BB13 BC02 CA11 CA19 DA06 EA02 FA02 5K061 AA10 CC08 CC45 CC52 JJ01 JJ09 JJ11 JJ14 5K062 AB06 AD09 BB01 BB03 BB09 BB15
Claims (7)
- 【請求項１】 エミッタ端子を接地した第一、第二のト
ランジスタのコレクタとベース端子を高周波的に接地し
た第三のトランジスタのエミッタをカスコード接続した
増幅器において、前記第二のトランジスタのエミッタ端
子を接地する帰還抵抗と、前記第一または第二のトラン
ジスタのいずれか一方を選択してベースバイアスを供給
するバイアス切替回路と、前記第二のトランジスタの入
力インピーダンスを制御する第一のインピーダンス補償
回路と、前記第一及び第二のトランジスタのベース端子
間に接続した第二のインピーダンス補償回路とを備え、
前記バイアス切替回路と連動して前記第一のインピーダ
ンス補償回路を動作させることを特徴とする可変利得増
幅器。 - 【請求項２】 第一のインピーダンス補償回路は、第一
の容量と、第一の抵抗と、前記第一の容量の接地・非接
地を切替える第四のトランジスタとを有し、第二のイン
ピーダンス補償回路は、第一のインダクタと、第二の容
量とを有することを特徴とする請求項１記載の可変利得
増幅器。 - 【請求項３】 第一のトランジスタに対して第二のトラ
ンジスタのサイズを小さくしたことを特徴とする請求項
１または２記載の可変利得増幅器。 - 【請求項４】 更に、第一、第五のトランジスタ、前記
第五のトランジスタのエミッタ端子を接地する第一のエ
ミッタ抵抗、前記第一のトランジスタにベース電流を供
給する第七のトランジスタを有する第一のカレントミラ
ー回路と、第二、第六のトランジスタ、前記第六のトラ
ンジスタのエミッタ端子を接地する第二のエミッタ抵
抗、前記第二のトランジスタにベース電流を供給する第
八のトランジスタを有する第二のカレントミラー回路
と、前記第一及び第二のカレントミラー回路にそれぞれ
バイアスを供給する第九及び第十のトランジスタ、前記
第九または第十のトランジスタのどちらか一方を動作さ
せる第十一のトランジスタを有する切替スイッチとを備
え、第一のトランジスタのベース端子と第七のトランジ
スタのエミッタ端子間に第二の抵抗を、第二のトランジ
スタのベース端子と第八のトランジスタのエミッタ端子
間に第三の抵抗を接続し、高周波信号がバイアス切替回
路へ流入することを阻止したことを特徴とする請求項１
から３のいずれかに記載の可変利得増幅器。 - 【請求項５】 第一の高周波阻止回路として、第二の抵
抗を第二のインダクタに置き換えたことを特徴とする請
求項４記載の可変利得増幅器。 - 【請求項６】 第一の高周波阻止回路として、第二のイ
ンダクタを第一のインダクタと共用したことを特徴とす
る請求項５記載の可変利得増幅器 - 【請求項７】 請求項１から６のいずれかに記載の可変
利得増幅器を有する無線通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27337498A JP3684861B2 (ja) | 1998-09-28 | 1998-09-28 | 可変利得増幅器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27337498A JP3684861B2 (ja) | 1998-09-28 | 1998-09-28 | 可変利得増幅器 |
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| JP2005112036A Division JP4142665B2 (ja) | 2005-04-08 | 2005-04-08 | バイアス回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000101371A true JP2000101371A (ja) | 2000-04-07 |
| JP3684861B2 JP3684861B2 (ja) | 2005-08-17 |
Family
ID=17527021
Family Applications (1)
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|---|---|---|---|
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-
1998
- 1998-09-28 JP JP27337498A patent/JP3684861B2/ja not_active Expired - Fee Related
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