JP2004179648A - 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 - Google Patents

Abstract

【課題】 ＩＣチップを小型化することができる、半導体差動回路、上記半導体差動回路を用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、および半導体差動回路の配置方法を提供すること。
【解決手段】 半導体基板１と、半導体基板１上の差動信号のうちの一方が伝達されるゲート電極Ｇ１、およびゲート電極Ｇ１により制御された差動信号のうちの一方を出力するドレイン電極Ｄ１を有する第１の半導体素子と、半導体基板１上に形成され、前記差動信号のうち他方が伝達されるゲート電極Ｇ２、およびゲート電極Ｇ２により制御された差動信号のうちの他方を出力するドレイン電極Ｄ２を有する第２の半導体素子とを備え、所定の周波数において、ドレイン電極Ｄ１が、所定の抵抗を介して接地され、かつ、ドレイン電極Ｄ２が、所定の抵抗を介して接地されたものと等価となるように、ドレイン電極Ｄ１と、ドレイン電極Ｄ２とが近接して配置されている、半導体差動回路。
【選択図】 図１

Description

本発明は、携帯電話等の高周波回路に使用される半導体差動回路、半導体差動回路を使用した発振装置、増幅装置、スイッチ装置、半導体差動回路の配置方法に関する。

携帯電話の急速な普及に伴い、その無線部の小型化の必要性が増している。そのため、無線部をＩＣ化することが近年のトレンドである。無線部をＩＣ化するためには、従来個別の部品やモジュールで作られていた発振器や低雑音アンプをＩＣ化する必要がある。

図１２は、ＩＣ化された従来の発振装置の回路の一例を示す。図１２に示す回路において、コイル１００２およびコイル１００３が直列に接続され、コイル１００２およびコイル１００３の接続点には、電源１００１が接続されている。コイル１００２およびコイル１００３の直列回路には、直流阻止用コンデンサ１００４、１００５を介して、スイッチング素子１００６、１００７が直列に接続された回路、および直流阻止用コンデンサ１０２５，１０２６を介して、可変容量素子１００８，１００９が直列に接続された回路が並列に接続されている。そして上記のように構成される共振回路に、ＭＯＳＦＥＴ１０１０，１０２０で形成される負性抵抗回路が接続され、回路全体として差動発振器として形成されている。また、スイッチング素子１００６、１００７には、制御電圧端子１３が接続され、制御電圧端子１３に印加される制御電圧により、発信周波数の周波数帯を切り替えることができる。

また、図１３は、ＩＣ化された従来の増幅装置の回路の一例を示す。図１３に示す回路において、コイル１０２７およびコイル１０２８が直列に接続され、コイル１０２７およびコイル１０２８の接続点には、電源１０２９が接続されている。コイル１０２７およびコイル１０２８の直列回路には、ＭＯＳＦＥＴ１０３０，１０３１が接続され、差動増幅器が形成されている。

しかし、図１２に示す発振器がシリコン基板（図示せず）上に形成された場合は、ＭＯＳＦＥＴのドレイン１０２１側に基板との間に寄生容量１０２３および寄生抵抗１０２４が形成される。従って、コイル１００３は、高周波信号成分に対しては、図１４に示すように、寄生容量１０２３および寄生抵抗１０２４の直列回路との並列接続回路と等価となる。このように寄生容量１０２３および寄生抵抗１０２４の影響を受けると、共振回路の特性は、図１５に示すように、本来実線で示す特性をとなるべきものが、破線で示すように鈍った特性となってしまう。すなわち、共振回路のＱが劣化し、Ｃ／Ｎが劣化していた。

また、図１３に示す増幅回路がシリコン基板上に形成された場合も同様に、ＭＯＳＦＥＴのドレイン１０２１、１０２２側に基板との間に寄生容量１０２３および寄生抵抗１０２４が形成される。従って高周波信号は、寄生容量１０２３を介して寄生抵抗１０２４にリークする。そして、この寄生抵抗の影響により高周波信号の一部が損失する。その結果、ゲートの寄生成分の影響により雑音特性が劣化し、ドレインの寄生成分の影響により歪み特性が劣化していた。

また、シリコン基板上にスイッチング素子が形成された場合も、上記と同様に寄生抵抗および寄生容量が形成され、その結果、スイッチング素子がＯＮされたときの損失につながっていた。また、例えば、上記の発振器と組み合わせて使用される場合、スイッチング素子がＯＮの状態では、共振回路がさらにスイッチング素子を介した寄生抵抗および寄生容量の影響を受けるので、Ｑ値がさらに鈍り特性が劣化してしまう。

そこで、上記の問題を解決するために、いくつかの解決策が示されてきた。例えば、１つの解決策では、半導体素子とシリコン基板の間に酸化膜を形成する構成が提案されてきた（例えば、特許文献１参照。）。このように半導体素子とシリコン基板の間に酸化膜を形成することにより、寄生容量１０２３を低下させることにより、発振器、低雑音アンプの特性劣化を改善することができる。しかし、現実的には、このような構成とするためには、製造プロセスの変更が必要となり、高コストなプロセスとなっていた。

また、別の解決策では、シリコン基板の不純物濃度を低下させることにより、寄生抵抗１０２４の抵抗値を増加させる構成が提案されてきた（例えば、特許文献２参照。）。図１６は、寄生抵抗１０２４を変化させたときの、図１２に示す発振装置を構成する共振回路のＱ値の特性を模式的に示したものである。このような特性は、図１２に示す回路において、コイル１００２、１００３が図１４に示す回路に置き換わったものとして、共振回路のコンダクタンス、サセプタンスから導出することができる。図１６に示す特性において、寄生抵抗１０２４が１００〜５００Ωの範囲において、Ｑ値が特に劣化する。従って、共振回路のＱ値を改善するためには、寄生抵抗１０２４の抵抗値を上記の範囲から増加させるか低下させるかすればよい。従って、上記のようにシリコン基板の不純物濃度を低下させることにより寄生抵抗１０２４の抵抗値を増加させ、発振回路の特性を改善することができる。また増幅回路においても、寄生抵抗が増加することにより特性劣化を抑制することができる。しかし、この解決策においても、製造プロセスの変更が必要とされ、そのために高コストなプロセスとなっていた。

そこで、さらに別の解決策においては、ＭＯＳＦＥＴにできるだけ近接させてシリコン基板の接地を取るためのコンタクトを配置する構成も提案されてきた。図１７はこのような構成のマルチフィンガータイプのＭＯＳＦＥＴの構成を示す平面図である。図１７に示す構成において、長手形状を有したソース電極１０３２が配置され、ソース電極１０３２に隣接して長手形状のゲート電極１０３３が配置され、ゲート電極１０３３に隣接して長手形状のドレイン電極１０３４が配置されている。そして、ドレイン電極１０３４に近接して、シリコン基板配線１０３６に接続されたコンタクタ１０３５が配置されている。シリコン基板配線１０３６は接地極に接続されている。このような構成により、ドレイン電極１０３４から接地極に至る寄生抵抗１０２４の抵抗値を低下させることができるので、上述した理由により発振回路におけるＱ値の特性を改善することができる。また、増幅回路においても、寄生抵抗１０２４を低下させることによりその特性の劣化を抑制することができる。
特表平１１−５０１４６６号公報 特開平８−３１６４２０号公報

しかし、図１７に示す解決策においては、各ドレイン電極１０３４における寄生抵抗１０２４を十分に低下させるためには、コンタクタ１０３５を多数配置することが必要であった。例えば、図１２に示す発振回路のＭＯＳＦＥＴ１０１０、１０２０を半導体基板上で実現すると、図１８に示す配置となる。このように、コンタクタ１０３５およびシリコン基板配線１０３６を設置するための面積が余計に必要となり、ＩＣチップ全体が大型化してしまい、コストアップの要因となっていた。

本発明は、上記の課題を鑑み、ＩＣチップを小型化することができる、半導体差動回路、上記半導体差動回路を用いた発振装置、上記半導体差動回路を用いた増幅装置、上記半導体差動回路を用いたスイッチ装置、および半導体差動回路の配置方法を提供することを目的とするものである。

上記課題を解決するために、第１の本発明は、半導体基板と、
前記半導体基板上に形成され、差動信号のうち一方の信号が伝達される第１のゲート電極、および前記第１のゲート電極により制御された、差動信号のうちの一方を出力する第１のドレイン電極を有する第１の半導体素子と、
前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のゲート電極、および前記第２のゲート電極により制御された、差動信号のうちの他方の信号を出力する第２のドレイン電極を有する第２の半導体素子と、を備え、
所定の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とが近接して配置されている、半導体差動回路である。

第２の本発明は、前記第１の所定の抵抗の抵抗値は、前記所定の周波数において、前記第１のドレイン電極と前記第２のドレイン電極との間隔により決定される、前記半導体基板を介した、前記第１のドレイン電極と前記第２のドレイン電極との間に形成される抵抗値の半分である、第１の本発明の半導体差動回路である。

第３の本発明は、前記第１の半導体素子および前記第２の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のドレイン電極の長手方向に沿って前記第２のドレイン電極の長手方向が近接して配置される、第１の本発明の半導体差動回路である。

第４の本発明は、前記第１の半導体素子は、
前記第１のゲート電極が、前記第１のドレイン電極の長手方向に沿って前記第１のドレイン電極に隣接して配置され、
前記第１のゲート電極の長手方向に沿って前記第１のゲート電極に隣接して配置される第１のソース電極を有し、
前記第２の半導体素子は、
前記第２のゲート電極が、前記第２のドレイン電極の長手方向に沿って前記第２のドレイン電極に隣接して配置され、
前記第２のゲート電極の長手方向に沿って前記第２のゲート電極に隣接して配置される第２のソース電極を有し、
前記第１の半導体素子および前記第２の半導体素子で構成される回路を第１の単位回路として備え、
前記第１の単位回路が互いに隣接してｎ個配置され、
ｉ（ｉは１以上ｎ−１以下）番目の第１の単位回路に隣接してｉ＋１番目の第１の単位回路が配置され、
前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は、互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第１のソース電極および前記ｎ個の第２のソース電極は互いに接続されている、第３の本発明の半導体差動回路である。

第５の本発明は、前記半導体基板上に第３のソース電極が形成され、
前記第１のゲート電極は、前記第３のソース電極の長手方向に沿って前記第３のソース電極に隣接して配置され、
前記第１のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第３のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
前記第２のドレイン電極は、前記第１のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第１のドレイン電極と近接して配置され、
前記第２のゲート電極は、前記第２のドレイン電極の長手方向に沿って、前記第１のドレイン電極とは反対側に前記第２のドレイン電極に隣接して配置され、
前記第３のソース電極、前記第１のゲート電極、前記第１のドレイン電極、前記第２のドレイン電極、および前記第２のゲート電極で構成される回路を第２の単位回路として備え、
前記第２の単位回路が互いに隣接してｎ個配置され、
ｉ（ｉは１以上ｎ−１以下）番目の第２の単位回路の前記第２のゲート電極が、ｉ＋１番目の第２の単位回路の前記第３のソース電極に隣接して配置され、
前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第３のソース電極は互いに接続されている、第３の本発明の半導体差動回路である。

第６の本発明は、前記第１のゲート電極は、前記第１のドレイン電極を囲むように配置され、
前記第２のゲート電極は、前記第２のドレイン電極を囲むように配置され、
前記第１のゲート電極および前記第２のゲート電極の間にソース電極が配置さ
れている、第１の本発明の半導体差動回路である。

第７の本発明は、前記第１のドレイン電極および前記第２のドレイン電極は、２個ずつ存在し、
一方の第１のドレイン電極と一方の第２のドレイン電極との間にソース電極が配置され、
他方の第１のドレイン電極と他方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置され、
前記一方の第１のドレイン電極と前記他方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置され、
前記他方の第１のドレイン電極と前記一方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置されている、第６の本発明の半導体差動回路である。

第８の本発明は、前記第１のゲート電極は、前記第１のドレイン電極に隣接して配置され、
前記第２のゲート電極は、前記第２のドレイン電極に隣接して配置され、
前記第１のドレイン電極、前記第２のドレイン電極、前記第１のゲート電極、および前記第２のゲート電極を囲むように、かつ前記第１のゲート電極および前記第２のゲート電極に隣接して、ソース電極が配置されている、第１または２の本発明の半導体差動回路である。

第９の本発明は、前記第１のドレイン電極および前記第２のドレイン電極が２個ずつ存在し、
一方の第１のドレイン電極および一方の第２のドレイン電極が近接して配置され、他方の第１のドレイン電極および他方の第２のドレイン電極が近接して配置され、前記一方の第１のドレイン電極および前記他方の第２のドレイン電極が近接して配置され、前記他方の第１のドレイン電極および前記一方の第２のドレイン電極が近接して配置されている、第８の本発明の半導体差動回路である。

第１０の本発明は、半導体基板と、
前記半導体基板上に形成され、差動信号のうち一方の信号が伝達される第１のコレクタまたはベースを有する第１の半導体素子と、
前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のコレクタまたはベースを有する第２の半導体素子と、を備え、
所定の周波数において、前記第１のコレクタまたはベースが、第２の所定の抵抗を介して接地され、かつ、前記第２のコレクタまたはベースが、前記第２の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のコレクタまたはベースと、前記第２のコレクタまたはベースとが近接して配置される、半導体差動回路である。

第１１の本発明は、第１または１０の本発明の半導体差動回路を用いた発振装置である。

第１２の本発明は、第１または１０の本発明の半導体差動回路を用いたスイッチ装置である。

第１３の本発明は、第１または１０の本発明の半導体差動回路を用いた増幅装置である。

第１４の本発明は、半導体基板上に、差動信号のうち一方の信号が伝達される第１のドレイン電極、および前記一方の信号を制御するための第１のゲート電極を有する第１の半導体素子を形成する工程と、
前記半導体基板上に、前記差動信号のうち他方の信号が伝達される第２のドレイン電極、および前記他方の信号が伝達される第２のゲート電極を有する第２の半導体素子とを形成する工程と、を備え、
所定の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とを近接して配置する、半導体差動回路の配置方法である。

第１５の本発明は、前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のゲート電極、および前記第２のゲート電極により制御された、差動信号のうちの一方の信号を出力する第１のドレイン電極を有する第３の半導体素子と、
前記半導体基板上に形成され、前記差動信号のうち一方の信号が伝達される第１のゲート電極、および前記第１のゲート電極により制御された、差動信号のうちの他方を出力する第２のドレイン電極を有する第４の半導体素子と、をさらに備え、
前記第１のゲート電極および前記第２のゲート電極に伝達される差動信号は、差動局部発振信号であり、
前記第１の半導体素子は、前記差動局部発振信号と混合されるべき差動信号のうちの一方の信号が伝達される第１のソース電極を有し、
前記第２の半導体素子は、前記第１の半導体素子と前記第１のソース電極を共有しており、
前記第３の半導体素子は、前記第１の半導体素子と前記第１のドレイン電極を共有しており、前記差動局部発振信号と混合されるべき差動信号のうちの他方の信号が伝達される第２のソース電極を有し、
前記第４の半導体素子は、前記第３の半導体素子と前記第２のソース電極を共有しており、前記第２の半導体素子と前記第２のドレイン電極を共有しており、
前記第２のゲート電極により制御された差動信号は、前記差動局部発振信号と前記混合されるべき差動信号とが混合された差動信号で有り、
前記混合された差動信号の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とが近接して配置されている、第１の本発明の半導体差動回路である。

第１６の本発明は、前記差動局部発振信号の周波数において、前記第1のゲート電極が、第３の所定の抵抗を介して接地され、かつ、前記第２のゲート電極が、前記第３の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のゲート電極と、前記第２のゲート電極とが近接して配置されており、
前記局部発振信号と混合されるべき差動信号の周波数において、前記第1のソース電極が、第４の所定の抵抗を介して接地され、かつ、前記第２のソース電極が、前記第４の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のソース電極と、前記第２のソース電極とが近接して配置されている、第１５の本発明の半導体差動回路である。

第１７の本発明は、前記第１の所定の抵抗の抵抗値は、前記混合された差動信号の周波数において、前記第１のドレイン電極と前記第２のドレイン電極との間隔により決定される、前記半導体基板を介した、前記第１のドレイン電極と前記第２のドレイン電極との間に形成される抵抗値の半分である、第１５の本発明の半導体差動回路である。

第１８の本発明は、前記第３の所定の抵抗の抵抗値は、前記差動局部発振信号の周波数において、前記第１のゲート電極と前記第２のゲート電極との間隔により決定される、前記半導体基板を介した、前記第１のゲート電極と前記第２のゲート電極との間に形成される抵抗値の半分である、第１６の本発明の半導体差動回路である。

第１９の本発明は、前記第４の所定の抵抗の抵抗値は、前記混合されるべき差動信号の周波数において、前記第１のソース電極と前記第２のソース電極との間隔により決定される、前記半導体基板を介した、前記第１のソース電極と前記第２のソース電極との間に形成される抵抗値の半分である、第１６の本発明の半導体差動回路である。

第２０の本発明は、前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、および前記第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のドレイン電極の長手方向に沿って前記第２のドレイン電極の長手方向が近接して配置される、第１５の本発明の半導体差動回路である。

第２１の本発明は、前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、および前記第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のゲート電極の長手方向に沿って前記第２のゲート電極の長手方向が近接して配置される、第１６の本発明の半導体差動回路である。

第２２の本発明は、前記第１の半導体素子、前記第２の半導体素子、第３の半導体素子、および第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のソース電極の長手方向に沿って前記第２のソース電極の長手方向が近接して配置される、第１６の本発明の半導体差動回路である。

第２３の本発明は、 前記半導体基板上に第１のソース電極が形成され、
前記第１のゲート電極は、前記第１のソース電極の長手方向に沿って前記第１のソース電極に隣接して配置され、
前記第１のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第１のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
前記第２のゲート電極は、前記第１のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第１のドレイン電極に隣接して配置され、
前記第２のソース電極は、前記第２のゲート電極の長手方向に沿って、前記第１のドレイン電極とは反対側に前記第２のゲート電極に隣接して配置され、
前記第１のゲート電極は、前記第２のソース電極の長手方向に沿って、前記第２のゲート電極とは反対側に前記第２のソース電極に隣接して配置され、
前記第２のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第２のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
前記第２のゲート電極は、前記第２のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第２のドレイン電極に隣接して配置され、
前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極、前記第２のゲート電極、前記第１のドレイン電極、および前記第２のドレイン電極を有する回路を第３の単位回路として備え、
前記第３の単位回路が互いに隣接してｎ個配置され、
ｉ（ｉは１以上ｎ−１以下）番目の第３の単位回路の前記第２のゲート電極が、ｉ＋１番目の第３の単位回路の前記第１のソース電極に隣接して配置され、
前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第１のソース電極は互いに接続され、前記ｎ個の第２のソース電極は互いに接続されている、第２０〜２２のいずれかの本発明の半導体差動回路である。

第２４の本発明は、第１、１０、および１５のいずれかの本発明の半導体差動回路を用いたミキサ装置である。

第２５の本発明は、第１の本発明の半導体差動回路を用いた、ＦＥＴのソースを共有する回路装置である。

本発明によれば、ＩＣチップを小型化することができる、半導体差動回路、上記半導体差動回路を用いた発振装置、上記半導体差動回路を用いた増幅装置、上記半導体差動回路を用いたスイッチ装置、および半導体差動回路の配置方法を提供することができる。

（実施の形態１）
図１は、本発明の実施の形態１の、マルチフィンガータイプの半導体差動回路の平面図（図１（ａ））、および断面図（図１（ｂ））である。図１に示す半導体差動回路は、半導体基板１上に、長手形状の第１のドレイン電極Ｄ１が配置され、ドレイン電極Ｄ１の両側にドレイン電極Ｄ１に隣接して長手形状の本発明の第１のゲート電極の一例であるゲート電極Ｇ１が配置され、それぞれのゲート電極Ｇ１に隣接して長手形状の本発明の第１のソース電極の一例であるソース電極Ｓが配置されている。すなわち、ソース電極Ｓ、ゲート電極Ｇ１、ドレイン電極Ｄ１、ゲート電極Ｇ１、およびソース電極Ｓが配列された構成は、本発明の第１の半導体素子の構成を示す一例である。

また、半導体基板１上には、長手形状の第２のドレイン電極Ｄ２が配置され、ドレイン電極Ｄ２の両側にドレイン電極Ｄ２に隣接して長手形状の本発明の第２のゲート電極の一例であるゲート電極Ｇ２が配置され、それぞれのゲート電極２に隣接して長手形状の本発明の第２のソース電極の一例であるソース電極Ｓが配置されている。すなわち、ソース電極Ｓ、ゲート電極Ｇ２、ドレイン電極Ｄ２、ゲート電極Ｇ２、およびソース電極Ｓが配列された構成は、本発明の第２の半導体素子の構成を示す一例である。

ここで、上記の、本発明の第１の半導体素子および本発明の第２の半導体素子で構成される回路を第１の単位回路とすると、図１に示す回路は、一番目の第１の単位回路と２番目の第１の単位回路が隣接して配置された構成である。図１において、上記第１の半導体素子の右端のソース電極Ｓと、上記第２の半導体素子の左端のソース電極は、共有化されている。また、一番目の第１の単位回路の右端のソース電極Ｓと、２番目の第１の単位回路の左端のソース電極も共有化されている。

このとき、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、できるだけ近接して配置される。また、ドレイン電極Ｄ１には、差動信号の一方の信号が入力され、ドレイン電極Ｄ２には、差動信号の他方の信号が入力される。また第１の単位回路において、各ドレイン電極Ｄ１は互いに接続され、各ドレイン電極Ｄ２は互いに接続され、各ゲート電極Ｇ１は互いに接続され、各ゲート電極Ｇ２は互いに接続されている。

次に、上記のように構成された図１に記載の半導体差動回路の動作について説明する。ドレイン電極Ｄ１に差動信号の一方が伝達され、ドレイン電極Ｄ２に差動信号の他方が伝達されると、ドレイン電極Ｄ１およびドレイン電極Ｄ２から電気長が等しい点（以下電気的中点という。）においては、差動信号が互いに打ち消し合うため接地されていることと等価となる。例えば図１（ｂ）を参照しながら説明すると、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、高周波領域において、寄生容量２および寄生抵抗３を介して接続されているものと見なすことができる。ドレイン電極Ｄ１およびドレイン電極Ｄ２は半導体基板１上に同様のプロセスで形成されるので寄生容量２は等しいと見ることができる。従って、ドレイン電極Ｄ１、Ｄ２の間の半導体基板１を介する寄生抵抗３の中点、すなわち半導体基板１内において、ドレイン電極Ｄ１およびドレイン電極Ｄ２の電気的中点４においては、接地されていることと等価（以下仮想接地という。）となる。従って、半導体基板１内において、ドレイン電極Ｄ１およびドレイン電極Ｄ２の間隔により決定される抵抗をＲとすると、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、それぞれＲ／２の抵抗（本発明の第１の所定の抵抗値に対応）を介して接地されたものと等価となる。

このように、本実施の形態の半導体差動回路によれば、接地側に接続されたコンタクト１０３５が必要とされることなく接地を取ることができ、コンタクタ１０３５およびシリコン基板配線１０３６のための接地面積が不要となり、ＩＣチップを小型化することができる。さらに、寄生抵抗３の値を半分にすることができるので、さらに寄生抵抗３の抵抗値を低下させることができる。その結果、共振器のＱ値を高めることができ、発振装置、増幅装置の特性劣化を改善することができる。

なお、図１に示す構成では、第１の半導体素子は、ドレイン電極Ｄ１の両側にゲート電極Ｇ１がそれぞれ配置される構成であるとして説明したが、第１の半導体素子は、ドレイン電極Ｄ１の片側にゲート電極Ｇ１が配置される構成であってもよい。その場合は、第１の半導体素子は、ゲート電極Ｇ１に隣接したソース電極を１つ有する構成となる。また、第２の半導体素子についても上記第１の半導体素子と同様の構成となる。

また、上記では、第１の単位回路における、各ドレイン電極Ｄ１どうし、各ドレイン電極Ｄ２どうし、各ゲート電極Ｇ１どうし、各ゲート電極Ｇ２どうしは、それぞれ互いに接続されている、としたが、各ドレイン電極Ｄ１どうし、各ドレイン電極Ｄ２どうし、各ゲート電極Ｇ１どうし、各ゲート電極Ｇ２どうしは、それぞれ互いに接続されない構成も考えられる。その場合は、１番目の第１の単位回路は２番目の第１の単位回路に直列に接続されるように構成されてもよい。すなわち、１番目の第１の単位回路の第１の半導体素子の出力側は、２番目の第１の単位回路の第１の半導体素子の入力側に接続され、１番目の第１の単位回路の第２の半導体素子の出力側は、２番目の第１の単位回路の第２の半導体素子の入力側に接続される構成であってもよい。

また、上記は、第１の単位回路が２つ接続された構成を有する場合を示したが、第１の単位回路がｎ（ｎは２以上）個接続される構成であってもよい。その場合は、ｉ（ｉは１以上ｎ−１以下）番目の第１の単位回路に隣接してｉ＋１番目の第１の単位回路が配置される構成であればよい。

（実施の形態２）
図２は、本発明の実施の形態２のマルチフィンガータイプの半導体差動回路の構成を示す平面図（図２（ａ））、および断面図（図２（ｂ））である。図２に示す半導体差動回路は、半導体基板１上に形成された本発明の第３のソース電極の一例であるソース電極Ｓと、ソース電極Ｓの長手方向に沿ってソース電極Ｓに隣接して配置される、本発明の第１のゲート電極の一例であるゲート電極Ｇ１と、ゲート電極Ｇ１の長手方向に沿って、ソース電極Ｓとは反対側にゲート電極Ｇ１に隣接して配置される、本発明の第１のドレイン電極の一例であるドレイン電極Ｄ１と、ドレイン電極Ｄ１の長手方向に沿って、ゲート電極Ｇ１とは反対側にドレイン電極Ｄ１と近接して配置される、本発明の第２のドレイン電極の一例であるドレイン電極Ｄ２と、ドレイン電極Ｄ２の長手方向に沿って、ドレイン電極Ｄ１とは反対側にドレイン電極Ｄ２に隣接して配置される、本発明の第２のゲート電極の一例であるゲート電極Ｇ２と、を備えている。

ソース電極Ｓ、ゲート電極Ｇ１、ドレイン電極Ｄ１、ドレイン電極Ｄ２、およびゲート電極Ｇ２が配列された構成は、本発明の第２の単位回路を形成する一例である。

また第２の単位回路におけるドレイン電極Ｄ１どうしは互いに接続され、ドレイン電極Ｄ２どうしは互いに接続され、ゲート電極Ｇ１どうしは互いに接続され、ゲート電極Ｇ２どうしは互いに接続されている。

本実施の形態の半導体差動回路によれば、ドレイン電極Ｄ１とドレイン電極Ｄ２との間には、他の電極が挿入されない構成なので、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、実施の形態１の半導体差動回路における場合よりも、より近接させることができ、さらに共振器のＱ値を高めることができる。したがって、本実施の形態の半導体差動回路によれば、発振装置、増幅装置の特性劣化をさらに改善することができる。

なお、図２に示す構成は、第２の単位回路が２つ配置された例を示したが、本実施の形態の半導体差動回路は、ｎ（ｎは２以上）個の第２の単位回路により構成されてもよい。その場合は、ｉ（ｉは１以上ｎ−１以下）番目の第２の単位回路に隣接してｉ＋１番目の第２の単位回路が配置される構成であればよい。そして、ｉ番目の第２の単位回路のゲート電極Ｇ２がｉ＋１番目の単位回路のソース電極Ｓに隣接して配置される構成であればよい。

なお、以上までの実施の形態１および２の説明において、ドレイン電極Ｄ１、ドレイン電極Ｄ２は、その長手方向が近接するように配置されるとして説明してきたが、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、他の方向が互いに近接して配置される構成であってもよい。例えば図９は、ドレイン電極Ｄ１およびドレイン電極Ｄ２の先端部を近接させた構成を示す。このような構成においても、ドレイン電極Ｄ１およびドレイン電極Ｄ２の電気的中点（すなわち距離的中点）は、仮想接地点となり、ドレイン電極Ｄ１、ドレイン電極Ｄ２ともに上記と同様、寄生抵抗値Ｒ／２を介して接地側と接続されている状態と等価となり上記の場合と同様の効果を得ることができる。

また、上記では、第２の単位回路における、各ドレイン電極Ｄ１どうし、各ドレイン電極Ｄ２どうし、各ゲート電極Ｇ１どうし、各ゲート電極Ｇ２どうしは、それぞれ互いに接続されている、としたが、各ドレイン電極Ｄ１どうし、各ドレイン電極Ｄ２どうし、各ゲート電極Ｇ１どうし、各ゲート電極Ｇ２どうしは、それぞれ互いに接続されない構成も考えられる。その場合は、１番目の第２の単位回路は２番目の第２の単位回路に直列に接続されるように構成さてもよい。すなわち、１番目の第２の単位回路の第１の半導体素子の出力側は、２番目の第２の単位回路の第１の半導体素子の入力側に接続され、１番目の第２の単位回路の第２の半導体素子の出力側は、２番目の第２の単位回路の第２の半導体素子の入力側に接続される構成であってもよい。

また、以上の説明までのＦＥＴは、マルチフィンガータイプのものであるとしてきたが、他のタイプのＦＥＴであってもよく、その場合も上記と同様の効果を得ることができる。

（実施の形態３）
図３は、本発明の実施の形態３の半導体差動回路の構成を示す平面図である。図３に示す半導体差動回路は、矩形状の本発明の第１のドレイン電極の例であるドレイン電極Ｄ１およびドレイン電極Ｄ１’、矩形状の本発明の第２のドレイン電極の例であるドレイン電極Ｄ２およびドレイン電極Ｄ２’を有する。そして、ドレイン電極Ｄ１、Ｄ１’をそれぞれ囲むように配置される、本発明の第１のゲート電極の例であるゲート電極Ｇ１、ゲート電極Ｇ１’を有し、ドレイン電極Ｄ２、Ｄ２’をそれぞれ囲むように配置される、本発明の第２のゲート電極の例であるゲート電極Ｇ２、ゲート電極Ｇ２’を有する。

そして、ゲート電極Ｇ１およびゲート電極Ｇ１’の間、ならびにゲート電極Ｇ２およびゲート電極Ｇ２’の間には、長手形状のソース電極Ｓ１が配置され、ゲート電極Ｇ１およびゲート電極Ｇ２の間、ならびにゲート電極Ｇ１’およびゲート電極Ｇ２’の間には、ソース電極Ｓ１と交差するように接続されている長手形状のソース電極Ｓ２が配置されている。

そして、ゲート電極Ｇ１、Ｇ１’、Ｇ２、Ｇ２’、およびソース電極Ｓ１、Ｓ２を囲むようにソース電極Ｓ３が配置されている。ソース電極Ｓ１およびソース電極Ｓ２は、ソース電極Ｓ３に接続されている。ソース電極Ｓ１、Ｓ２、およびＳ３により形成される図３に示すソース電極は、本発明のソース電極の一例として構成されている。

ここで、ドレイン電極Ｄ１およびドレイン電極Ｄ２は、それらを結ぶ中点（または中線）が仮想接地点（または仮想接地線）となるように近接して配置される。同様に、ドレイン電極Ｄ１’、Ｄ２’についても近接して配置される。従って、上記の仮想接地線は、ソース電極Ｓ２にほぼ沿って上下に延びる。

このような本実施の形態の半導体差動回路によれば、各ドレイン電極は、各ゲート電極により囲まれる構成であればよいので、各ドレイン電極は、充分小さい面積を有して構成することができる。各ドレイン電極の面積を小さくすることにより半導体基板１との寄生容量２を減少させることができるので、さらに特性劣化の少ない発振回路、増幅回路を構成することができる。

なお、上記の説明では、仮想接地線がソース電極Ｓ２に沿った構成であるとして説明したが、仮想接地線がソース電極Ｓ１に沿って形成されるような構成であってもよい。

さらに、仮想接地線がソース電極Ｓ１およびソース電極Ｓ２にそれぞれ沿って形成される構成であってもよい。その場合の構成例を図４に示す。図４に示す半導体差動回路は、図３に示す半導体差動回路のドレイン電極Ｄ１およびドレイン電極Ｄ１’が対角状に配置され、ドレイン電極Ｄ２およびドレイン電極Ｄ２’が対角状に配置される構成を有する。すなわち、本発明の一方の第１のドレイン電極の一例であるドレイン電極Ｄ１と、本発明の一方の第２のドレイン電極の一例であるドレイン電極Ｄ２との間にソース電極Ｓ２が配置され、本発明の他方の第１のドレイン電極の一例であるドレイン電極Ｄ１’と、本発明の他方の第２のドレイン電極の一例であるドレイン電極Ｄ２’との間に、ソース電極Ｓ２が配置され、ドレイン電極Ｄ１とドレイン電極Ｄ２’との間には、ソース電極Ｓ２に接続されたソース電極Ｓ１が配置され、ドレイン電極Ｄ１’とドレイン電極Ｄ２との間には、ソース電極Ｓ１が配置されている。

各ドレイン電極をこのように配置することにより、仮想中線は、ソース電極Ｓ２とソース電極Ｓ１にほぼ沿って形成される。このように仮想中線が増加することは、各ドレインと接地側とがより広い範囲で寄生抵抗値Ｒ／２を介して接続されることになるので、図４に示す半導体差動回路によれば、より特性劣化の少ない発振回路、増幅回路を構成することができる。

また、本実施の形態の上記の説明において、各ドレイン電極は矩形状であるとしてきたが、各ドレイン電極が、各ゲート電極により囲まれる形状であればどのような形状であってもよく、その場合も上記と同様の効果を得ることができる。

また、上記の説明において、例えば図３の例では、ドレイン電極が４個ある構成であるが、他の個数であってもよい。その場合は、各ドレイン電極を囲むように各ゲート電極が配置され、第１のゲート電極と第２のゲート電極との間にソース電極が配置される構成であればよい。そのような場合も上記と同様の効果を得ることができる。

また、図５に示す構成は、図４に示す構成からソース電極Ｓ１およびソース電極Ｓ２を除去した構成である。図５に示す構成においては、各ゲート電極の形状は、各ドレイン電極を囲む形状ではなく、各ゲート電極は、各ドレイン電極とソース電極Ｓ３とにより挟まれる配置である。すなわち、本発明の一方の第１のドレイン電極の一例であるドレイン電極Ｄ１、および本発明の一方の第２のドレイン電極の一例であるドレイン電極Ｄ２が近接して配置され、本発明の他方の第１のドレイン電極の一例であるドレイン電極Ｄ１’、および本発明の他方の第２のドレイン電極の一例であるドレイン電極Ｄ２’が近接して配置され、ドレイン電極Ｄ１およびドレイン電極Ｄ２’が近接して配置され、ドレイン電極Ｄ１’およびドレイン電極Ｄ２が近接して配置されている。

このような構成の半導体差動回路によると、各ドレイン電極の間にソース電極Ｓ１、Ｓ２が存在しないので、各ドレイン電極をより近接して配置することが可能となり、寄生抵抗３をさらに低下させることができる。従って図５に示す半導体差動回路を用いれば、より特性劣化の少ない発振回路、増幅回路を提供することができる。なお、この場合各ドレイン電極の数、形状、配置は、図５に示すものに限定されず、第１のドレイン電極と第２のドレイン電極とが近接して配置され、各ドレイン電極および各ゲート電極を囲むようにソース電極が配置される構成であれば、他の数、形状、配置であってもよく、その場合も上記と同様の効果を得ることができる。

(実施の形態４)
図６は、本発明の実施の形態４の半導体差動回路の構成を示す断面図である。本実施の形態の半導体差動回路は、上記の実施の形態１〜３までの半導体差動回路をバイポーラトランジスタで構成したものである。図６（ａ）に示す半導体差動回路は、本発明の第１のコレクタの一例であるコレクタＣ１が半導体基板１上にウェル状に形成され、本発明の第１のベースの一例であるベースＢ１がコレクタＣ１上にウェル状に形成され、エミッタＥがベースＢ１上にウェル状に形成されている。このとき、コレクタＣ１には差動信号のうちの一方の信号が入力され、コレクタＣ１、ベースＢ１、エミッタＥは、本発明の第１の半導体素子を形成している。

コレクタＣ１に隣接して、本発明の第２のコレクタの一例であるコレクタＣ２がウェル状に形成され、コレクタＣ２上に、本発明の第２のベースの一例であるベースＢ２がウェル状に形成され、ベースＢ２上には、エミッタＥがウェル状に形成されている。このとき、コレクタＣ２には差動信号のうちの他方の信号が入力され、コレクタＣ２、ベースＢ２、エミッタＥは、本発明の第２の半導体素子を形成している。そして、コレクタＣ１およびコレクタＣ２の間には、絶縁層５が設けられているが、コレクタＣ１およびコレクタＣ２は、できるだけ近接して配置される。また第１の半導体および第２の半導体は、そのコレクタがＣ１Ｃ２Ｃ２Ｃ１の順に繰り返し配置されるように配置される。

その結果、コレクタＣ１は、高周波信号成分に対して、半導体基板１内のコレクタＣ１およびコレクタＣ２の距離により決定される寄生抵抗値Ｒ’の半分の抵抗値Ｒ’／２（本発明の第２の所定の抵抗値に対応）で接地されることと等価となり、またコレクタＣ２は、同様に抵抗値Ｒ’／２で接地されることと等価となる。その結果、上記の実施の形態１〜３の場合と同様に、共振回路のＱ値を高めることができる。

図６（ｂ）は、別の例のバイポーラトランジスタで構成された半導体差動回路を示す。図６（ｂ）に示す半導体差動回路は、第１の半導体および第２の半導体が、そのコレクタがＣ１Ｃ２Ｃ１Ｃ２の順に繰り返し配置されるように配置されている。このような構成によれば、図６（ａ）に示す構成による場合よりも、電気的中点４’が多く形成されるのでより、より特性劣化の少ない発振装置、増幅装置を提供することができる。

なお、上記では、各コレクタが半導体基板１上にウェルとして形成される構成を説明したが、各ベースが半導体基板１上にウェルとして形成される構成であってもよい。その場合、図６（ａ）、図６（ｂ）における各コレクタの位置に各ベースが配置され、各ベースの位置に各エミッタが配置され、各エミッタの位置に各コレクタが配置される構成となる。図７は、そのような場合の半導体差動回路の上部から見た平面図を示す。そして、本発明の第１のベースの一例であるベースＢ１および本発明の第２のベースの一例であるベースＢ２が近接される構成となり、上記と同様の効果を得ることができる。

また、図８に示すように、差動信号の一方が伝達されるベースＢ１およびベースＢ１’を対角上に配置し、差動信号の他方の信号が伝達されるベースＢ２およびベースＢ２’を対角上に配置する構成も考えられる。このような構成によっても上記と同様の効果を得ることができる。

実施の形態１〜４に説明した半導体差動回路を用いた発振装置、増幅装置も本発明の範疇に属する。図１０は、本発明の半導体差動回路を用いた発振装置の回路構成例を示す。図１０に示す回路は、図１２に示す回路において、スイッチング素子１００６，１００７から構成される部分を本発明の半導体差動回路１１に置き換え、ＭＯＳＦＥＴ１０１０，１０２０から構成される部分を本発明の半導体差動回路１２に置き換えたものである。半導体差動回路１１には、制御電圧端子１３が接続され、制御電圧端子１３に印加される制御電圧により、発振周波数の周波数帯を切り替えることができる。また、半導体差動回路１２においては、上述のように寄生抵抗値が小さくなっているので、共振回路のＱ値を高く取ることができ、発振回路の特性の劣化を抑制することができる。

図１１は、本発明の半導体差動回路を用いた増幅装置の回路構成例を示す。図１１に示す回路は、図１３に示す回路において、ＭＯＳＦＥＴ１０３０、１０３１から構成される部分を本発明の半導体差動回路１３に置き換えたものである。このような増幅装置によれば、上述のように寄生抵抗による損失を低下させることができ、増幅装置の劣化を抑制することができる。

また、本発明の半導体差動回路をスイッチング装置として利用した場合、スイッチング素子がＯＮ時の寄生抵抗、寄生容量による損失を低下させることができる。また、例えばスイッチ装置と上述の発信回路を組み合わせて使用する場合は、発信回路の特性劣化を抑制することができる。

(実施の形態５)
本発明の実施の形態５の半導体差動回路について説明する。図１９はダブルバランスミキサの回路構成を示している。同図において、１９０１、１９０２はバイポーラトランジスタ、１９０３、１９０４、１９０５、１９０６は、それぞれ本発明の第１の半導体素子、第２の半導体素子、第３の半導体素子、第４の半導体素子に対応するＭＯＳＦＥＴであり、１９０７は定電流源、１９０８、１９０９、１９１０、１９１１はインダクタである。入力ノードＰ１＋、Ｐ１−から差動信号が入力され、入力された差動信号はバイポーラトランジスタ１９０１、１９０２で増幅される。その出力信号（本発明の差動局部発振信号と混合されるべき差動信号に対応）はソース電極Ｓ１（本発明の第１のソース電極に対応）、ソース電極Ｓ２（本発明の第２のソース電極に対応）に接続される各ノードに入力される。 すなわち、上記出力信号の一方は、ＭＯＳＦＥＴ１９０３およびＭＯＳＦＥＴ１９０４が共有するソース電極Ｓ１に入力され、上記出力信号の他方は、ＭＯＳＦＥＴ１９０５およびＭＯＳＦＥＴ１９０６が共有するソース電極Ｓ２に入力される。

入力ノードＰ３＋、Ｐ３−から入力された局部発振信号（本発明の差動局部発振信号に対応）はゲート電極Ｇ１（本発明の第１のゲート電極に対応）、ゲート電極Ｇ２（本発明の第２のゲート電極に対応）に接続されてる各ノードに入力され、ＭＯＳＦＥＴ１９０３〜１９０６でミキシングされる。すなわち、差動信号である局部発振信号の一方は、ＭＯＳＦＥＴ１９０３およびＭＯＳＦＥＴ１９０５が共有するゲート電極Ｇ１に入力され、上記局部発振信号の他方は、ＭＯＳＦＥＴ１９０４およびＭＯＳＦＥＴ１９０６が共有するゲート電極Ｇ２に入力される。

そして、ソース電極Ｓ１から入力された差動信号の一方が、ＭＯＳＦＥＴ１９０３のゲート電極Ｇ１に入力された差動局部発振信号の一方により制御されることにより、両者のミキシング信号（本発明の混合された差動信号に対応）が差動信号の一方としてドレイン電極Ｄ１から出力される。また、ソース電極Ｓ２から入力された差動信号の他方が、ＭＯＳＦＥＴ１９０５のゲート電極Ｇ２に入力された差動局部発振信号の他方により制御されることにより、両者のミキシング信号（本発明の混合された差動信号に対応）が差動信号の一方としてドレイン電極Ｄ１から出力される。

同様に、ソース電極Ｓ１から入力された差動信号の一方が、ＭＯＳＦＥＴ１９０４のゲート電極Ｇ２に入力された差動局部発振信号の一方により制御されることにより、両者のミキシング信号（本発明の混合された差動信号に対応）が差動信号の他方としてドレイン電極Ｄ２から出力される。また、ソース電極Ｓ２から入力された差動信号の他方が、ゲート電極Ｇ１に入力された差動局部発振信号の一方により制御されることにより、両者のミキシング信号（本発明の混合された差動信号に対応）が差動信号の他方としてドレイン電極Ｄ２から出力される。

このようにＭＯＳＦＥＴ１９０３〜１９０６から、ミキシングにより周波数変換された信号がＰ２＋、Ｐ２−ノードに出力される。

次にＭＯＳＦＥＴ１９０３〜１９０６の構成について説明する。図２０（ａ）はＭＯＳＦＥＴ１９０３〜１９０６の平面図であり、図２０（ｂ）は、ＭＯＳＦＥＴ１９０３〜１９０６の断面図である。これらの図においてＳ１、Ｓ２、Ｇ１、Ｇ２、Ｄ１、Ｄ２は図１９における同名の各電極に相当する。また図２０（ａ）の破線内が単位セル（本発明の第３の単位回路に対応）となっており、繰り返し配置される。

すなわち、ゲート電極Ｇ１は、ソース電極Ｓ１の長手方向に沿ってソース電極Ｓ１に隣接して配置され、ドレイン電極Ｄ１は、ゲート電極Ｇ１の長手方向に沿って、ソース電極Ｓ１とは反対側にゲート電極Ｇ１に隣接して配置され、ゲート電極Ｇ２は、ドレイン電極Ｄ１の長手方向に沿って、ゲート電極Ｇ１とは反対側にドレイン電極Ｄ１に隣接して配置され、ソース電極Ｓ２は、ゲート電極Ｇ２の長手方向に沿って、ドレイン電極Ｄ１とは反対側にゲート電極Ｇ２に隣接して配置される。ゲート電極Ｇ１は、ソース電極Ｓ２の長手方向に沿って、ゲート電極Ｇ２とは反対側にソース電極Ｓ２に隣接して配置され、ドレイン電極Ｄ２は、ゲート電極Ｇ１の長手方向に沿って、ソース電極Ｓ２とは反対側にゲート電極Ｇ１に隣接して配置される。ゲート電極Ｇ２は、ドレイン電極Ｄ２の長手方向に沿って、ゲート電極Ｇ１とは反対側にドレイン電極Ｄ２に隣接して配置され。ソース電極Ｓ１、ソース電極Ｓ２、ゲート電極Ｇ１、ゲート電極Ｇ２、電極ドレイン電極Ｄ１、およびドレイン電極Ｄ２を有する回路が第３の単位回路として構成され、第３の単位回路が互いに隣接してｎ個配置され、ｉ（ｉは１以上ｎ−１以下）番目の第３の単位回路のゲート電極Ｇ２が、ｉ＋１番目の単位回路のソース電極Ｓ１に隣接して配置され、ｎ個のドレイン電極Ｄ１は互いに接続され、ｎ個のドレイン電極Ｄ２は互いに接続され、ｎ個のゲート電極Ｇ１は、互いに接続され、ｎ個のゲート電極Ｇ２は互いに接続され、ｎ個のソース電極Ｓ１は、互いに接続され、ｎ個のソース電極Ｓ２は互いに接続されている。

このような構成により、出力の差動対であるドレイン電極Ｄ１、Ｄ２に加え、ゲート電極Ｇ１、Ｇ２およびソース電極Ｓ１、Ｓ２が近接して対称に配置されることとなる。

すなわち、上記混合された差動信号の周波数において、ドレイン電極Ｄ１が、第１の所定の抵抗を介して接地され、かつ、ドレイン電極Ｄ２が、第１の所定の抵抗と同抵抗値の抵抗を介して接地されたものと等価となるように、ドレイン電極Ｄ１と、ドレイン電極Ｄ２とが近接して配置される。

ここで第１の所定の抵抗の抵抗値とは、混合された差動信号の周波数において、ドレイン電極Ｄ１とドレイン電極Ｄ２との間隔により決定される、半導体基板１を介した、ドレイン電極Ｄ１とドレイン電極Ｄ２との間に形成される抵抗値の半分である。

その結果、各ノードから仮想接地までのシリコン基板における損失は低減され、増幅回路の場合と同様にダブルバランスミキサの雑音特性、歪み特性が改善される。

さらに、上記所定の差動局部発振信号の周波数において、ゲート電極Ｇ１が、第３の所定の抵抗を介して接地され、かつ、ゲート電極Ｇ２が、第３の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、ゲート電極Ｇ１と、ゲート電極Ｇ２とが近接して配置されている場合は、さらにシリコン基板における損失は低減され、ダブルバランスミキサの雑音特性、歪み特性が改善される。

ここで、第３の所定の抵抗の抵抗値とは、差動局部発振信号の周波数において、ゲート電極Ｇ１とゲート電極Ｇ２との間隔により決定される、半導体基板１を介した、ゲート電極Ｇ１とゲート電極Ｇ２との間に形成される抵抗値の半分である。

さらに、上記局部発振信号と混合されるべき差動信号の周波数において、ソース電極Ｓ１が、第４の所定の抵抗を介して接地され、かつ、ソース電極Ｓ２が、第４の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、ソース電極Ｓ１と、ソース電極Ｓ２とが近接して配置されている場合は、さらにシリコン基板における損失は低減され、ダブルバランスミキサの雑音特性、歪み特性が改善される。

ここで、第４の所定の抵抗の抵抗値とは、前記混合されるべき差動信号の周波数において、ソース電極Ｓ１とソース電極Ｓ２との間隔により決定される、半導体基板１を介した、ソース電極Ｓ１とソース電極Ｓ２との間に形成される抵抗値の半分である。

なお、本実施の形態において、典型例では、第１の半導体素子、第２の半導体素子、第３の半導体素子、および第４の半導体素子はそれぞれマルチフィンガータイプのＦＥＴである。ドレイン電極Ｄ１の長手方向に沿ってドレイン電極Ｄ２の長手方向が近接して配置される。ゲート電極Ｇ１とゲート電極Ｇ２が近接して配置される場合は、ゲート電極Ｇ１の長手方向に沿ってゲート電極Ｇ２の長手方向が近接して配置される。さらに、ソース電極Ｓ１とソース電極Ｓ２が近接して配置される場合は、ソース電極Ｓ１の長手方向に沿ってソース電極Ｓ２の長手方向が近接して配置される。

しかし、上記の第１の半導体素子、第２の半導体素子、第３の半導体素子、および第４の半導体素子はそれぞれマルチフィンガータイプのＦＥＴでなくてもよい。例えば、図３〜５に示す構成であってもよい。その場合でも、ドレイン電極Ｄ１とドレイン電極Ｄ２、ゲート電極Ｇ１とゲート電極Ｇ２、ソース電極Ｓ１とソース電極Ｓ２、の少なくもいずれかのペアが互いに近接して配置されていれば、上記と同様の効果を得ることができる。

また、本実施の形態においては、ダブルバランスミキサを例示して説明したが、本発明は、ダブルバランスミキサに限らず、本発明の半導体差動回路を用いて、各ＦＥＴのソースを共有する回路装置を含む。

さらに、各ＭＯＳＦＥＴの代わりにバラポーラトランジスタが使用されることも考えられる。

また、以上までの説明における図示の回路は、各半導体がｐ型としての動作を示しているが、これに限らず、ｎ型でも同様の効果を得ることができることは言うまでない。

本発明にかかる、半導体差動回路によれば、ＩＣチップを小型化することができ、発振装置、増幅装置、スイッチ装置、ミキサ装置等において有用である。

（ａ）本発明の実施の形態１の半導体差動回路の構成を示す平面図である（ｂ）本発明の実施の形態１の半導体差動回路の構成を示す断面図である （ａ）本発明の実施の形態２の半導体差動回路の構成を示す平面図である（ｂ）本発明の実施の形態２の半導体差動回路の構成を示す断面図である 本発明の実施の形態３の半導体差動回路の構成を示す平面図である 本発明の実施の形態３の半導体差動回路の構成を示す平面図である 本発明の実施の形態３の半導体差動回路の構成を示す平面図である （ａ）本発明の実施の形態４の半導体差動回路の構成を示す断面図である（ｂ）本発明の実施の形態４の半導体差動回路の構成を示す断面図である 本発明の実施の形態４の半導体差動回路の構成を示す平面図である 本発明の実施の形態４の半導体差動回路の構成を示す平面図である 本発明の実施の形態１の半導体差動回路の別の構成を示す平面図である 本発明の半導体差動回路を用いた発振装置の回路構成を示す図である 本発明の半導体差動回路を用いた増幅装置の回路構成を示す図である 従来技術の発振装置の回路構成を示す図である 従来技術の増幅装置の回路構成を示す図である 従来技術の発振装置または増幅装置における寄生成分の影響を考慮した回路要素の等価回路である 従来技術または本発明における発振装置に使用される共振回路における共振周波数特性のＱ値の変化による影響を示す図である 従来技術または本発明における発振装置に使用される共振回路におけるＱ値の寄生抵抗による影響を示す図である 従来技術のマルチフィンガータイプのＦＥＴの構成を示す平面図である 従来技術のマルチフィンガータイプのＦＥＴを差動構成とするときの配置を示す平面図である 本発明の実施の形態５の半導体差動回路を用いたミキサ装置の構成を示す回路図である （ａ）本発明の実施の形態５の半導体差動回路の構成を示す平面図である（ｂ）本発明の実施の形態５の半導体差動回路の構成を示す断面図である

符号の説明

１ 半導体基板
２ 寄生容量
３ 寄生抵抗
４ 電気的中点
Ｄ１、Ｄ１’、Ｄ２、Ｄ２’ ドレイン電極
Ｇ１、Ｇ１’、Ｇ２、Ｇ２’ ゲート電極
Ｓ、Ｓ１、Ｓ２、Ｓ３ ソース電極
１１，１２，１３ 半導体差動回路

Claims (25)

1. 半導体基板と、
   前記半導体基板上に形成され、差動信号のうち一方の信号が伝達される第１のゲート電極、および前記第１のゲート電極により制御された、差動信号のうちの一方を出力する第１のドレイン電極を有する第１の半導体素子と、
   前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のゲート電極、および前記第２のゲート電極により制御された、差動信号のうちの他方の信号を出力する第２のドレイン電極を有する第２の半導体素子と、を備え、
   所定の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とが近接して配置されている、半導体差動回路。
2. 前記第１の所定の抵抗の抵抗値は、前記所定の周波数において、前記第１のドレイン電極と前記第２のドレイン電極との間隔により決定される、前記半導体基板を介した、前記第１のドレイン電極と前記第２のドレイン電極との間に形成される抵抗値の半分である、請求項１に記載の半導体差動回路。
3. 前記第１の半導体素子および前記第２の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のドレイン電極の長手方向に沿って前記第２のドレイン電極の長手方向が近接して配置される、請求項１に記載の半導体差動回路。
4. 前記第１の半導体素子は、
   前記第１のゲート電極が、前記第１のドレイン電極の長手方向に沿って前記第１のドレイン電極に隣接して配置され、
   前記第１のゲート電極の長手方向に沿って前記第１のゲート電極に隣接して配置される第１のソース電極を有し、
   前記第２の半導体素子は、
   前記第２のゲート電極が、前記第２のドレイン電極の長手方向に沿って前記第２のドレイン電極に隣接して配置され、
   前記第２のゲート電極の長手方向に沿って前記第２のゲート電極に隣接して配置される第２のソース電極を有し、
   前記第１の半導体素子および前記第２の半導体素子で構成される回路を第１の単位回路として備え、
   前記第１の単位回路が互いに隣接してｎ個配置され、
   ｉ（ｉは１以上ｎ−１以下）番目の第１の単位回路に隣接してｉ＋１番目の第１の単位回路が配置され、
   前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は、互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第１のソース電極および前記ｎ個の第２のソース電極は互いに接続されている、請求項３に記載の半導体差動回路。
5. 前記半導体基板上に第３のソース電極が形成され、
   前記第１のゲート電極は、前記第３のソース電極の長手方向に沿って前記第３のソース電極に隣接して配置され、
   前記第１のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第３のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
   前記第２のドレイン電極は、前記第１のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第１のドレイン電極と近接して配置され、
   前記第２のゲート電極は、前記第２のドレイン電極の長手方向に沿って、前記第１のドレイン電極とは反対側に前記第２のドレイン電極に隣接して配置され、
   前記第３のソース電極、前記第１のゲート電極、前記第１のドレイン電極、前記第２のドレイン電極、および前記第２のゲート電極で構成される回路を第２の単位回路として備え、
   前記第２の単位回路が互いに隣接してｎ個配置され、
   ｉ（ｉは１以上ｎ−１以下）番目の第２の単位回路の前記第２のゲート電極が、ｉ＋１番目の第２の単位回路の前記第３のソース電極に隣接して配置され、
   前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第３のソース電極は互いに接続されている、請求項３に記載の半導体差動回路。
6. 前記第１のゲート電極は、前記第１のドレイン電極を囲むように配置され、
   前記第２のゲート電極は、前記第２のドレイン電極を囲むように配置され、
   前記第１のゲート電極および前記第２のゲート電極の間にソース電極が配置さ
   れている、請求項１に記載の半導体差動回路。
7. 前記第１のドレイン電極および前記第２のドレイン電極は、２個ずつ存在し、
   一方の第１のドレイン電極と一方の第２のドレイン電極との間にソース電極が配置され、
   他方の第１のドレイン電極と他方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置され、
   前記一方の第１のドレイン電極と前記他方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置され、
   前記他方の第１のドレイン電極と前記一方の第２のドレイン電極との間に、前記ソース電極に接続された電極が配置されている、請求項６に記載の半導体差動回路。
8. 前記第１のゲート電極は、前記第１のドレイン電極に隣接して配置され、
   前記第２のゲート電極は、前記第２のドレイン電極に隣接して配置され、
   前記第１のドレイン電極、前記第２のドレイン電極、前記第１のゲート電極、および前記第２のゲート電極を囲むように、かつ前記第１のゲート電極および前記第２のゲート電極に隣接して、ソース電極が配置されている、請求項１または２に記載の半導体差動回路。
9. 前記第１のドレイン電極および前記第２のドレイン電極が２個ずつ存在し、
   一方の第１のドレイン電極および一方の第２のドレイン電極が近接して配置され、他方の第１のドレイン電極および他方の第２のドレイン電極が近接して配置され、前記一方の第１のドレイン電極および前記他方の第２のドレイン電極が近接して配置され、前記他方の第１のドレイン電極および前記一方の第２のドレイン電極が近接して配置されている、請求項８に記載の半導体差動回路。
10. 半導体基板と、
    前記半導体基板上に形成され、差動信号のうち一方の信号が伝達される第１のコレクタまたはベースを有する第１の半導体素子と、
    前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のコレクタまたはベースを有する第２の半導体素子と、を備え、
    所定の周波数において、前記第１のコレクタまたはベースが、第２の所定の抵抗を介して接地され、かつ、前記第２のコレクタまたはベースが、前記第２の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のコレクタまたはベースと、前記第２のコレクタまたはベースとが近接して配置される、半導体差動回路。
11. 請求項１または１０に記載の半導体差動回路を用いた発振装置。
12. 請求項１または１０に記載の半導体差動回路を用いたスイッチ装置。
13. 請求項１または１０に記載の半導体差動回路を用いた増幅装置。
14. 半導体基板上に、差動信号のうち一方の信号が伝達される第１のドレイン電極、および前記一方の信号を制御するための第１のゲート電極を有する第１の半導体素子を形成する工程と、
    前記半導体基板上に、前記差動信号のうち他方の信号が伝達される第２のドレイン電極、および前記他方の信号が伝達される第２のゲート電極を有する第２の半導体素子とを形成する工程と、を備え、
    所定の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とを近接して配置する、半導体差動回路の配置方法。
15. 前記半導体基板上に形成され、前記差動信号のうち他方の信号が伝達される第２のゲート電極、および前記第２のゲート電極により制御された、差動信号のうちの一方の信号を出力する第１のドレイン電極を有する第３の半導体素子と、
    前記半導体基板上に形成され、前記差動信号のうち一方の信号が伝達される第１のゲート電極、および前記第１のゲート電極により制御された、差動信号のうちの他方を出力する第２のドレイン電極を有する第４の半導体素子と、をさらに備え、
    前記第１のゲート電極および前記第２のゲート電極に伝達される差動信号は、差動局部発振信号であり、
    前記第１の半導体素子は、前記差動局部発振信号と混合されるべき差動信号のうちの一方の信号が伝達される第１のソース電極を有し、
    前記第２の半導体素子は、前記第１の半導体素子と前記第１のソース電極を共有しており、
    前記第３の半導体素子は、前記第１の半導体素子と前記第１のドレイン電極を共有しており、前記差動局部発振信号と混合されるべき差動信号のうちの他方の信号が伝達される第２のソース電極を有し、
    前記第４の半導体素子は、前記第３の半導体素子と前記第２のソース電極を共有しており、前記第２の半導体素子と前記第２のドレイン電極を共有しており、
    前記第２のゲート電極により制御された差動信号は、前記差動局部発振信号と前記混合されるべき差動信号とが混合された差動信号で有り、
    前記混合された差動信号の周波数において、前記第1のドレイン電極が、第１の所定の抵抗を介して接地され、かつ、前記第２のドレイン電極が、前記第１の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のドレイン電極と、前記第２のドレイン電極とが近接して配置されている、請求項１に記載の半導体差動回路。
16. 前記差動局部発振信号の周波数において、前記第1のゲート電極が、第３の所定の抵抗を介して接地され、かつ、前記第２のゲート電極が、前記第３の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のゲート電極と、前記第２のゲート電極とが近接して配置されており、
    前記局部発振信号と混合されるべき差動信号の周波数において、前記第1のソース電極が、第４の所定の抵抗を介して接地され、かつ、前記第２のソース電極が、前記第４の所定の抵抗と同じ抵抗値の抵抗を介して接地されたものと等価となるように、前記第１のソース電極と、前記第２のソース電極とが近接して配置されている、請求項１５に記載の半導体差動回路。
17. 前記第１の所定の抵抗の抵抗値は、前記混合された差動信号の周波数において、前記第１のドレイン電極と前記第２のドレイン電極との間隔により決定される、前記半導体基板を介した、前記第１のドレイン電極と前記第２のドレイン電極との間に形成される抵抗値の半分である、請求項１５に記載の半導体差動回路。
18. 前記第３の所定の抵抗の抵抗値は、前記差動局部発振信号の周波数において、前記第１のゲート電極と前記第２のゲート電極との間隔により決定される、前記半導体基板を介した、前記第１のゲート電極と前記第２のゲート電極との間に形成される抵抗値の半分である、請求項１６に記載の半導体差動回路。
19. 前記第４の所定の抵抗の抵抗値は、前記混合されるべき差動信号の周波数において、前記第１のソース電極と前記第２のソース電極との間隔により決定される、前記半導体基板を介した、前記第１のソース電極と前記第２のソース電極との間に形成される抵抗値の半分である、請求項１６に記載の半導体差動回路。
20. 前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、および前記第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のドレイン電極の長手方向に沿って前記第２のドレイン電極の長手方向が近接して配置される、請求項１５に記載の半導体差動回路。
21. 前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、および前記第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のゲート電極の長手方向に沿って前記第２のゲート電極の長手方向が近接して配置される、請求項１６に記載の半導体差動回路。
22. 前記第１の半導体素子、前記第２の半導体素子、第３の半導体素子、および第４の半導体素子がそれぞれマルチフィンガータイプのＦＥＴであり、前記第１のソース電極の長手方向に沿って前記第２のソース電極の長手方向が近接して配置される、請求項１６に記載の半導体差動回路。
23. 前記半導体基板上に第１のソース電極が形成され、
    前記第１のゲート電極は、前記第１のソース電極の長手方向に沿って前記第１のソース電極に隣接して配置され、
    前記第１のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第１のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
    前記第２のゲート電極は、前記第１のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第１のドレイン電極に隣接して配置され、
    前記第２のソース電極は、前記第２のゲート電極の長手方向に沿って、前記第１のドレイン電極とは反対側に前記第２のゲート電極に隣接して配置され、
    前記第１のゲート電極は、前記第２のソース電極の長手方向に沿って、前記第２のゲート電極とは反対側に前記第２のソース電極に隣接して配置され、
    前記第２のドレイン電極は、前記第１のゲート電極の長手方向に沿って、前記第２のソース電極とは反対側に前記第１のゲート電極に隣接して配置され、
    前記第２のゲート電極は、前記第２のドレイン電極の長手方向に沿って、前記第１のゲート電極とは反対側に前記第２のドレイン電極に隣接して配置され、
    前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極、前記第２のゲート電極、前記第１のドレイン電極、および前記第２のドレイン電極を有する回路を第３の単位回路として備え、
    前記第３の単位回路が互いに隣接してｎ個配置され、
    ｉ（ｉは１以上ｎ−１以下）番目の第３の単位回路の前記第２のゲート電極が、ｉ＋１番目の第３の単位回路の前記第１のソース電極に隣接して配置され、
    前記ｎ個の第１のドレイン電極は互いに接続され、前記ｎ個の第２のドレイン電極は互いに接続され、前記ｎ個の第１のゲート電極は互いに接続され、前記ｎ個の第２のゲート電極は互いに接続され、前記ｎ個の第１のソース電極は互いに接続され、前記ｎ個の第２のソース電極は互いに接続されている、請求項２０〜２２のいずれかに記載の半導体差動回路。
24. 請求項１、１０、および１５のいずれかに記載の半導体差動回路を用いたミキサ装置。
25. 請求項１に記載の半導体差動回路を用いた、ＦＥＴのソースを共有する回路装置。

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