JPH07211875A - ゲートアレイ用アナログ出力駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はデジタル・トランジスタを用いて構
成したアナログ増幅器を提供するものである。。 【構成】 デジタルトランジスタはゲートアレイに含ま
れる素子で、デジタル装置の製造に使用される。該アナ
ログ増幅器は、２個のカスコード型増幅器を直列に含む
インバータ回路を含む。該アナログ増幅器は差動増幅器
も含む。該インバータ回路は該差動増幅器のフィードバ
ック回路内に含まれるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はゲートアレイ用出力増幅
器に係る。通常、ゲートアレイはデジタル信号を取り扱
う。本発明は、このようなゲートアレイからアナログ信
号を取り扱うことの出来る出力駆動回路を構成すること
に係るものである。

【０００２】

【技術的背景】様々な機能を果たす様々な集積回路（Ｉ
Ｃ）は、多くの場合、各々が非常に良く似た個々のトラ
ンジスタで構成される。ゲートアレイ技術では、同一の
予め製造しておいたトランジスタ・アレイを該ＩＣ製造
の出発点と成すことで、この類似性を利用している。

【０００３】例えば、ＩＣのメーカーは幾つかの種類の
異なるトランジスタ・アレイを前もって多数準備してお
く。特定のＩＣに対する注文を受注すると、メーカーは
最適なアレイを選択し、選択したアレイを使用して該Ｉ
Ｃの製造工程を完了することになる。

【０００４】この方法では、基本的製造段階が予め完了
しているので、受注からＩＣ完成品出荷までの工程時間
を短縮できる。

【０００５】ゲートアレイは通常の場合（アナログに対
向する）デジタルのトランジスタで制作する。これら２
つの形式は異なる機能を果たすものである。デジタル式
のトランジスタはスイッチとして機能し、ＯＮまたはＯ
ＦＦのどちらかの状態を取る。アナログ式トランジスタ
は増幅器として機能し、信号を増幅する。

【０００６】これら２種類のトランジスタは別々に製造
される。アナログ・トランジスタは「広い表面積」を有
する「長い」チャネルを有し、チャネルは長くまた幅が
広い。

【０００７】高利得を得るためにはチャネルを長くしな
ければならない［Ｓ．Ｍ．スツェ（S. M. Sze）の「半
導体デバイスの物理」（ジョン・ワイリー出版、１９６
９年、ＩＳＢＮ番号４７１−８４２９０−７）第７章第
３節、３４０ページ以降を参照のこと］。

【０００８】また、「１／ｆ雑音」と呼ばれる特定の種
類の電気的雑音を減少させる目的で、チャネルを長くし
なければならない。この種の雑音は「１／ｆ」の名が示
すように、周波数にほぼ反比例することが経験的に分っ
ているため、このように呼ばれている。周波数に対する
反比例から、雑音出力の大半は低い周波数の側に集って
いる。低周波利得が重要な場合には、「１／ｆ」雑音の
存在は重大問題である。１／ｆ雑音はチャネルの表面積
を増加させれば減少する。

【０００９】デジタル・トランジスタは可能な限り「短
い」チャネルを有する。しかし、チャネルが短くなると
チャネルの長さ方向に沿った大きな電場を形成するた
め、チャネルを十分に長く取り、電場がチャネル材料の
ブレークダウン値（降伏値）を越えないようにしなけれ
ばならない。

【００１０】［典型的なトランジスタの寸法］チャネル
寸法Ｌ（長さ）とＷ（幅）は図１Ａに示してある。一般
的なデジタル・トランジスタの場合、チャネルの長さは
０．７ないし１．５μｍ（１μｍは１０のマイナス６乗
メートル）の間、またチャネルの幅は１０ないし５０μ
ｍである（これらの値を適切な倍率で拡大縮小すれば違
う大きさのチャネルを作ることが出来る）。

【００１１】これとは対照的に、アナログ・トランジス
タでは、チャネル長さは通常１６ないし２５μｍ、また
チャネルの幅は一般に４０ないし４００μｍである。つ
まり、上記の例をもとにすると、アナログ・トランジス
タでは、デジタル・トランジスタの同等品の寸法に対し
て、チャネル長さでおよそ１０倍ないし３５倍長く、チ
ャネル幅の範囲はほぼ同等から約４０倍の広さまでの範
囲にわたる。

【００１２】

【発明が解決しようとする課題】本発明の目的は集積回
路上に配置しデジタル・トランジスタから作成するアナ
ログ駆動回路を提供することである。

【００１３】

【課題を解決するための手段】本発明の１つの態様にお
いて、アナログ増幅器はゲートアレイを含むトランジス
タ群から制作される。該トランジスタはデジタル型であ
る。

【００１４】

【実施例】説明の簡略化のため、バイポーラ接合型トラ
ンジスタを用いてカスコード型増幅器についての簡単な
説明を行なう。

【００１５】［エミッタ・コモン型増幅器］図２はエミ
ッタ・コモン型（ＣＥ）増幅器を示す。この増幅器の主
要な特性は次の通りである。

【００１６】−後述するベース・コモン型増幅器に比べ
て出力におけるブレークダウン電圧ＢＶｃｅｏが低い。
（ＣＥ型増幅器では、出力ブレークダウン電圧をエミッ
タとコレクタの間で測定するので、ＢＶｃｅｏの［ｃｅ
ｏ］はこれを表わしている。） −電流利得（ＩｃはＩｂより大きい）と電流利得（Ｖｏ
ｕｔはＶｉｎの倍数）両方が得られる。

【００１７】−図３の等価回路に図示したベース・コレ
クタ間容量（キャパシタンス）Ｃｂｃがミラー効果（Mi
ller Effect）のため高入力キャパシタンスとなる。ミ
ラー効果はＣｂｃ（図４では破線で図示してある）をコ
ンデンサ対Ｃ１とＣ２により置き換え出来ることを表わ
している。なおＣ１はＣｂｃより十分大きい。

【００１８】大きな入力キャパシタンスＣ１のためブレ
ークポイントが低い周波数となり、これによってＣＥ増
幅器の高周波帯域性能が制限される。

【００１９】−Ｖｉｎで示すような高入力インピーダン
スＲｉｎ。

【００２０】［ベース・コモン型増幅器］図４はベース
・コモン型（ＣＢ）増幅器を示す。この増幅器の主要な
特性は次の通りである。

【００２１】−出力ブレークダウン電圧ＢＶｃｂｏが更
に高い。ブレークダウン電圧がエミッタ・コモンの場合
より高いのは、図５では電圧を単一の逆バイアスＰＮ接
合の両端に掛けているためである（図２のＣＥ増幅器の
場合、ブレークダウン電圧はトランジスタの菲薄なベー
ス領域両端に印加される。高電圧では、ＢＣ接合部の空
乏領域がベース領域を越えて拡大し、ＢＥ接合部に接し
てブレークダウンを起こしてしまうことがある。つまり
ＣＥ増幅器の場合、ブレークダウン電圧が２つの接合部
の両端に印加されたとしても、ベース領域の薄さのため
に有効ブレークダウン電圧が減少する）。

【００２２】−高周波性能が更に良い。これは図６に図
示したようにＣｂｃが出力を入力へ接続しないためであ
る。

【００２３】−有意な電流利得は無い（Ｉｃはほとんど
Ｉｂに等しい）が電圧利得が得られる。

【００２４】−低入力インピーダンスＲｉｎが得られ
る。

【００２５】［カスコード型増幅器］図７は基本的なカ
スコード増幅器を示す。これは図示したようにエミッタ
・コモン型入力段とベース・コモン型の負荷の組み合わ
せからなる。この増幅器の主要な特性は次の通りであ
る。

【００２６】−出力におけるブレークダウン電圧がＣＥ
段またはＣＢ段いずれかより高い。カスコード型増幅器
では、出力に現われる電圧が直列の２個のトランジスタ
に印加され、各々のトランジスタが電圧の一部分だけを
負担するようになっている。 −ＣＥ増幅器の場合と同等の高入力インピーダンスＲｉ
ｎが得られる。

【００２７】−非常に高い出力インピーダンスＲｏｕｔ
が得られる。

【００２８】−ＣＢ出力段により高周波性能が良好。

【００２９】−ＣＥ型またはＣＢ型のどちらよりも実質
電圧利得が大きい。

【００３０】［ＭＯＳＦＥＴが置換可能］金属酸化物半
導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を図７の
カスコード増幅器のＢＪＴと置き換えることが出来る。
図８に図示したコモンゲートＭＯＳＦＥＴ増幅器は図５
のＣＢ増幅器と類似のものである。図９に図示したコモ
ンソースＭＯＳＦＥＴ増幅器は図２のＣＥ増幅器と類似
のものである。

【００３１】図１０はカスコード増幅器へ接続した図８
と図９の２つの増幅器を示す。図１１は直列接続した２
つのカスコード増幅器Ａ１とＡ２を示す（増幅器Ａ１は
ｐチャネル型ＭＯＳＦＥＴで構成し、増幅器Ａ２はｎチ
ャネル型ＭＯＳＦＥＴで構成する）。

【００３２】増幅器Ａ１とＡ２はカスコード型インバー
タ回路を構成する。図１２は理想的なＭＯＳＦＥＴを使
用した場合に、商業的に利用可能なＳＰＩＣＥコンピュ
ータ・プログラムを使ったシミュレーションにより得ら
れた、このインバータの電圧遷移特性を示している。図
１２の電圧値のプロットはそれぞれ図１０に示す同じ番
号をつけた点に対応している。

【００３３】図１２に示してあるように、Ｖｃｃは４０
Ｖに等しく、Ｖｔｎ（即ちｎチャネル型ＭＯＳＦＥＴの
閾値電圧）は１Ｖに等しく、Ｖｔｐ（即ちｐチャネル型
ＭＯＳＦＥＴの閾値電圧）は−１Ｖに等しい。

【００３４】図１２に見られる顕著な特徴は、出力電圧
Ｖ（３）が、限られた範囲でのみ、すなわち破線で囲ん
だ範囲内でのみ直線性を示すことである。

【００３５】［フィードバック経路のカスコード］本発
明は図１１のカスコード型インバータ回路を図１３に図
示したように演算増幅器１２のフィードバック経路に結
合する。集積回路上に製造する演算増幅器は従来技術で
公知である。演算増幅器は差動増幅器とも呼ばれてい
る。図１４は図１２の場合と同じ設定を用いた、この回
路のコンピュータ・シミュレーションからの出力を示し
たものである。

【００３６】図１４で顕著な特徴は、出力（黒の四角形
で示してある）が入力（白い四角形で示してある）に直
接的に追従することである。即ち、図１３の回路は出力
を直線化し、利得（入力電圧に対する出力電圧の比）が
一定で均一な値をとる。図１３の回路は電圧フォロワで
ある。

【００３７】［ゲート絶縁トランジスタを用いる実装］
図１３の発明はゲート絶縁トランジスタを用いて実装す
ることが可能である。該トランジスタについては本出願
の発明者に１９９０年１２月４日譲受された米国特許第
４，０７５，７５８号に詳細な説明がある。またこの特
許は本明細書の参照に含まれる。

【００３８】ゲート絶縁構造を図１５に図示した。図１
６は図１５の破線の囲みＢの内部に含まれる構造の３次
元的立体表現である。簡略化するため、図１６では絶縁
層を図示していない。図１６において、電流は図示して
ある破線の経路に沿って流れ、ゲートＧＡＴＥで生成さ
れる電場により変調される。

【００３９】図１５のゲート絶縁と同時に、ゲートＧ０
はソースＳ０とドレインＤ０の間にチャネルが存在しな
いような電圧に維持されている。チャネルはカットオフ
状態である。つまり、領域ＡＡとＢＢが中央の領域Ｃに
対する電気的絶縁物として機能する。

【００４０】術語「ゲート絶縁」は、点Ｃから点Ｄまで
の導通を図１５のゲートＧが防止するという事実を意味
している（もう１つの絶縁形式は「接合部絶縁」で、逆
バイアスｐｎ接合部が絶縁物として機能するものであ
る）。

【００４１】［図１５とカスコード型インバータ回路と
の間の対応］図１５の中央部の領域は図１１のカスコー
ド型インバータ回路の略回路図とともに図１７に図示し
てある。破線の囲みＢ１内部に含まれる略回路図の部分
の構成が中央領域Ｃで図示されている。つまり、領域Ｃ
は２つのｎチャネルＭＯＳＦＥＴＭ１およびＭ２の配置
を示す。

【００４２】破線矢印が、ＶｄｄとＳ２のように、略回
路図と中央領域Ｃの幾つかの対応する構造の間に延在す
る。しかし、図面が紛らわしくならないようにするた
め、全ての対応する構造を破線で継いであるわけではな
い。ではあるが、幾つかの識別用の記号（例、「Ｓ１」
または「Ｄ１」）で対応する構造を示してある。

【００４３】図１８は２個のｐチャネル型ＭＯＳＦＥＴ
のＭ３とＭ４の配置を追加してある。破断線ＢＢは、記
号Ｎで示した配置部分が記号ｐで示した部分以外にも基
盤上の別の部分に存在することを示しており、Ｎチャネ
ル型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥＴに対して
行なうのとは別に基盤上の拡散を必要とする。

【００４４】カスコード型インバータ回路で大電流を取
り扱う能力が必要とされる場合、Ｍ１とＭ２の対、およ
びＭ３とＭ４の対を図１９に図示したように構成するこ
とが出来る。図１９において、図１７のＣ部分に相当す
る２つの領域ＣとＣ１を並列に作成する、即ち、結果と
してＭＯＳＦＥＴのチャネル幅を２倍に増大させる。図
１９に図示した形式のユニットは更に大きな電流容量を
提供するために、２個以上並列に配置することが出来
る。

【００４５】領域ＣとＣ１は相互に絶縁しなければなら
ない。絶縁は図１５に図示したゲート絶縁技術を用いて
実現可能である。

【００４６】［重要な特徴］ １．図１３の回路は（正の）単位利得を有すると上記で
述べた。図２０に図示したように、分圧回路をフィード
バック経路内に配置することにより、利得を調節するこ
とが出来る。抵抗Ｒ１とＲ２により出力電圧Ｖ（３）の
一部分をフィードバックとして印加させる。図２１は該
回路の理想的動作のコンピュータ・シミュレーションで
ある。上記例ではＲ１＝Ｒ２であるので、利得は２とな
る。

【００４７】２．図１３のＭＯＳＦＥＴ、Ｍ１、Ｍ２、
Ｍ３、Ｍ４は全てゲートアレイ内に含まれる。これらの
トランジスタはデジタル型である。同様に、図１３の演
算増幅器１２を構成するトランジスタもデジタル型で、
ゲートアレイ内に含まれる。ゲートアレイ内に含まれて
いるトランジスタを使用することで、製造工程の大幅な
追加なしで図１３の装置を実現できる。更に、図１３の
装置により、これ以外の方法ではデジタル装置専用の集
積回路上にアナログ増幅器を製造することが可能とな
る。

【００４８】３．前述した米国特許に示してあるよう
に、本明細書の図１５に図示した構造は、集積回路の内
部電場の周辺にリングまたはフレームを形成する多数の
これらの構造（またはセル）のうちの１つである。本発
明はこれらの周辺セルを使用して製造する。これらのセ
ルはデジタル・トランジスタの作成に使用するのが普通
だが、これらのデジタル・トランジスタから作成した図
１３の駆動回路を使ってアナログ信号を増幅することが
出来る。

【００４９】４．図１８に図示したｎチャネル型ＭＯＳ
ＦＥＴ、Ｍ１とＭ２、およびｐチャネル型ＭＯＳＦＥ
Ｔ、Ｍ３とＭ４の相互コンダクタンスは等しく成すべき
である。シリコン内での正孔の易動性は電子のそれに対
しておよそ１／３であることから、上記の等しい相互コ
ンダクタンスを達成するためには、ｐチャネル型装置の
チャネル断面はｎチャネル型装置の断面のおよそ３倍に
成すべきである。ｐチャネル型装置のチャネルの厚さが
ｎチャネル型装置のそれと等しい場合には、前者のチャ
ネル幅を後者のチャネル幅の約３倍に成すべきである。

【００５０】５．一般にゲートアレイでは、非常に多数
のトランジスタが未使用と成り得る。例えば、初期トラ
ンジスタ個数５０，０００個を含むダイを考えてみる
と、約１／３をゲート絶縁に使用することが出来る（ゲ
ート絶縁については図１５に関連して説明した）。また
別の１／３はこれらの上部の空間を他のトランジスタの
間の配線に使用するため、利用不可能となり得る。

【００５１】残りの約１／３（または、より一般的に
は、約２５％から約４０％）が目的とする装置の組み立
てに利用できる。つまり、ゲートアレイ内部で理論的に
利用可能なトランジスタのうちの１／２以上が装置の作
成に使用されないことになる。別の観点から眺めてみる
と、現実には予想されるトランジスタの最大利用率が理
論的最大値の約４０％であり、最小利用率が５％ないし
１０％の範囲にあることが分るのが普通である。実際の
利用率はこの範囲内に納まる。例えば、１０、１５、２
０、２５、３０、３５、４０％の利用率が現実的であ
る。

【００５２】６．入力と出力とを有するほとんど全ての
電子装置はなんらかの領域にわたり一定の利得を有して
いる。例えば、図２２は仮定上のデジタル式インバータ
回路での電圧遷移関数を示す。利得（即ち、出力／入
力）は図示した範囲にわたって一定（直線性）である。
利得は別の範囲Ｒで異なっている。利得が何らかの小さ
い領域にわたって一定であるということで、その装置が
「定利得」型装置であると証明していることには成らな
い。

【００５３】本発明は定利得を提供するものではない。
図１４の理想状態では、利得は絶対的に一定している。
図２３に示したより現実的な例では、利得は出力電圧範
囲全体にわたって一定ではないが、通常の動作範囲ＮＯ
では一定している。つまり、利得が両端部Ｅ１とＥ２で
変化していても、これら端部は出力信号の通常動作範囲
外である。通常動作範囲ＮＯは図１３に図示したオペア
ンプの特性により決まる。通常動作範囲の定義の１つ
は、Ｅ１とＥ２で表わした出力電圧範囲が、出力電圧幅
のそれぞれ約２０％から約８０％を包括することであ
る。つまり、点Ｅ１は「最大値」の約８０％を成す出力
信号を表わしている。「最大値」は図面上に図示してあ
る。点Ｅ２は「最大値」の約２０％を成す出力信号を表
わす。つまり、本発明は出力信号が最大値の約２０％か
ら最大値の約８０％までの間にあるとき定利得を提供す
る。

【００５４】本発明の趣旨と範囲を逸脱することなく、
数多くの代用ならびに変更を行なうことが出来る。添付
の請求項に定義した本発明が特許により保護されること
が望まれる。

【図面の簡単な説明】

【図１】 電界効果型トランジスタのチャネル寸法を示
す。

【図２】 エミッタ・コモン型増幅器を示す。

【図３】 バイポーラ接合型トランジスタの等価回路の
一種を示す。

【図４】 ミラー効果によりＣｂｃでＣ１、Ｃ２を置き
換える方法を示す。

【図５】 ベース・コモン型増幅器を示す。

【図６】 図５のバイポーラ・トランジスタの等価回路
の一種を示す。

【図７】 カスコード型増幅器を示す。

【図８】 ゲート・コモン型増幅器を示す。

【図９】 ソース・コモン型増幅器を示す。

【図１０】 図８および図９のゲート・コモンおよびソ
ース・コモン増幅器を使用したカスコード型増幅器を示
す。

【図１１】 カスコード型インバータ回路を示す。

【図１２】 図１１のコンピュータ・シミュレーション
により得られた電圧値のプロットである。

【図１３】 本発明の１つの態様を示す。

【図１４】 図１３のコンピュータ・シミュレーション
により得られた電圧値のプロットである。

【図１５】 集積回路上のゲート絶縁を示す。

【図１６】 図１５の一部の分解斜視図である。

【図１７】 図１５の各々の部分が図１１の各々の部分
にどうのように対応しているかを示す。

【図１８】 図１５の略図の各々の部分が図１１の各々
の部分にどうのように対応しているかを更に詳細に示
す。

【図１９】 図１７に図示した形式の装置の並列接続を
示す。

【図２０】 本発明の別の態様を示す。

【図２１】 図２０のコンピュータ・シミュレーション
により得られた電圧値のプロットである。

【図２２】 非定電圧利得のプロットを示す。

【図２３】 定電圧利得のプロットを示す。

【符号の説明】

１２ 演算増幅器 Ｌ チャネル長さ Ｗ チャネル幅 ＢＶｃｅｏ ブレークダウン電圧 Ｃ１ コンデンサ Ｃ２ コンデンサ Ｒｉｎ 入力インピーダンス Ｒｏｕｔ 出力インピーダンス Ａ１ カスコード増幅器 Ａ２ カスコード増幅器 Ｇ ゲート Ｒ１ 抵抗 Ｒ２ 抵抗 Ｍ１ ＭＯＳＦＥＴ Ｍ２ ＭＯＳＦＥＴ Ｍ３ ＭＯＳＦＥＴ Ｍ４ ＭＯＳＦＥＴ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ゲートアレイにおいて、 出力信号が最大出力信号の約２０％から約８０％の間に
   あるとき実質的に定利得を有するアナログ増幅器を含む
   ことを特徴とするゲートアレイの改良。
2. 【請求項２】 ゲートアレイにおいて、 定利得電圧フォロワを含む出力段を含むことを特徴とす
   るゲートアレイの改良。