JPH04148562A

JPH04148562A - 集積回路

Info

Publication number: JPH04148562A
Application number: JP2274174A
Authority: JP
Inventors: Norimitsu Sako; 迫　則光
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-10-12
Filing date: 1990-10-12
Publication date: 1992-05-21
Also published as: KR920009079A; CA2053322C; CA2053322A1; EP0480423A1; US5298806A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、内部に定義された回路やデータに従って機能
する論理ゲートブロックを有する集積回路、又は、マス
タースライスにアプリケーションに応じて配線を施すゲ
ートアレイに係り、特に、アナログ・デジタル複合電子
回路の設計能率を向上させた集積回路に関する。

【従来の技術】

従来、ユーザが手元において任意の論理回路を実現可能
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路（以後、Ｐ　Ｌ　Ｄ　（ｏｒｏ
ａｒａｎｒ＜ａｂｌｅ　ｔｏＱｉｃ　ｄｅｖｉｃｅ　）
と呼ぶ）が広く使われており、様々な種類のＰＬＤがユ
ーザに提供されている。このようなＰＬＤ内部の応用は各記憶素子や各論理素子
を、選択して接続し、論理回路をプログラムするなめに
用いられている手段（素子）としては、Ｎ−ＭＯＳトラ
ンジスタやＰ−ＭＯＳトランジスタがスイッチング素子
として用いられている。以後、このような選択して接続
し、論理回路をプログラムする手段を、Ｓ／Ｓ素子と呼
ぶ。電子機器の集積回路化は、電子機器全体の大きさを小型
化することができるだけでなく、電子機器の信頼性の向
上や消費電力の低減等多くの利点を有している。従って
、多くのユーザは、このようなＰＬＤを活用することに
より、集積回路の回路設計を容易化しながら、電子機器
の集積回路化を図っている。これに従って、様々な電子
機器の電子回路をターゲットとして様々な種類のＰＬＤ
が開発され提供されている。一方、近年のデジタル信号処理技術の発達により、従来
アナログ回路技術により構成されていた電子回路がデジ
タル回路技術を用いた電子回路装置に置換えられている
。近年、デジタル回路技術は、論理素子の実装密度の向上
や信号処理速度の向上という点で非常な進歩を遂げてい
る。これに件って、従来アナログ回路技術を用いていた
電子回路や電子回路装置がデジタル回路技術により構成
されるようになり、このような電子回路や電子回路装置
の小型化や消費電力の低減だけでなく、使用されている
電子回路部品の削減や訂正箇所（トリマ等）の減少によ
り製造能率の向上や電子回路全体の信頼性の向上を図る
ことができている。更に、このようにアナログ回路がデジタル化されたデジ
タル回路と、このデジタル回路と共に構成される関連す
るアナログ回路とを同一の集積回路上に構成することが
、集積回路の微細化技術の進歩によって現実的となって
きている。このようなアナログ・デジタル複合電子回路
の集積回路の実現方法として次のような構成方法が提案
されている。 ■論理回路（デジタル回路）、メモリ、アナログ回路を
、それぞれマクロセルとして構成し、このマクロセルを
ワンチップに集積した集積回路（ビルディング・ブロッ
ク型スタンダードセル）。 ■論理回路（デジタル回路）、メモリ、アナログ回路を
、それぞれ独立して集積回路チップに構成し、この複数
の集積回路チップをポリイミドのパターン上やプログラ
マブルな配線を持つシリコン基板上に実装した集積回路
（マルチチップ・モジュール）。 ■論理回路（デジタル回路）、メモリ、アナログ回路に
よるシステムを、ウェハ全面に集積した集ＩＦ回路（ウ
ェハスケール・インテグレーション）６

【発明が達成しようとする課題】

しかしながら、以上述べたアナログ・デジタル複合電子
回路をワンチップに集積した集積回路は、このような集
積回路の開発に膨大な時間がかかるという問題や、膨大
な開発費がかかってしまうという問題等がある。アナログ信号は連続的に変化する値（電圧や電流）自体
に意味がある信号であるので、このアナログ信号の制御
にあたっては、単なるオン・オフ制御のビット数よりは
るかに多いビット数のデジタル信号が必要となる。従っ
て、アナログ・デジタル複合電子回路をワンチップとし
た集積回路においては、アナログ信号を制御するデジタ
ル信号の多量の配線の本数という問題がある。本発明は、前記従来の問題点を解決するべくなされたも
ので、内部に定義された回路やデータに従って機能する
論理ゲートブロックを有する集積回路において、アナロ
グ・デジタル複合電子回路をフンチップに構成すること
を可能とし、アナログ回路やデジタル回路のそれぞれあ
るいは相互の、機能や構成や配線の定義及び変更を容易
化し、これにより、開発期間や開発費を削減すると共に
、信頼性向上や消費電力低減、又、小型化や高性能化を
図ることのできる集積回路を提供することを第１の課題
とする。又、本発明は、内部に定義された回路やデータに従って
機能する論理ゲートブロックを有する集積回路に°おい
て、前記第１の課題に加え、該集積回路内部における配
線（信号線）の本数を削減し、このような集積回路を用
いた電子回路の集積度及び設計の能率の向上を図り、開
発期間と開発費とを削減することのできる集積回路を提
供することを第２の課題とする。

【課題を達成するための手段】

本発明は、内部に定義された回路やデータに従って機能
する論理ゲートブロックを有する集積回路において、ア
ナログ信号を処理するアナログ回路と、該アナログ回路
の回路パラメータを変更することのできる受動的電子素
子アレーと、デジタル信号によりアナログ信号をスイッ
チングし、前記アナログ回路及び受動的電子素子アレー
の＃続構成の定義・変更、あるいは、前記受動的電子素
子アレーにより回路パラメータを可変することのできる
アナログスイッチ素子と、を備え、回路構成及び回路特
性を定義・変更することのできるアナログ回路と、該定
義・変更の制御を行ない、論理を定義・変更することの
できるデジタル回路とを、一つのパッケージ内で実現す
ることのできる集積回路により、前記第１の課題を達成
するものである。又、本発明は、前記アナログスイッチ素子が、該アナロ
グスイッチ素子に対応して備えられたデジタルメモリ素
子の記憶データに従ってアナログ信号をスイッチングす
ることにより、前記第１の課題を達成するものである。又、本発明は、複数の前記各アナログスイッチ素子に対
応して備えられた複数の前記デジタルメモリ素子の該デ
ジタルメモリ素子数に対応したビットデータを、シリア
ルに書込むことにより、前記第２の課題を達成したもの
である。又−本発明は、ｍｘｎ個の前記各アナログスイッチ素子
に対応して備えられたｍｘｎ個の前記デジタルメモリ素
子が、ワード数１でワードあたりのビット数がｎである
メモリとすることにより、前記第２の課題を達成したも
のである。又、本発明は、複数のトランジスタからなる基本セルを
配列したマスタースライスに、アプリケーションに応じ
て配線を施すゲートアレイにおいて、アナログ信号を処
理するアナログ回路と、該アナログ回路の回路パラメー
タを変更することのできる受動的電子素子アレーと、デ
ジタル信号によりアナログ信号をスイッチングし、前記
アナログ回路及び受動的電子素子アレーの接続構成の定
義・変更、あるいは、前記受動的電子素子アレーにより
回路パラメータを可変することのできるアナログスイッ
チ素子と、を備え、回路構成及び回路特性を定義・変更
することのできるアナログ回路と、該定義・変更の制御
を行い、論理を定義・変更することのできるデジタル回
路とを、一つのパッケージ内で実現することにより、前
記第１の課題を達成するものである。又、本発明は、前記アナログスイッチ素子が、該アナロ
グスイッチ素子に対応して備えられたデジタルメモリ素
子の記憶データ従ってアナログ信号をスイッチングする
ことにより、前記第１の課題を達成するものである。又、本発明は、前記アナログ回路を、前記マスタースラ
イスの１個以上の基本セルによって構成することにより
、前記第１の課題を達成するものである。又、本発明は、前記デジタルメモリ素子を前記マスター
スライスの複数の基本セルによって構成することにより
、前記第１の課題を達成するものである。又、本発明は、複数の前記各アナログスイッチ素子に対
応して備えられた複数の前記デジタルメモリ素子の該デ
ジタルメモリ素子数に対応したビットデータを、シリア
ルに書込むことにより、前記第２の課題を達成したもの
である。又、本発明は、ＩＩＸｎ個の前記各アナログスイッチ素
子に対応して伺えられたｍｘｎ個の前記デジタルメモリ
素子が、ワード数１でワードあたりのビット数がｎであ
るメモリであることにより、前記第２の課題を達成した
ものである。

【作用】

本発明では、内部に定義された回路やデータに従って機
能する論理ゲートブロックを有する集積回路において、
即ち、従来ＰＬＤ等と呼ばれた集積回路において、アナ
ログ信号を処理するアナログ回路をも備えるようにし、
このアナログ回路の構成や回路パラメータが、この集積
回路内部に定義された回路やデータに従って変更できる
ようにしている。又、本発明では、論理ゲートブロックを構成する基本セ
ルを配列したマスタースライス方式集積口路において、
即ち、従来ゲートアレイ等と呼ばれた集積回路において
、アナログ信号を処理するアナログ回路をも備えるよう
にし、このアナログ回路の構成や回路パラメータが、こ
の集積回路内部に定義された回路やデータに従って変更
できるようにしている。又、本発明では、アナログ回路によって構成されている
アナログ回路部分の構成や機能や特性を変更するための
配線接続の変更を、デジタル信号によりアナログ信号を
スイッチングすることのできるアナログスイッチを用い
容易に変更できるようにしている。従って、アナログ回路、例えば、アナログ増幅器や、抵
抗アレー（以降、Ｒアレーと呼ぶ）やキャパシタンス容
量アレー（以降、Ｃアレーと呼ぶ）やインダクタンス容
量アレー（以降、Ｌアレーと呼ぶ）等の受動的電子素子
アレーの接続構成の定義・変更を極めて容易に行うこと
ができ、る。更に、これらの受動的電子素子アレーのタップをアナロ
グスイッチ素子により切換えることにより、アナログ回
路の特性を可変することができる。このような本発明の集積回路によれば、論理回路（デジ
タル回路）だけでなく、アナログ回路においても、回路
の構成や機能や特性を容易に定義・変更することができ
る。従って、アナログ・デジタル複合電子回路の開発期
間と開発費を削減することができる。又、このような本発明の集積回路によれば、アナログ信
号をも扱う電子回路装置全体の小型化や高性能化を図る
ことができるだけでなく、信頼性向上や消費電力の低減
をも図ることができる。更に、本発明の集積回路のアナログスイッチ素子におい
て、このアナログスイッチ素子のオン・オフ制御を、該
アナログスイッチ素子に対応して備えられたデジタルメ
モリ素子の記憶データに従って行うようにしている。アナログ信号が伝達されている配線に接近しているデジ
タル信号が伝達される配線に、デジタル信号のオン・オ
フ信号が流れた場合には、このアナログ信号にデジタル
信号による誘導ノイズが重畳されてしまうという問題が
ある。本発明においては、このようなノイズの問題を減少させ
るために、アナログ信号線の切替のために対応して配置
されるアナログスイッチ素子へのデジタル信号のオン・
オフの切替の頻度を低減あるいは無くすなめに、該アナ
ログスイッチ素子に対応してデジタルメモリ素子を配置
し、このデジタルメモリ素子の記憶データに従って該ア
ナログスイッチ素子のスイッチングを行うようにしてい
る。このようなアナログスイッチ素子がアナログ回路の構成
、例えば、アナログ増幅器や受動的電子素子アレー等の
間の接続構成を定義するものである場合には、この定義
はこのアナログ回路の使用前に行われるものであり５通
常はこのアナログ回路の使用時に変更しないようにする
ことも可能である。従って、アナログ回路の使用時に該
アナログ回路の機能や構成等を再定義（変更）しない場
合には、アナログ信号に対するデジタル信号による誘導
ノイズを低減することができる。又、このようにしてアナログスイッチ素子の切替のデジ
タル信号のオン・オフの頻度を低減した場合には、この
デジタル信号に関するデジタル処理を低減することも可
能である。更に、例えば、集積回路を電子回路ボード上
に実装する時に、アナログスイッチ素子及びデジタルメ
モリ素子によるアナログ回路の構成や機能や特性を定義
する場合には、即ち、この集積回路の使用前にアナログ
回路のこのよ、うな定義のためのデジタルメモリ素子へ
のデータ書込をする場合には、この集積回路や電子回路
ボード上にこの定義のためのユーザが作成する回路は全
く不要となる。又、発明者は、アナログ回路部分の設計に際しては、ダ
イナミックレンジやフィルタ特性やオフセット電圧補正
等微妙な調整が多いことに着目している。例えば、このようなアナログ回路部分の１箇所の微妙な
調整のために３２ビツトのデジタル信号を設ける必要が
ある場合があり、更にアナログ増幅器でＲアレーとＣア
レーとを用いた特性を可変することのできるローパスフ
ィルタにおいては、増幅率を可変する抵抗値、オフセッ
ト電圧補正のための抵抗値、キャパシタ値、フィルタ段
数あるいはフィルタ特性等を調整しなければならず、非
常に多くのデジタル信号を必要とする。発明者は、このようなデジタル信号が多くなるという問
題を解決するために、定義・変更の頻度の低いあるいは
定義・変更に高速性の要求されない、例えば、アナログ
回路の初期定義時のみに用いられるアナログスイッチ素
子を制御するデジタル信号は、これらアナログスイッチ
素子に対応して備えられた複数のデジタルメモリ素子か
ら出力すると共に、この複数のデジタルメモリ素子のビ
ットデータをシリアルに書込むようにしている。従って、このようなアナログスイッチ素子の制御のため
の各デジタルメモリ素子へのデジタル信号の信号線の本
数を非常に減少させる゛ことができ、集積回路の集積度
の向上を図ることができる。又、これにより、デジタル
信号のアナログ信号へのノイズの影響を低減することも
できる。又、例えば、キャパシタンス容量値等をアナログスイッ
チ素子により補正することにより特性を可変することの
できるローパスフィルタ等を多段数用いた場合には、こ
れら多段のローパスフィルタのためのアナログスイッチ
素子は、更に多く用いなければならない。このような場合には、発明者は、＋ｉｘｎ個配列された
デジタルメモリ素子、即ち、１ワード当たりｍビットで
ｎワードのＳＲＡＭ　（ｓｔａｔｉｃ　ｒａｎｄ。ｎ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ　）やＥ　Ｅ　Ｐ　Ｒ
ＯＭ　（ｅｌｅｃｔｒｉｃａＩｙ　ｅｒａｓａｂｌｅ　
ａｎｄ　ｐｒｏｇｒａｌｌｍａｂｌｅ　ｒｅａｄ　ｏｎ
ｌｙ　ｎｅ＋ｇｏｒｙ〉等を用いることにより、これら
ｎｘｎ個のアナログスイッチ素子のビットデータの書込
更新を、少ないデジタル信号線のみにより効率良く行う
ことができることを見出だしている。例えば、３２ビツトＸＩＯ＠のアナログスイッチ素子の
オン・オフ制御のための信号線は従来３２０本用いられ
ていたが、前述のようにＳＲＡＭ等を用いることにより
、例えば、デジタルデータ＋＊８本とアドレス［６本の
合計１４本の該ＳＲＡＭ等への信号線のみで該アナログ
スイッチ素子の１ＩＩｎ、即ち、このＳＲＡＭ等へのデ
ータの書込みを行うことが可能である。即ち、この例の
場合、集積回路内部におけるデジタル信号のための配線
の本数を１／２０以上減らすことができる。

【実施例］以下、図を用いて本発明の実施例を詳細に説明する。第１図は、本発明の第１実施例のブロック図である。この第１図において、集積回路１は増幅率可変増幅器１
０と、−この増幅率可変増幅器１０のスイッチング操作
１０４等を行う論理ゲートブロック５０とにより構成さ
れている。又、この増幅率可変増幅器１０は、アナログ増幅器６０
と、Ｒアレー３０と、アナログスイッチ４０とにより構
成されている。この集積回路１の外部からのアナログ信号は、アナログ
信号入力端子ＡＩＮから入力され、増幅率可変増幅器１
０へ入力される。この増幅率可変増幅器１０から出力さ
れるアナログ信号は、アナログ信号出力端子ＡＯＵＴか
ら集積回路１外部へと出力される。又、論理ゲートブロ
ック５０の集積回路１の外部とのデジタル信号の入出力
は、デジタル信号入出力端子ＤＩ／Ｄｏにより行われる
。このような本発明の第１実施例によれば、スイッチング
操作１０４とアナログスイッチ４ｏとＲアレー３０とに
より、アナログ増幅器６ｏの増幅率を容易に変更するこ
とができる。又、この増幅率を可変する論理回路を、論
理ゲートブロック５０内部の回路やデータを定義するこ
とにより容易に定義・変更することができる。第２図は、前記本発明の第１実施例の増幅率可変増幅器
１０の一例の回路図である。この第２図において、アナログ増幅器６ｏの帰還抵抗値
は、アナログスイッチ４０により切換えられるＲアレー
３０の抵抗値により決定される。従って、この第２図の増幅率可変増幅器１０の一例にお
いては、アナログ増幅器６０の増幅率は、抵抗Ｒ１との
比率により、Ｒアレー３０をアナログスイッチ４０で切
換えることにより可変することができる。なお、この第２図において、符号ＡＩＮ及びＡＯＵＴは
、前述の第１図の同符号のものと同一のものである。第３図は、前述の本発明の第１実施例の増幅率可変増幅
器１０の変形例の回路図である。この第３図において、符号ＡＩＮ及びＡＯＵＴは、前述
の第１図の同符号のものと同一のものである。又、符号
ＶＤＤは電源線であり、符号ＧＮＤはグランド線である
。この第３図において、アナログ増幅器６０は、比較器と
して構成されている。即ち、このアナログ増幅器６０の
一人力にはアナログスイッチ４０により切換えられるＲ
アレー３０の電源電圧の分圧が入力されており、このア
ナログ増幅器６０の一人力（マイナス入力）に入力され
ている電圧と、アナログ信号入力端子ＡＩＮから入力さ
れこのアナログ増幅器６０の十人力（プラス入力）に入
力されている電圧とが比較され、アナログ信号出力端子
ＡＯＵＴに出力される。この第３図の増幅率可変増幅器１０の変形例によれば、
比較値を可変可能とした比較器を実現することができる
。以上説明したように本発明の第１実施例によれば、増幅
率可変増幅器１０の増幅率を容易に可変することができ
ると共に、この増幅率可変増幅器１０の増＠率を調節す
るためのスイッチング操作１０４等を行う論理ゲートブ
ロック５０の論理回路をも容易に定義・変更することが
できる。従って、このような集積回路においては、所望
のアナログ増幅器を容易に得ることができる。第４図は、本発明の第２実施例のブロック図である。この第４図において、符号４０．５０．６０、ＡＩＮ、
ＡＯＵＴ、ＤＩ／Ｄｏは、前述の第１図の同符号のもの
と同一のものである。この第４図において、特性可変ローパスフィルタ１２は
、アナログスイッチ４０と、ＣＲネットワークアレー３
２と、アナログ増幅器６０とにより構成されている。ス
、このＣＲネットワークアレー３２は、アナログスイッ
チ４０により切替られる複数のＣアレーとＲアレーとか
らなる。この特性可変ローパスフィルタ１２においては、カット
オフ周波数及び増幅率を、スイッチング操作１０８によ
り、論理ゲートブロック５０が変更することができる。従って、このような集積回路においては、所望のローパ
スフィルタを容易に得ることができる。第５図は、前述の本発明の第２実施例の特性可変ローパ
スフィルタ１２の一例の回路図である。この第５図において、符号ＡＩＮ、ＡＯＵＴは、前述の
第４図の同符号のものと同一のものである。この第５図において、アナログ増幅器６０は、抵抗Ｒ２
、Ｒ３と、キャパシタンス容量Ｃ１と、アナログスイッ
チ４０の切換えでキャパシタンス容量値が可変されるＣ
アレー３４とにより、アクティブローパスフィルタが構
成されている。このローパスフィルタのカットオフ周波数は、アナログ
スイッチ４０を切換えることにより変更することができ
る。なお、この第５図のアナログスイッチ４０は、前述
の第４図のアナログスイッチ４０のように、論理ゲート
ブロックによりスイッチング操作を行うことができる。以上説明したように、本発明の第２実施例によれば、所
望のローパスフィルタを容易に得ることができると共に
、このローパスフィルタのカットオフ周波数を可変する
こともできる。第６図は、本発明の第３実施例のブロック図である。この第６図の符号Ａと符号Ｂとの間において、ローパス
フィルタ１２とバイパスフィルタ１４とは、論理ゲート
ブロックにより＊Ｊ＃されているアナログスイッチ素子
４０ａ〜４０ｅにより接続関係が変更できるようになっ
ている。即ち、符号Ａと符号Ｂとの間において、ローパスフィル
タ１２のみを接続することや、バイパスフィルタ１４の
みを接続することや、ローパスフィルタ１２とバイパス
フィルタ１４とを直列に接続することも、これらローパ
スフィルタ１２とバイパスフィルタ１４とをいずれも非
接続とすることも、選択して決定することができる。従って、この本発明の第３実施例によれば、ローパスフ
ィルタやバイパスフィルタ等のアナログ回路の接続関係
を変更することができる０例えば、この本発明の第３実
施例を複数直列に＃続しな場合には、フィルタの構成段
数を変更して、フィルタのカットオフ特性を可変にする
ことが可能である。第７図は、本発明の第４実施例のブロック図である。この第７図において、符号５ｏ、６０．ＡＩＮ、ＡＯＵ
Ｔ、Ｄ　Ｉ／Ｄｏは、前述の第４図の同符号のものと同
一のものである。この第７図の集積回路１の特性可変ローパスフィルタ１
２のＣＲネットワークアレー３２は、Ｃアレー又はＲア
レーが合計４個用いられて構成されている。これらのＣ
アレー又はＲアレーは、それぞれ３２ビツトのデジタル
信号により抵抗値又はキャパシタンス容ｊｌ値を、アナ
ログ回路・／チ４０により幅広く可変できるものである
。従って、これらＲアレーやＣアレーの抵抗値やキャパ
シタンス容量値を可変するために、アナログスイッチ４
０のアナログスイッチ素子及びアナログ制御データメモ
リ７０のメモリ素子は、それぞれ、合計３２Ｘ４＝１２
８個用いられている。このように、この本発明の第４実施例においては、論理
ゲートブロック５０は、非常に多くのビット数のデータ
を、アナログ制御データメモリ７０へ設定書込みしなけ
ればならない。しかしながら、この本発明の第４実施例においては、論
理ゲートブロック５０からアナログ制御データメモリ７
０へのビットデータの設定書込みをシリアルに行ってい
る。従って、この論理ゲートブロック５０とアナログ制
御データメモリ７０との間の配線数は非常に少なくなっ
ている。従って、本発明の第４実施例によれば、きめ細かにカッ
トオフ周波数や増幅率等の特性を調整できると共に、こ
の調整のための論理ゲートブロック５０とアナログ制御
データメモリ７０との間の配線の本数は少なく抑えるこ
とができ、集積回路の集積度の向上を図ることができる
。第８図は、本発明の第５実施例のブロック図である。この第８図において、符号５０．６０、ＡＩＮ、ＡＯＵ
Ｔ、Ｄ　Ｉ／Ｄｏは、前述の第４図の同符号のものと同
一のものである。この第８図の集積回路１においては、アナログ信号入力
端子ＡＩＮとアナログ信号出力端子ＡＯＵＴとの間にお
いて、順に、特性可変ローパスフィルタ１２と特性可変
バイパスフィルタ１４とが直列に接続されている。これ
ら特性可変ローパスフィルタ１２と特性可変バイパスフ
ィルタ１４とにおいては、ＣＲネットワークアレー３２
により、Ｒアレー又はＣアレーが合計ｎ個用いられてい
る。又、これらＲアレー又はＣアレーのそれぞれは、３２ビ
ツトのデジタル信号により抵抗値又はキャパシタンス容
量値が可変されるものである。従って、これらＲアレー
又はＣアレーに対応して配置されているアナログスイッ
チ４０のアナログスイッチ素子及びアナログ制御データ
メモリ７０のメモリ素子は、それぞれ合計３２×ｎ個用
いられている。従って、本発明の第５実施例においては、論理ゲートブ
ロック５０からアナログ制御データメモリ７０の各メモ
リ素子へのデジタルデータの書込みを行うビット数は非
常に多くなっている。しかしながら、この本発明の第５実施例によれば、アド
レスデータ１１６及び８ビツトパラレルデータ１１８と
により、論理ゲートブロック５゜とアナログ制御データ
メモリ７ｏとの間の配線の本数を非常に少なくすること
ができる。以上述べたように本発明の第４実施例及び第５実施例に
よれば、論理ゲートブロック５ｏとアナログ制御データ
メモリ７０との間の配線の本数を減少できるだけでなく
、各Ｒアレー及びＣアレーが３２ビｌｙトの多ビットの
デジタルデータにより抵抗値又はキャパシタンス容量値
を幅広く可変することができる。従って、ダイナミック
レンジやフィルタ特性（力γトオフ周波数やカットオフ
特性）やオフセット電圧補正等、幅広いカット・ａｎｄ
・トライの調整が残ることが多いアナログ回路にあって
も、能率良く設計を行うことができ、開発期間と開発費
を大きく削減することができる。第９図は、本発明の第６実施例のブロック図である。コノ第９図におイテ、符号ＡＩＮ、ＡＯＵＴ、ＤＩ／Ｄ
ｏは、前述の第１図の同符号のものと同一のものである
。この第９図の集積回路１において、増幅率可変増幅器１
０は、前述の本発明の第１実施例の増幅率可変増幅器１
０である。又、この第９図の特性可変ローパスフィルタ
１２は、前述の本発明の第４実施例の特性可変ローパス
フィルタ１２である。又、Ａ／Ｄ変換器６２は、アナログ信号をＡ／Ｄデータ
１３６に変換するＡ／Ｄ変換器である。又、Ｄ／Ａ変換器６４は、Ｄ／Ａデータ１３８をアナロ
グ信号に変換するＤ／Ａ変換器である。この第９図の集積回路１において、アナログ信号入力端
子ＡＩＮから入力されたアナログ信号は、増幅率可変増
幅器１０により所定の信号レベルのアナログ信号とされ
た後、特性可変ローパスフィルタ１２に入力される。この特性可変ローパスフィルタ１２は、スイッチング操
作１３４によるＡ／Ｄ変換器６２のサンブリング周波数
の変更等に従って、カットオフ周波数やカットオフ特性
をアナログ制御データ設定１３２により定義・変更する
。特性可変ローパスフィルタ１２から出力されたアナログ
信号は、Ａ／Ｄ変換器６２によりデジタルデータである
Ａ／Ｄデータ１３６に変換され、論理ゲートブロック５
０内部のデジタルフィルタ部５０ａに入力される。このデジタルフィルタ５０ａは、デジタルデータの加算
や乗算や所定時間の遅延等により、所望の伝達関数のフ
ィルタを実現するものである。このデジタルフィルタ部
５０ａから出力されたＤ／Ａデータ１３８は、Ｄ／Ａ変
換器６４によりアナログ信号に変換された後、増幅率可
変増幅器１０により所定の信号レベルのアナログ信号と
した後、アナログ信号出力端子ＡＯＵＴから出力される
。前述のスイッチング操作１３０．１３４．１４０及びア
ナログ制御データ設定１３２を行う論理ゲートブロック
５０は、ユーザが任意の論理回路をプログラム可能な機
能を有するものである。又、この論理ゲートブロック５
０は、デジタル信号入出力端子ＤＩ／Ｄｏによる集積回
路１の外部とのデジタル信号の入出力を行いながら、こ
れらの処理を行う。なお、この第９図に示される増幅率可変増幅器１０や特
性可変ローパスフィルタ１２やデジタルフィルタ部５０
ａ　Ｊ？？Ａ／Ｄ変換器６２やＤ／Ａ変換器６４等の本
発明の第６実施例の構成は、前述の第６図の本発明の第
３実施例の如く、アナログスイッチ素子４０８でプログ
ラムして構成したものである。しかしながら、このような構成の定義を、これら増幅率
可変増幅器１０や特性可変ローパスフィルタ１２やデジ
タルフィルタ部５０ａやＡ／Ｄ変換器６２やＤ／Ａ変換
器６４等と共に、ＣアレーやＲアレーが基本セルとして
登録されたセルライブラリを用い、集積回路レイアウト
設計時に定義してもよい。このような全体構成の定義を集積回路レイアウト設計時
に行うことにより、アナログ信号経路上のアナログスイ
ッチ素子の数を減少することができ、Ｓ／Ｎ比の向上を
図ることができる。なお、この場合にも、細かい構成の
定義はアナログスイッチ素子により定義・変更できるよ
うにすれば、設計能率の向上を図ることができるだけで
なく、設計後の構成の定義・変更も可能とすることがで
きる。以上説明したように本発明の第６実施例によれば、各フ
ィルタ処理等の要求処理速度や処理内容に従って、アナ
ログ電子回路でもデジタル電子回路でも、各フィルタ処
理等毎にワンチップの集積回路内部で選択して構成する
ことができ、又、この構成や特性や論理回路を容易にプ
ログラム（定義・変更）することを可能とし、開発期間
や開発費を低減しながら高性能のアナログ・デジタル複
合電子回路を設計することができる。従って、この本発明の第６実施例によれば、画質の改善
を行うビデオ信号処理装置にあってもワンチップの集積
回路で構成することが可能である。このようなビデオ信号処理装置の設計時にあっては、設
計が完成されていない暫定設計回路部分を含めて、装置
全体を速い時期に実際に稼働させ、順次試行Ｂ誤的に設
計を進めていくことが可能であり、実際に画像を表示し
て画像品質や戯答性等を確認しながら回路仕様を決定し
ていくことができ、設計作業を能率的に短期間に行うこ
とができる。【発明の効果】以上説明した通り、本発明によれば、アナログ・デジタ
ル複合電子回路の設計に際し、個々のアナログ回路やデ
ジタル回路のそれぞれあるいは相互の構成や機能や特性
の変更を容易に行うことができ、開発期間や開発費を削
減することができると共に、用いられる電子回路部品の
減少等により＠照性の向上や消費電力の低減等を図るこ
とができ、更に小型化や高性能化を図ることができると
いう優れた効果を得ることができる。又、デジタル信号
によりアナログ信号をスイッチングし、アナログ回路及
び受動的電子素子アレーの接続構成の定義・変更等を行
うアナログスイッチ素子に対応して、該アナログスイッ
チ素子のスイッチング状態を決定するためにデジタルメ
モリ素子を備えた場合には、アナログ信号に対するデジ
タル信号によるノイズ低減という効果を得ることができ
る。又、このデジタルメモリ素子へのビットデータの書込み
を、シリアルに、あるいは所定のビット数のワード単位
に行うようにした場合には、複数のアナログスイッチ素
子と複数のデジタルメモリ素子に対するデジタル回路か
らの信号線の本数を減少することができ、集積回路の集
積度を向上させることができるという優れた効果を有す
る。

【図面の簡単な説明】

第１図は、本発明の第１実施例のブロック図、第２図は
、前記本発明の第１実施例の増幅率可変増幅器の一例の
回路図、第３図は、前記本発明の第１実施例の増幅率可変増幅器
の変形例の回路図、第４図は、本発明の第２実施例のブロック図、第５図は
、前記本発明の第２実施例の特性可変ローパスフィルタ
の一例の回路図、第６図は、本発明の第３実施例のブロック図、第７図は
、本発明の第４実施例のブロック図、第８図は、本発明
の第５実施例のブロック図、第９図は、本発明の第６実
施例のブロック図である。１・・・集積回路、　　　　１０・・・増幅率可変増幅
器、１２・・・特性可変ローパスフィルタ、１４・・・
特性可変バイパスフィルタ、３０・・・Ｒアレー３２・・・ＣＲネットワークアレー３４・・・Ｃアレー４０・・・アナログスイッチ、４０８〜４０ｅ・・・アナログスイッチ素子、４４・・
・アナログ制御データメモリ、５０・・・論理ゲートブ
ロック、５０ａ・・・デジタルフィルタ部、６０・・・アナログ増＠器、６２・・・Ａ／Ｄ変換器、６４・・・Ｄ／Ａ変換器、７０・・・アナログ制御データメモリ、１０４．１０８
．１３０．１３４．１４０・・・スイッチング操作、１１６・・・アドレスデータ、１１８・・・８ビツトパラレルデータ、１３２・・・ア
ナログ制御データ設定、１３６・・・Ａ／Ｄデータ、１３８・・・Ｄ／Ａ・・・データＡＩＮ・・・アナログ信号入力端子、ＡＯＵＴ・・・アナログ信号出力端子、ＤＩ／Ｄｏ・・
・デジタル入出力端子。

Claims

【特許請求の範囲】

（１）内部に定義された回路やデータに従って機能する
論理ゲートブロックを有する集積回路において、アナログ信号を処理するアナログ回路と、該アナログ回路の回路パラメータを変更することのでき
る受動的電子素子アレーと、デジタル信号によりアナログ信号をスイッチングし、前
記アナログ回路及び受動的電子素子アレーの接続構成の
定義・変更、あるいは、前記受動的電子素子アレーによ
り回路パラメータを可変することのできるアナログスイ
ッチ素子と、を備え、回路構成及び回路特性を定義・変更することの
できるアナログ回路と、該定義・変更の制御を行ない、
論理を定義・変更することのできるデジタル回路とを、
一つのパッケージ内で実現することのできる集積回路。
（２）請求項１において、前記アナログスイッチ素子が、該アナログスイッチ素子
に対応して備えられたデジタルメモリ素子の記憶データ
に従ってアナログ信号をスイッチングすることを特徴と
する集積回路。
（３）請求項２において、複数の前記各アナログスイッチ素子に対応して備えられ
た複数の前記デジタルメモリ素子の該デジタルメモリ素
子数に対応したビットデータを、シリアルに書込むこと
を特徴とする集積回路。
（４）請求項２において、ｍ×ｎ個の前記各アナログスイッチ素子に対応して備え
られたｍ×ｎ個の前記デジタルメモリ素子が、ワード数
ｍでワードあたりのビット数がｎであるメモリであるこ
とを特徴とする集積回路。
（５）複数のトランジスタからなる基本セルを配列した
マスタースライスに、アプリケーションに応じて配線を
施すゲートアレイにおいて、アナログ信号を処理するアナログ回路と、該アナログ回路の回路パラメータを変更することのでき
る受動的電子素子アレーと、デジタル信号によりアナログ信号をスイッチングし、前
記アナログ回路及び受動的電子素子アレーの接続構成の
定義・変更、あるいは、前記受動的電子素子アレーによ
り回路パラメータを可変することのできるアナログスイ
ッチ素子と、を備え、回路構成及び回路特性を定義・変更することの
できるアナログ回路と、該定義・変更の制御を行い、論
理を定義・変更することのできるデジタル回路とを、一
つのパッケージ内で実現することのできる集積回路。
（６）請求項５において、前記アナログスイッチ素子が、該アナログスイッチ素子
に対応して備えられたデジタルメモリ素子の記憶データ
従ってアナログ信号をスイッチングすることを特徴とす
る集積回路。
（７）請求項５にいて、前記アナログ回路を、前記マスタースライスの１個以上
の基本セルによって構成することを特徴とする集積回路
。
（８）請求項６において、前記デジタルメモリ素子を前記マスタースライスの複数
の基本セルによって構成することを特徴とする集積回路
。
（９）請求項６において、複数の前記各アナログスイッチ素子に対応して備えられ
た複数の前記デジタルメモリ素子の該デジタルメモリ素
子数に対応したビットデータを、シリアルに書込むこと
を特徴とする集積回路。
（１０）請求項６において、ｍ×ｎ個の前記各アナログスイッチ素子に対応して備え
られたｍ×ｎ個の前記デジタルメモリ素子が、ワード数
ｍでワードあたりのビット数がｎであるメモリであるこ
とを特徴とする集積回路。