JP3043250B2 - ゲートアレイ用アナログ出力駆動回路 - Google Patents
ゲートアレイ用アナログ出力駆動回路Info
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Description
器に係る。通常、ゲートアレイはデジタル信号を取り扱
う。本発明は、このようなゲートアレイからアナログ信
号を取り扱うことの出来る出力駆動回路を構成すること
に係るものである。
C)は、多くの場合、各々が非常に良く似た個々のトラ
ンジスタで構成される。ゲートアレイ技術では、同一の
予め製造しておいたトランジスタ・アレイを該IC製造
の出発点と成すことで、この類似性を利用している。
異なるトランジスタ・アレイを前もって多数準備してお
く。特定のICに対する注文を受注すると、メーカーは
最適なアレイを選択し、選択したアレイを使用して該I
Cの製造工程を完了することになる。
しているので、受注からIC完成品出荷までの工程時間
を短縮できる。
向する)デジタルのトランジスタで制作する。これら2
つの形式は異なる機能を果たすものである。デジタル式
のトランジスタはスイッチとして機能し、ONまたはO
FFのどちらかの状態を取る。アナログ式トランジスタ
は増幅器として機能し、信号を増幅する。
される。アナログ・トランジスタは「広い表面積」を有
する「長い」チャネルを有し、チャネルは長くまた幅が
広い。
ければならない[S.M.スツェ(S. M. Sze)の「半
導体デバイスの物理」(ジョン・ワイリー出版、196
9年、ISBN番号471−84290−7)第7章第
3節、340ページ以降を参照のこと]。
類の電気的雑音を減少させる目的で、チャネルを長くし
なければならない。この種の雑音は「1/f」の名が示
すように、周波数にほぼ反比例することが経験的に分っ
ているため、このように呼ばれている。周波数に対する
反比例から、雑音出力の大半は低い周波数の側に集って
いる。低周波利得が重要な場合には、「1/f」雑音の
存在は重大問題である。1/f雑音はチャネルの表面積
を増加させれば減少する。
い」チャネルを有する。しかし、チャネルが短くなると
チャネルの長さ方向に沿った大きな電場を形成するた
め、チャネルを十分に長く取り、電場がチャネル材料の
ブレークダウン値(降伏値)を越えないようにしなけれ
ばならない。
寸法L(長さ)とW(幅)は図1Aに示してある。一般
的なデジタル・トランジスタの場合、チャネルの長さは
0.7ないし1.5μm(1μmは10のマイナス6乗
メートル)の間、またチャネルの幅は10ないし50μ
mである(これらの値を適切な倍率で拡大縮小すれば違
う大きさのチャネルを作ることが出来る)。
タでは、チャネル長さは通常16ないし25μm、また
チャネルの幅は一般に40ないし400μmである。つ
まり、上記の例をもとにすると、アナログ・トランジス
タでは、デジタル・トランジスタの同等品の寸法に対し
て、チャネル長さでおよそ10倍ないし35倍長く、チ
ャネル幅の範囲はほぼ同等から約40倍の広さまでの範
囲にわたる。
路上に配置しデジタル・トランジスタから作成するアナ
ログ駆動回路を提供することである。
おいて、アナログ増幅器はゲートアレイを含むトランジ
スタ群から製作される。該トランジスタはデジタル型で
ある。そして、本発明に係るゲート・アレイ用アナログ
出力駆動回路は、複数のディジタル電界効果トランジス
タを具備するゲート・アレイにおいて、Pチャンネル型
及びNチャンネル型の前記ディジタル電界効果トランジ
スタをそれぞれ複数直列接続して構成したカスコード型
インバータ回路と、複数の前記ディジタル電界効果トラ
ンジスタにより構成され、前記インバータ回路の出力を
非反転入力端子に接続して定利得電圧フォロワを有する
アナログ演算増幅器と、からなり、前記アナログ演算増
幅器の反転入力端子に入力される信号を増幅した出力信
号が、最大出力信号の20%から80%の間にあるとき
には所定の定利得を維持するように構成したことを特徴
とする。さらに、前記カスコード型インバータ回路は、
ゲートG1、ドレインD1、ソースS1とを有するNチ
ャンネルMOSFET(M1)と、ゲートG2、ドレイ
ンD2、ソースS2とを有するNチャンネルMOSFE
T(M2)と、ゲートG3、ドレインD3、ソースS3
とを有するPチャンネルMOSFET(M3)と、ゲー
トG4、ドレインD4、ソースS4とを有するPチャン
ネルMOSFET(M4)と、前記S4をドレイン電圧
に接続する手段と、前記G2をドレイン電圧に接続する
手段と、前記G1と前記G4を接続する手段と、前記D
1と前記S2を接続する手段と、前記D2と前記D3を
接続する手段と、前記S3と前記D4を接続する手段と
により構成され、前記PチャンネルMOSFETのチャ
ンネル断面厚は、前記NチャンネルMOSFETの断面
厚の3倍にする。
ンジスタを用いてカスコード型増幅器についての簡単な
説明を行なう。
ッタ・コモン型(CE)増幅器を示す。この増幅器の主
要な特性は次の通りである。
て出力におけるブレークダウン電圧BVceoが低い。
(CE型増幅器では、出力ブレークダウン電圧をエミッ
タとコレクタの間で測定するので、BVceoの[ce
o]はこれを表わしている。) −電流利得(IcはIbより大きい)と電流利得(Vo
utはVinの倍数)両方が得られる。
クタ間容量(キャパシタンス)Cbcがミラー効果(Mi
ller Effect)のため高入力キャパシタンスとなる。ミ
ラー効果はCbc(図4では破線で図示してある)をコ
ンデンサ対C1とC2により置き換え出来ることを表わ
している。なおC1はCbcより十分大きい。
ークポイントが低い周波数となり、これによってCE増
幅器の高周波帯域性能が制限される。
スRin。
・コモン型(CB)増幅器を示す。この増幅器の主要な
特性は次の通りである。
に高い。ブレークダウン電圧がエミッタ・コモンの場合
より高いのは、図5では電圧を単一の逆バイアスPN接
合の両端に掛けているためである(図2のCE増幅器の
場合、ブレークダウン電圧はトランジスタの菲薄なベー
ス領域両端に印加される。高電圧では、BC接合部の空
乏領域がベース領域を越えて拡大し、BE接合部に接し
てブレークダウンを起こしてしまうことがある。つまり
CE増幅器の場合、ブレークダウン電圧が2つの接合部
の両端に印加されたとしても、ベース領域の薄さのため
に有効ブレークダウン電圧が減少する)。
示したようにCbcが出力を入力へ接続しないためであ
る。
Ibに等しい)が電圧利得が得られる。
る。
スコード増幅器を示す。これは図示したようにエミッタ
・コモン型入力段とベース・コモン型の負荷の組み合わ
せからなる。この増幅器の主要な特性は次の通りであ
る。
段またはCB段いずれかより高い。カスコード型増幅器
では、出力に現われる電圧が直列の2個のトランジスタ
に印加され、各々のトランジスタが電圧の一部分だけを
負担するようになっている。 −CE増幅器の場合と同等の高入力インピーダンスRi
nが得られる。
が得られる。
電圧利得が大きい。
導体電界効果型トランジスタ(MOSFET)を図7の
カスコード増幅器のBJTと置き換えることが出来る。
図8に図示したコモンゲートMOSFET増幅器は図5
のCB増幅器と類似のものである。図9に図示したコモ
ンソースMOSFET増幅器は図2のCE増幅器と類似
のものである。
と図9の2つの増幅器を示す。図11は直列接続した2
つのカスコード増幅器A1とA2を示す(増幅器A1は
pチャネル型MOSFETで構成し、増幅器A2はnチ
ャネル型MOSFETで構成する)。
タ回路を構成する。図12は理想的なMOSFETを使
用した場合に、商業的に利用可能なSPICEコンピュ
ータ・プログラムを使ったシミュレーションにより得ら
れた、このインバータの電圧遷移特性を示している。図
12の電圧値のプロットはそれぞれ図10に示す同じ番
号をつけた点に対応している。
Vに等しく、Vtn(即ちnチャネル型MOSFETの
閾値電圧)は1Vに等しく、Vtp(即ちpチャネル型
MOSFETの閾値電圧)は−1Vに等しい。
V(3)が、限られた範囲でのみ、すなわち破線で囲ん
だ範囲内でのみ直線性を示すことである。
明は図11のカスコード型インバータ回路を図13に図
示したように演算増幅器12のフィードバック経路に結
合する。集積回路上に製造する演算増幅器は従来技術で
公知である。演算増幅器は差動増幅器とも呼ばれてい
る。図14は図12の場合と同じ設定を用いた、この回
路のコンピュータ・シミュレーションからの出力を示し
たものである。
で示してある)が入力(白い四角形で示してある)に直
接的に追従することである。即ち、図13の回路は出力
を直線化し、利得(入力電圧に対する出力電圧の比)が
一定で均一な値をとる。図13の回路は電圧フォロワで
ある。
図13の発明はゲート絶縁トランジスタを用いて実装す
ることが可能である。該トランジスタについては本出願
の発明者に1990年12月4日譲受された米国特許第
4,075,758号に詳細な説明がある。またこの特
許は本明細書の参照に含まれる。
6は図15の破線の囲みBの内部に含まれる構造の3次
元的立体表現である。簡略化するため、図16では絶縁
層を図示していない。図16において、電流は図示して
ある破線の経路に沿って流れ、ゲートGATEで生成さ
れる電場により変調される。
はソースS0とドレインD0の間にチャネルが存在しな
いような電圧に維持されている。チャネルはカットオフ
状態である。つまり、領域AAとBBが中央の領域Cに
対する電気的絶縁物として機能する。
の導通を図15のゲートGが防止するという事実を意味
している(もう1つの絶縁形式は「接合部絶縁」で、逆
バイアスpn接合部が絶縁物として機能するものであ
る)。
の間の対応]図15の中央部の領域は図11のカスコー
ド型インバータ回路の略回路図とともに図17に図示し
てある。破線の囲みB1内部に含まれる略回路図の部分
の構成が中央領域Cで図示されている。つまり、領域C
は2つのnチャネルMOSFETM1およびM2の配置
を示す。
路図と中央領域Cの幾つかの対応する構造の間に延在す
る。しかし、図面が紛らわしくならないようにするた
め、全ての対応する構造を破線で継いであるわけではな
い。ではあるが、幾つかの識別用の記号(例、「S1」
または「D1」)で対応する構造を示してある。
のM3とM4の配置を追加してある。破断線BBは、記
号Nで示した配置部分が記号pで示した部分以外にも基
盤上の別の部分に存在することを示しており、Nチャネ
ル型MOSFETがpチャネル型MOSFETに対して
行なうのとは別に基盤上の拡散を必要とする。
り扱う能力が必要とされる場合、M1とM2の対、およ
びM3とM4の対を図19に図示したように構成するこ
とが出来る。図19において、図17のC部分に相当す
る2つの領域CとC1を並列に作成する、即ち、結果と
してMOSFETのチャネル幅を2倍に増大させる。図
19に図示した形式のユニットは更に大きな電流容量を
提供するために、2個以上並列に配置することが出来
る。
ない。絶縁は図15に図示したゲート絶縁技術を用いて
実現可能である。
述べた。図20に図示したように、分圧回路をフィード
バック経路内に配置することにより、利得を調節するこ
とが出来る。抵抗R1とR2により出力電圧V(3)の
一部分をフィードバックとして印加させる。図21は該
回路の理想的動作のコンピュータ・シミュレーションで
ある。上記例ではR1=R2であるので、利得は2とな
る。
M3、M4は全てゲートアレイ内に含まれる。これらの
トランジスタはデジタル型である。同様に、図13の演
算増幅器12を構成するトランジスタもデジタル型で、
ゲートアレイ内に含まれる。ゲートアレイ内に含まれて
いるトランジスタを使用することで、製造工程の大幅な
追加なしで図13の装置を実現できる。更に、図13の
装置により、これ以外の方法ではデジタル装置専用の集
積回路上にアナログ増幅器を製造することが可能とな
る。
に、本明細書の図15に図示した構造は、集積回路の内
部電場の周辺にリングまたはフレームを形成する多数の
これらの構造(またはセル)のうちの1つである。本発
明はこれらの周辺セルを使用して製造する。これらのセ
ルはデジタル・トランジスタの作成に使用するのが普通
だが、これらのデジタル・トランジスタから作成した図
13の駆動回路を使ってアナログ信号を増幅することが
出来る。
FET、M1とM2、およびpチャネル型MOSFE
T、M3とM4の相互コンダクタンスは等しく成すべき
である。シリコン内での正孔の易動性は電子のそれに対
しておよそ1/3であることから、上記の等しい相互コ
ンダクタンスを達成するためには、pチャネル型装置の
チャネル断面はnチャネル型装置の断面のおよそ3倍に
成すべきである。pチャネル型装置のチャネルの厚さが
nチャネル型装置のそれと等しい場合には、前者のチャ
ネル幅を後者のチャネル幅の約3倍に成すべきである。
のトランジスタが未使用と成り得る。例えば、初期トラ
ンジスタ個数50,000個を含むダイを考えてみる
と、約1/3をゲート絶縁に使用することが出来る(ゲ
ート絶縁については図15に関連して説明した)。また
別の1/3はこれらの上部の空間を他のトランジスタの
間の配線に使用するため、利用不可能となり得る。
は、約25%から約40%)が目的とする装置の組み立
てに利用できる。つまり、ゲートアレイ内部で理論的に
利用可能なトランジスタのうちの1/2以上が装置の作
成に使用されないことになる。別の観点から眺めてみる
と、現実には予想されるトランジスタの最大利用率が理
論的最大値の約40%であり、最小利用率が5%ないし
10%の範囲にあることが分るのが普通である。実際の
利用率はこの範囲内に納まる。例えば、10、15、2
0、25、30、35、40%の利用率が現実的であ
る。
電子装置はなんらかの領域にわたり一定の利得を有して
いる。例えば、図22は仮定上のデジタル式インバータ
回路での電圧遷移関数を示す。利得(即ち、出力/入
力)は図示した範囲にわたって一定(直線性)である。
利得は別の範囲Rで異なっている。利得が何らかの小さ
い領域にわたって一定であるということで、その装置が
「定利得」型装置であると証明していることには成らな
い。
図14の理想状態では、利得は絶対的に一定している。
図23に示したより現実的な例では、利得は出力電圧範
囲全体にわたって一定ではないが、通常の動作範囲NO
では一定している。つまり、利得が両端部E1とE2で
変化していても、これら端部は出力信号の通常動作範囲
外である。通常動作範囲NOは図13に図示したオペア
ンプの特性により決まる。通常動作範囲の定義の1つ
は、E1とE2で表わした出力電圧範囲が、出力電圧幅
のそれぞれ約20%から約80%を包括することであ
る。つまり、点E1は「最大値」の約80%を成す出力
信号を表わしている。「最大値」は図面上に図示してあ
る。点E2は「最大値」の約20%を成す出力信号を表
わす。つまり、本発明は出力信号が最大値の約20%か
ら最大値の約80%までの間にあるとき定利得を提供す
る。
数多くの代用ならびに変更を行なうことが出来る。添付
の請求項に定義した本発明が特許により保護されること
が望まれる。
す。
一種を示す。
換える方法を示す。
の一種を示す。
ース・コモン増幅器を使用したカスコード型増幅器を示
す。
により得られた電圧値のプロットである。
により得られた電圧値のプロットである。
にどうのように対応しているかを示す。
の部分にどうのように対応しているかを更に詳細に示
す。
示す。
により得られた電圧値のプロットである。
Claims (2)
- 【請求項1】 複数のディジタル電界効果トランジスタ
を具備するゲート・アレイにおいて、 Pチャンネル型及びNチャンネル型の前記ディジタル電
界効果トランジスタをそれぞれ複数直列接続して構成し
たカスコード型インバータ回路と、 複数の前記ディジタル電界効果トランジスタにより構成
され、前記インバータ回路の出力を非反転入力端子に接
続して定利得電圧フォロワを有するアナログ演算増幅器
と、からなり、 前記アナログ演算増幅器の反転入力端子に入力される信
号を増幅した出力信号が、最大出力信号の20%から8
0%の間にあるときには所定の定利得を維持するように
構成したことを特徴とするゲート・アレイ用アナログ出
力駆動回路。 - 【請求項2】 前記カスコード型インバータ回路は、 ゲートG1、ドレインD1、ソースS1とを有するNチ
ャンネルMOSFET(M1)と、 ゲートG2、ドレインD2、ソースS2とを有するNチ
ャンネルMOSFET(M2)と、 ゲートG3、ドレインD3、ソースS3とを有するPチ
ャンネルMOSFET(M3)と、 ゲートG4、ドレインD4、ソースS4とを有するPチ
ャンネルMOSFET(M4)と、 前記S4をドレイン電圧に接続する手段と、 前記G2をドレイン電圧に接続する手段と、 前記G1と前記G4を接続する手段と、 前記D1と前記S2を接続する手段と、 前記D2と前記D3を接続する手段と、 前記S3と前記D4を接続する手段と、 により構成され、前記PチャンネルMOSFETのチャ
ンネル断面厚は、前記NチャンネルMOSFETの断面
厚の3倍に成す請求項1に記載のゲート・アレイ用アナ
ログ出力駆動回路。
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1995
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