以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサが圧電振動子(振動ジャイロ)であり、センサがジャイロセンサである場合を例にとり説明するが、本発明はこれに限定されない。
1.検出装置の構成
図1に本実施形態の検出装置30の構成例を示す。この検出装置30は駆動回路40と検出回路60を含む。更に基準電圧供給回路20を含む。なお検出装置30は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、振動子10からの検出信号に基づいて同期信号を抽出できる場合等には、駆動回路40の構成を省略してもよい。
物理量トランスデューサである振動子10(振動ジャイロ)は、例えば水晶などの圧電材料により形成される圧電振動子である。図2(A)に、振動子10の一例として音叉型圧電振動子を示す。この振動子10は、駆動用振動子11、12と検出用振動子16、17を含む。駆動用振動子11、12には駆動端子2、4が設けられ、検出用振動子16、17には検出端子6、8が設けられている。なお図2(A)では、振動子10が音叉型である場合の例を示しているが、本実施形態の振動子10はこのような構造に限定されない。例えばT字型やダブルT字型等であってもよい。また振動子10の圧電材料は水晶以外であってもよい。また物理量トランスデューサである振動子10は、静電容量による駆動・検出動作を同様に行う静電型MEMS(Micro Electro Mechanical Systems)であってもよい。また物理量トランスデューサとは物理量(物の性質の度合いを表す量であり、その単位が定義されているもの)を他の物理量に変換するための素子である。変換対象となる物理量としては、コリオリ力以外にも重力などの力や、加速度、質量などが考えられる。また変換により得られる物理量としては、電流(電荷)以外にも電圧等であってもよい。
駆動回路40は、駆動信号(駆動電圧)VDを出力して振動子10(広義には物理量トランスデューサ)を駆動し、振動子10からフィードバック信号VFを受ける。これにより振動子10を励振させる。検出回路60は、駆動信号VDにより駆動される振動子10から検出信号(検出電流、電荷)ISP、ISMを受け、検出信号から所望信号(コリオリ力信号)を検出(抽出)する。
具体的には、駆動回路40からの交流の駆動信号(駆動電圧)VDが図2(A)の駆動用振動子11の駆動端子2に印加される。すると逆電圧効果によって駆動用振動子11が振動を開始し、音叉振動により駆動用振動子12も振動を開始する。この時、駆動用振動子12の圧電効果によって発生する電流(電荷)が、駆動端子4からフィードバック信号VFとして駆動回路40にフィードバックされる。これにより振動子10を含む発振ループが形成される。
駆動用振動子11、12が振動すると、検出用振動子16、17が図2(A)に示す方向に振動速度vで振動する。すると、検出用振動子16、17の圧電効果によって発生する電流(電荷)が、検出信号ISP、ISMとして検出端子6、8から出力される。検出回路60は、これらの検出信号ISP、ISMを受け、コリオリ力に応じた信号である所望信号(所望波)を検出する。
即ち、図2(A)の検出軸19を中心に振動子10(ジャイロセンサ)が回転すると、振動速度vの振動方向と直交する方向にコリオリ力Fcが発生する。例えば図2(B)に、図2(A)の検出軸19を上側から見た図を模式的に示す。図2(B)において、検出軸19を中心に回転したときの角速度をωとし、振動子の質量をmとし、振動子の振動速度をvとすると、コリオリ力はFc=2m・v・ωと表される。従って検出回路60が、コリオリ力に応じた信号である所望信号を検出(抽出)することで、ジャイロセンサ(振動子)の回転角速度ωを求めることができる。
なお振動子10には、駆動側共振周波数fdと検出側共振周波数fsがある。具体的には、駆動用振動子11、12の固有共振周波数(駆動振動モードの固有共振周波数)がfdであり、検出用振動子16、17の固有共振周波数(検出振動モードの固有共振周波数)がfsである。この場合に、駆動用振動子11、12と検出用振動子16、17とが検出動作可能で、且つ、不要な共振結合を起こさない適度なモード間結合を持つ範囲で、fdとfsの間に一定の周波数差を持たせている。この周波数差である離調周波数Δf=|fd−fs|は、fd、fsに比べて十分に小さな周波数に設定されている。
駆動回路(発振回路)40は、増幅回路42と、自動ゲイン制御を行うAGC(Automatic Gain Control)回路44と、2値化回路(コンパレータ)46を含む。駆動回路40では、ジャイロセンサの感度を一定に保つために、振動子10(駆動用振動子)に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのAGC回路44が設けられる。具体的にはAGC回路44は、フィードバック信号FDの振幅(振動子の振動速度v)が一定になるように、ゲインを可変に自動調整する。なお、発振ループでの位相シフトが0度(0deg)になるように位相が調整される。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは1よりも大きなゲインに設定される。
増幅回路42は、振動子10からのフィードバック信号FDを増幅する。具体的には増幅回路42が含むI/V変換回路が、振動子10からのフィードバック信号FDである電流(電荷)を、電圧に変換して増幅し、駆動側増幅信号VD2として出力する。
AGC回路44は、駆動側の増幅回路42により増幅された後の信号である駆動側増幅信号VD2を監視して、発振ループのゲインを制御する。このAGC回路44は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ(GCA)や、発振振幅に応じてゲインコントロールアンプのゲインを調整するための制御電圧を出力するゲイン制御回路を含むことができる。また、このゲイン制御回路は、増幅回路42からの交流の信号VD2を直流信号に変換する整流回路(全波整流回路)や、整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧を出力する回路などを含むことができる。
2値化回路46は、正弦波である駆動側増幅信号VD2の2値化処理を行い、2値化処理により得られた同期信号(参照信号)CLKを、検出回路60の同期検波回路100に出力する。この2値化回路46は、増幅回路42からの正弦波(交流)の信号VD2が入力されて、矩形波の同期信号CLKを出力するコンパレータにより実現できる。なお増幅回路42と2値化回路46の間や2値化回路46と同期検波回路100の間に他の回路を設けてもよい。例えばハイパスフィルタや移相回路(位相シフタ)などを設けてもよい。
検出回路60は、増幅回路70、同期検波回路100、フィルタ部110を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加してもよい。
増幅回路70は、振動子10からの検出信号ISP、ISMを増幅する。具体的には増幅回路70が含むQ/V変換回路(I/V変換回路)が、振動子10からの信号ISP、ISMを受け、振動子10で発生した電荷(電流)を電圧に変換して増幅する。
同期検波回路(検波回路、検波器)100は、同期信号(同期クロック、参照信号)CLKに基づいて同期検波を行う。この同期検波により、機械振動漏れの不要信号の除去が可能になる。
同期検波回路100の後段側に設けられるフィルタ部110は、同期検波後の信号VS6のフィルタ処理を行う。具体的には、高周波成分を除去するローパスフィルタ処理を行う。
振動子10からの検出信号(センサ信号)には、所望信号(所望波)と不要信号(不要波)が混在している。不要信号の振幅は一般的に所望信号の振幅の100〜500倍程度となるため、検出装置30に対する要求性能は高くなる。この不要信号には、機械振動漏れや、静電結合漏れや、離調周波数Δfや、2fd(2ωd)や、DCオフセットなどに起因するものがある。機械振動漏れの不要信号は、振動子10の形状のアンバランス等に起因して発生する。また静電結合漏れの不要信号は、図1の駆動信号VDが、寄生キャパシタCP、CMを通じてISP、ISMの入力端子等に漏洩することで発生する。
図3(A)〜図3(C)は、不要信号の除去について説明するための周波数スペクトラムである。図3(A)は同期検波前の周波数スペクトラムである。図3(A)に示すように、同期検波前の検出信号では、DCの周波数帯域にはDCオフセットの不要信号が存在する。またfdの周波数帯域には、機械振動漏れの不要信号と所望信号が存在する。
図3(B)は同期検波後の周波数スペクトラムである。図3(A)のfdの周波数帯域の所望信号は、図3(B)に示すように同期検波後はDC及び2fdの周波数帯域に現れる。また図3(A)のDCの周波数帯域の不要信号(DCオフセット)は、図3(B)に示すように同期検波後はfdの周波数帯域に現れる。また図3(A)のfdの周波数帯域の不要信号(機械振動漏れ)は、図3(B)に示すように同期検波後は2fdの周波数帯域に現れる。
図3(C)はフィルタ処理後の周波数スペクトラムである。同期検波後の信号をフィルタ部110で平滑化(LPF)することで、fd、2fd等の周波数帯域の不要信号の周波数成分を除去できる。
基準電圧供給回路20は、検出回路60や駆動回路40に対してAGND(広義にはアナログ基準電圧)を供給する。この基準電圧供給回路20は第1の供給回路21と第2の供給回路22を含む。第1の供給回路21は、検出回路60の増幅回路70に対してAGND(アナロググランド)を供給する。第2の供給回路22は、検出回路60のフィルタ部110に対してAGNDを供給する。また第1の供給回路21は、基準電圧用の第1型のオペアンプOP1を有し、第2の供給回路22は、基準電圧用の第2型のオペアンプOP2を有する。
ここで基準電圧用の第1型のオペアンプOP1は、例えば第2型のオペアンプOP2に比べてキャリア信号の周波数(例えば振動子の共振周波数、駆動側共振周波数)での熱ノイズが低いオペアンプとなっている。一方、基準電圧用の第2型のオペアンプOP2は、第1型のオペアンプOP1に比べて所望信号の周波数(例えば所望信号の周波数帯域の最大周波数)でのフリッカノイズが低いオペアンプとなっている。
具体的には、キャリア信号の周波数(例えば数十KHz〜数百KHz)をf1とし、所望信号の周波数(例えば数Hz〜数百Hz)をf2とし、フリッカノイズと熱ノイズのコーナ周波数をfcrとしたとする。この場合に、第1型のオペアンプOP1では、例えばf1−fcr<fcr−f2の関係が成り立つようになっている。即ちコーナ周波数fcrの近傍の周波数にf1が設定されるように、第1型のオペアンプOP1のサイジングが行われる。また第2型のオペアンプOP2では、例えばfcr−f2<f1−fcrの関係が成り立つようになっている。即ちコーナ周波数fcrの近傍の周波数にf2が設定されるように、第2型のオペアンプOP2のサイジングが行われる。
また、第1型のオペアンプOP1の差動部の差動段トランジスタのチャネル幅をW1aとし、チャネル長をL1aとし、差動部に流れるバイアス電流(電流値)をIaとしたとする。また第2型のオペアンプOP2の差動部の差動段トランジスタのチャネル幅をW1bとし、チャネル長をL1bとし、差動部に流れるバイアス電流をIbとしたとする。この場合に、例えばW1b×L1b>W1a×L1a、Ia>Ibの関係が成り立つようになっている。
また図1に示すように基準電圧供給回路20は第3の供給回路23を含むことができる。この第3の供給回路23は、第1、第2の供給回路21、22の前段側に設けられ、第1、第2の供給回路21、22に対して出力電圧V3Qを供給する。第1、第2の供給回路21、22は、第3の供給回路23からの出力電圧V3Qのインピーダンス変換を行って、AGNDを出力する。
そして第3の供給回路23は、基準電圧用の第3型のオペアンプOP3を含む。この基準電圧用の第3型のオペアンプOP3は、第2型のオペアンプOP2(或いはOP1)に比べてキャリア信号の周波数での熱ノイズが低く、第1型のオペアンプOP1(或いはOP2)に比べて所望信号の周波数でのフリッカノイズが低いオペアンプとなっている。例えば第3型のオペアンプOP3の差動部の差動段トランジスタのチャネル幅をW1cとし、チャネル長をL1cとし、差動部に流れるバイアス電流をIcとした場合に、W1c×L1c>W1a×L1a、Ic>Ibの関係が成り立つ。或いはW1c×L1c>W1b×L1b、Ic>Iaの関係が成り立ってもよい。
2.低ノイズ化手法
2.1 ノイズ解析
図4(A)に本実施形態で使用されるオペアンプの構成例を示す。このオペアンプは差動部200と出力部210を含む。
差動部200は、差動段トランジスタM1、M2と能動負荷段トランジスタM3、M4を含む。またバイアス段トランジスタM5を含む。差動段トランジスタM1、M2は、ノードN1とノードN2、N3との間に設けられ、そのゲートに差動の入力信号IM、IPが入力される。能動負荷段M3、M4は、ノードN2、N3とAGND(第1の電源)との間に設けられ、そのゲートにノードN2が接続される。バイアス段トランジスタM5は、VDD(第2の電源)とノードN1との間に設けられる。このバイアス段トランジスタM5のゲートには、トランジスタM8及び電流源ISにより構成されるバイアス回路212のバイアスノードN4が接続される。これにより、バイアス回路212のバイアス電流IBSに応じたバイアス電流IBDが差動部200に流れる。
出力部210は、VDDとAGNDの間に設けられる駆動段トランジスタM6とバイアス段トランジスタM7を含む。駆動段トランジスタM6のゲートには差動部200の出力ノードN3が接続され、バイアス段トランジスタM7のゲートにはバイアスノードN4が接続される。またノードN3、N5間には位相補償用キャパシタCFや抵抗RFが設けられる。
なお本実施形態のオペアンプの構成は図4(A)に限定されない。例えば図4(A)では差動段トランジスタM1、M2やバイアス段トランジスタM5がP型トランジスタであり、能動負荷段トランジスタM3、M4がN型トランジスタである場合の例を示しているが、M1、M2、M5がN型トランジスタとなり、M3、M4がP型トランジスタとなる構成であってもよい。また図4(A)の素子(トランジスタ、キャパシタ)の一部を省略したり、他の素子を追加するなどの変形実施も可能である。
次に図4(A)のオペアンプのノイズ解析について説明する。図4(B)にトランジスタ単体の小信号振幅の等価回路を示す。ノイズはV2の単位(V2/Hz)で扱われるため、図4(B)の等価回路もV2の単位で扱うことにする。図4(B)の等価回路では、トランジスタの入力換算ノイズ(ゲート換算ノイズ)を計算するために、トランジスタのゲートにノイズSvg=Vn2の電圧源が設けられている。またドレイン・ソース間には、gm2(Vgs2+Vn2)の電流源や1/gds2の抵抗が設けられている。
図5(A)に示すようにノイズにはフリッカノイズ(1/fノイズ)と熱ノイズがある。フリッカノイズは、ゲート酸化膜とシリコン基板の界面にあるダングリングボンドに電子が捕獲・放出されることで生じるノイズであり、周波数が低くなるほど大きくなる。一方、熱ノイズは、トランジスタのチャネル領域を抵抗と見なした場合に、電子のランダムな動きにより生じるノイズであり、絶対温度に比例する。
図4(B)の入力換算ノイズの等価回路において、フリッカノイズ、熱ノイズは、各々、下式(1)(2)のように求められる。
上式(1)において、Coxはトランジスタの単位面積あたりのゲート容量、Wはチャネル幅、Lはチャネル長、fは周波数、Kは製造プロセスに依存したフリッカノイズの定数である。また上式(2)において、gmはトランス(相互)コンダクタンス、kはボルツマン定数、Tは絶対温度である。
本実施形態では、図4(A)のオペアンプの回路を図4(B)の等価回路で置換して、伝達関数を算出する。その際に、オペアンプの全トランジスタのサイズ(W、L)、ノイズレベル、ドレイン・ソース間電流が同じであると仮定し、数値解析により全体の99パーセントを占める上位の項だけを導き出す。すると、オペアンプのノイズSvg(ノイズスペクトラム)は下式(3)のように求められる。
上式(3)において、Vn1、Vn2、Vn3、Vn4は、図4(A)のトランジスタM1、M2、M3、M4のゲート・ノイズ電圧であり、gm1、gm2、gm3、gm4は、トランジスタM1、M2、M3、M4のトランスコンダクタンスである。
上式(3)の数値解析の結果から明らかなように、オペアンプのノイズSvgは、図4(A)の差動部200の差動段トランジスタM1、M2と能動負荷段トランジスタM3、M4のノイズにより、全体のほとんどが占められていることが理解される。従って、オペアンプのサイジングの際には、これらのトランジスタM1、M2、M3、M4についてのチャネル幅W、チャネル長Lの適正化を図ればよい。
まず、フリッカノイズについて解析する。フリッカノイズについてのゲート・ノイズ電圧Vn1、Vn2、Vn3、Vn4は、上式(1)より下式(4)(5)(6)(7)のように求められる。
上式(4)〜(7)において、W1、L1は差動段トランジスタM1、M2のチャネル幅、チャネル長であり、W3、L3は能動負荷段トランジスタM3、M4のチャネル幅、チャネル長である。ここでM2のチャネル幅W2、チャネル長L2は、M1のW1、L1と同じであり、M4のチャネル幅W4、チャネル長L4は、M3のW3、L3と同じであるとしている。またKp,Knは、P型トランジスタ、N型トランジスタのプロセス依存定数である。
また差動段トランジスタM1、M2のトランスコンダクタンスgm1(=gm2)、能動負荷段トランジスタM3、M4のトランスコンダクタンスgm3(=gm4)は、下式(8)(9)のように求められる。
上式(8)(9)において、μp、μnはP型トランジスタ、N型トランジスタの移動度であり、Idsはトランジスタのドレイン・ソース間電流であり、全てのトランジスタM1〜M4においてIdsは同じであるとしている。
上式(4)〜(9)を上式(3)に代入することで、オペアンプのフリッカノイズSvgFlcは下式(10)のように求められる。
次に、熱ノイズについて解析する。熱ノイズについてのゲート・ノイズ電圧Vn1、Vn2、Vn3、Vn4は、上式(2)より下式(11)(12)(13)(14)のように求められる。
上式(11)〜(14)を上式(3)に代入すると、オペアンプの熱ノイズSvgThmは下式(15)のようになる。
上式(15)に上式(8)(9)を代入することで、オペアンプの熱ノイズSvgThmは下式(16)のように求められる。
フリッカノイズSvgFlcに関する上式(10)や熱ノイズSvgThmに関する上式(16)において、自然界で決定される定数や、プロセスのみに依存する定数を排除すると、W1、W3、L1、L3、Idsが、設計上管理できる変数になる。従って上式(10)より、フリッカノイズSvgFlcを低減するためには、下記が成り立つ。
(P1)差動段トランジスタM1、M2のWL積W1×L1(ゲート面積)をできるだけ大きくする。これにより上式(10)の第1項が小さくなり、SvgFlcが小さくなる。
(P2)L1/L3の比率をなるべく小さくする。即ち例えばL1<L3とする。これにより、上式(10)の第2項が小さくなり、SvgFlcが小さくなる。また結果的に、能動負荷段トランジスタM3、M4のWL積W3×L3も大きくなる。
(P3)フリッカノイズSvgFlcはIdsには依存しない。従って、フリッカノイズだけを考慮するならば、Idsを小さくすることで、低消費電力化を図れる。
以上より、フリッカノイズSvgFlcの低減と低消費電力化を両立するためには、差動段トランジスタのWL積W1×L1を大きくすると共に、差動部に流れるバイアス電流IBD(Ids)を小さくすればよいことがわかる。
また上式(16)より、熱ノイズSvgThmを低減するためには、下記が成り立つ。
(Q1)電流Ids(IBD)をできるだけ大きくする。これにより上式(16)の第1項及び第2項が小さくなり、SvgThmが小さくなる。
(Q2)差動段トランジスタM1、M2のWL比RT1=W1/L1をできるだけ大きくし、能動負荷段トランジスタM3、M4のWL比RT3=W3/L3をできるだけ小さくする。即ち例えばRT1>RT3とする。
(Q3)熱ノイズSvgThmはWL積W1×L1やW3×L3には依存しない。従って、熱ノイズだけを考慮するならば、W1×L1やW3×L3を小さくすることで、オペアンプの小面積化を図れる。
以上より、熱ノイズSvgThmの低減とオペアンプの小面積化を両立するためには、差動部に流れるバイアス電流IBDを大きくすると共に、W1×L1やW3×L3を小さくしてサイズを抑えたオペアンプを設計すればよいことがわかる。
2.2 オペアンプの使い分け
上述の(P1)(Q1)から明らかなように、オペアンプのノイズを低減するためには、差動段トランジスタのWL積W1×L1を大きくしてフリッカノイズを低減し、差動部のバイアス電流IBDを大きくして熱ノイズを低減すればよい。
しかしながら、WL積W1×L1を大きくすると、オペアンプのレイアウト面積が大きくなり、回路が大規模化してしまう。一方、バイアス電流IBDを大きくすると、オペアンプの消費電流が大きくなり、低消費電力化の妨げとなる。
そこで本実施形態では、低ノイズ化と、回路の小面積化及び低消費電力化とを両立するために、第1型、第2型のオペアンプOP1、OP2を用意し、これらのオペアンプを使い分ける手法を採用している。
例えば図5(A)に示すようにトランジスタのノイズは、低周波数領域ではフリッカノイズが支配的であり、高周波数領域では熱ノイズが支配的である。
一方、図5(A)に示すように、図1の増幅回路70の増幅対象信号(オペアンプの小信号増幅の対象となる信号)の周波数f1(第1の周波数)は高く、フィルタ部110の増幅対象信号の周波数f2(第2の周波数)は低い。
具体的には、周波数f1は、ジャイロセンサにおける駆動側共振周波数fdに相当し、例えば数十KHz〜数百KHzの帯域(AC帯域)の周波数である。例えば図3(A)に示すように、同期検波前においては、f1=fdの周波数をキャリア周波数として、ジャイロ検出信号である所望信号が搬送される。
これに対して、周波数f2は、所望信号の周波数(所望信号の周波数帯域の最大周波数)に相当し、例えば数Hz〜数百Hzの帯域(DC帯域)の周波数である。例えば図3(B)に示すように、同期検波後においては所望信号は数Hz〜数百Hzの帯域に現れる。
そこで本実施形態では、同期検波回路100の前段側の回路(例えば増幅回路70)に対してAGNDを供給する第1の供給回路21では、第2型のオペアンプOP2よりも熱ノイズ低減重視のオペアンプである第1型のオペアンプOP1を使用する。具体的には、第2型のオペアンプOP2よりもキャリア信号の周波数f1での熱ノイズが低いオペアンプを使用する。
一方、同期検波回路100の後段側の回路(例えばフィルタ部110)に対してAGNDを供給する第2の供給回路22では、第1型のオペアンプOP1よりもフリッカノイズ低減重視のオペアンプである第2型のオペアンプOP2を使用する。具体的には、第1型のオペアンプOP1よりも所望信号の周波数f2でのフリッカノイズが低いオペアンプを使用する。
また、これらの第1、第2の供給回路21、22に対して電圧V3Qを供給する第3の供給回路23では、第2型のオペアンプOP2よりもキャリア信号の周波数での熱ノイズが低く、第1型のオペアンプOP1よりも所望信号の周波数でのフリッカノイズが低い第3型のオペアンプOP3を使用する。なお第3型のオペアンプOP3として、第1型のオペアンプOP1よりもキャリア信号の周波数での熱ノイズが低く、第2型のオペアンプOP2よりも所望信号の周波数でのフリッカノイズが低いオペアンプを用いることが更に望ましい。
例えば図5(B)において、第1型のオペアンプOP1の差動段トランジスタのWL積はW1×L1=W1a×L1aと表され、差動部に流れるバイアス電流はIBD=Iaと表される。また第1型のオペアンプOP1の増幅対象信号の周波数(動作周波数)はfop=f1と表される。また差動段トランジスタのWL比はRT1=RT1a=W1a/L1aと表され、能動負荷段トランジスタのWL比はRT3=RT3a=W3a/L3aと表される。
一方、第2型のオペアンプOP2の差動段トランジスタのWL積は、W1×L1=W1b×L1bと表され、差動部に流れるバイアス電流はIBD=Ibと表される。また第2型のオペアンプOP2の増幅対象信号の周波数はfop=f2と表される。また差動段トランジスタと能動負荷段トランジスタのチャネル長の比はL1/L3=L1b/L3bと表される。なお第3型のオペアンプOP3のWL積はW1×L1=W1c×L1cと表され、差動部に流れるバイアス電流はIBD=Icと表される。
この場合に本実施形態では図5(C)に示すように、第1型、第2型のオペアンプOP1、OP2の間では、W1b×L1b>W1a×L1a、Ia>Ib、f1>f2の関係が成り立つ。また第1型のオペアンプOP1についてはRT1a>RT3aの関係が成り立ち、第2型のオペアンプOP2についてはL1b<L3bの関係が成り立つ。また第3型のオペアンプOP3については、W1c×L1c>W1a×L1a、Ic>Ibの関係が成り立つ。なおW1c×L1c>W1b×L1b、Ic>Iaの関係が成り立つようにしてもよい。
例えば図6(A)や前述の(P1)に示すように、差動段トランジスタのWL積W1×L1を大きくすれば、フリッカノイズを低減でき、図6(A)や前述の(Q1)に示すように、差動部のバイアス電流IBDを大きくすれば、熱ノイズを低減できる。一方、第1型のオペアンプOP1の信号周波数f1は高く、第2型のオペアンプOP2の信号周波数f2は低い。
そこで本実施形態では図6(B)に示すように、信号周波数f1が高い第1型のオペアンプOP1では、バイアス電流IBD=Iaを大きくすることで、高い周波数f1において支配的な熱ノイズを効果的に低減して、システム全体のノイズを低減している。具体的には第1型のオペアンプOP1のバイアス電流Iaを第2型のオペアンプOP2のバイアス電流Ibの例えば2倍〜10倍程度に設定し、更に望ましくは4倍〜7倍程度に設定する。一方、高い周波数f1ではフリッカノイズの影響は少ないため、第1型のオペアンプOP1のWL積W1×L1=W1a×L1aを大きくしても、オペアンプのレイアウト面積が無駄に大きくなるだけであり、システム全体のノイズ低減には貢献しない。この点、本実施形態では、W1a×L1aについてはW1b×L1bよりも小さくしているため、レイアウト面積が無駄に大きくなる事態を防止できる。
また本実施形態では図6(C)に示すように、信号周波数f2が低い第2型のオペアンプOP2では、WL積W1×L1=W1b×L1bを大きくすることで、低い周波数f2において支配的なフリッカノイズを効果的に低減して、システム全体のノイズを低減している。具体的には、第2型のオペアンプOP2のWL積W1b×L1bを第1型のオペアンプOP1のWL積W1a×L1aの例えば10倍〜100倍程度に設定し、更に望ましくは30倍〜60倍程度に設定する。一方、低い周波数f2では熱ノイズの影響は少ないため、バイアス電流IBD=Ibを大きくしても、オペアンプの消費電流が無駄に大きくなるだけであり、システム全体の低消費電力化にはそれほど貢献しない。この点、本実施形態では、IbについてはIaよりも小さくしているため、消費電流が無駄に大きくなる事態を防止できる。
また、熱ノイズ低減重視の第1型のオペアンプOP1においては、前述の式(16)や(Q2)から明らかなように、WL比RT1a=W1a/L1aをできるだけ大きくする一方で、WL比RT3a=W3a/L3aをできるだけ小さくすることで、熱ノイズを低減できる。そこで第1型のオペアンプOP1においては、RT1a>RT3aの関係が成り立つように、トランジスタのサイジングを行う。具体的にはRT1aをRT3aの例えば2倍〜8倍程度に設定し、更に望ましくは3倍〜6倍程度に設定する。これにより、システム全体のノイズを更に低減できる。
一方、フリッカノイズ低減重視の第2型のオペアンプOP2においては、前述の式(10)や(P2)から明らかなように、L1b/L3bの比率をなるべく小さくすることで、フリッカノイズを低減できる。
そこで第2型のオペアンプOP2においては、L1b<L3bの関係が成り立つように、トランジスタのサイジングを行う。具体的にはL1bをL3bの例えば0.4倍〜0.8倍程度に設定する。これにより、システム全体のノイズを更に低減できる。
2.3 コーナ周波数
本実施形態では、周波数f1、f2、コーナ周波数fcrが例えば図6(B)、図6(C)のような関係になるように、第1型、第2型のオペアンプOP1、IP2のトランジスタのサイジングを行っている。
即ち、第1型のオペアンプOP1では図6(B)に示すようにf1−fcr<fcr−f2の関係が成り立つようにする。一方、第2型のオペアンプOP2では図6(C)に示すようにfcr−f2<f1−fcrの関係が成り立つようにする。
なおコーナ周波数fcrは、図6(A)〜図6(C)の周波数−ノイズの特性において、フリッカノイズの特性ラインと熱ノイズの特性ラインの交点に対応する周波数である。
例えば図7(A)の第1型のオペアンプOP1において、コーナ周波数fcrがE1に示す位置に設定されると、周波数f1におけるノイズが大きくなってしまい、熱ノイズを効果的に低減できない。一方、コーナ周波数fcrがE2に示す位置に設定されると、バイアス電流IBDが無駄に大きくなってしまい、低消費電力化の妨げとなる。
このため本実施形態では、第1型のオペアンプOP1については、周波数f1の近傍にコーナ周波数fcrが設定されるように、オペアンプのトランジスタのサイジングを行う。この場合に、理想的には図7(A)のE3に示すようにfcr=f1に設定することで、オペアンプの熱ノイズと消費電力を最適に小さくできる。しかしながら、fcr=f1に設定すると、プロセス変動があった場合に、熱ノイズのレベルが、所望するノイズレベルよりも大きくなってしまうおそれがある。
そこで図6(B)では、f1−fcr<fcr−f2の関係が成り立つようにして、周波数f1側にコーナ周波数fcrをなるべく近づけるようにしている。これにより、プロセス変動も考慮しながら、オペアンプのノイズ低減と低消費電力化を両立できる。
また図7(B)の第2型のオペアンプOP2において、コーナ周波数fcrがE4に示す位置に設定されると、周波数f2におけるノイズが大きくなってしまい、フリッカノイズを効果的に低減できない。一方、コーナ周波数fcrがE5に示す位置に設定されると、WL積W1×L1が無駄に大きくなってしまい、回路の小面積化の妨げとなる。
このため本実施形態では、第2型のオペアンプOP2については、周波数f2の近傍にコーナ周波数fcrが設定されるように、オペアンプのトランジスタのサイジングを行う。この場合に、理想的には図7(B)のE6に示すようにfcr=f2に設定することで、オペアンプのフリッカノイズとレイアウト面積を最適に小さくできる。しかしながら、fcr=f2に設定すると、プロセス変動があった場合に、フリッカノイズのレベルが、所望するノイズレベルよりも大きくなってしまうおそれがある。
そこで図6(C)では、fcr−f2<f1−fcrの関係が成り立つようにして、周波数f2側にコーナ周波数fcrをなるべく近づけるようにしている。これにより、プロセス変動も考慮しながら、オペアンプのノイズ低減と小面積化を両立できる。
2.4 実効ゲート電圧
図5(C)や前述の式(10)に示すように、差動段トランジスタのWL積W1b×L1bをなるべく大きくすると共に、チャネル長L1bをなるべく小さくすることで、フリッカノイズ低減できる。従って、WL比W1b/L1bが大きくなるようなサイジングを行えば、フリッカノイズを効率的に低減できると考えられる。
しかしながら、WL比W1b/L1bを大きくしすぎると、実効ゲート電圧Veffが小さくなり、かえってフリッカノイズが増加してしまうことが判明した。なお実効ゲート電圧Veffは下式(17)のように表される。
ここで、Vgsはトランジスタのゲート・ソース間電圧、Vthはしきい値電圧、Idsはドレイン・ソース間電流、μは移動度、Coxは単位面積当たりのゲート容量、RT1bは差動段トランジスタのWL比であり、RT1b=W1b/L1bである。
例えば図8(A)、図8(B)に、実効ゲート電圧Veffとノイズ(ノイズレベルSvg)の関係についての測定結果を示す。図8(A)はN型トランジスタの例であり、図8(B)はP型トランジスタの例である。図8(A)、図8(B)では、Vgsを変化させることで実効ゲート電圧Veffを変化させている。なおドレイン・ソース間電圧Vdsはゲート・ソース間電圧Vgsと等しくなっている。
図8(A)のE7、図8(B)のE8に示すように、実効ゲート電圧Veffが小さくなると、ノイズが急峻に増加している。これは、小信号振幅の基準電圧となる実効ゲート電圧Veffが小さくなると、トランジスタが弱反転領域で動作するようになり、フリッカノイズが急激に増加することに起因する。例えば図8(A)、図8(B)ではVeff=10mV〜100mVからフリッカノイズが急激に増加している。従って、弱反転領域での動作に起因するフリッカノイズの増加を抑えるためには、実効ゲート電圧Veffを10mV〜100mVよりも大きくすることが望ましい。
図9(A)は、実効ゲート電圧Veffを変化させたときのオペアンプの面積と消費電流とノイズの関係を示すシミュレーション結果であり、X軸が面積(オペアンプを正方形とした場合の一辺の長さ)を表し、Y軸が消費電流を表し、Z軸がノイズレベルを表す。
図9(A)ではWL積W1b×L1bが一定の条件で、WL比RT1b=W1b/L1bを変化させることで、実効ゲート電圧Veffを変化させている。例えば図9(A)のF1、F2に示す矢印の方向が、実効ゲート電圧Veffが小さくなる方向であり、WL比RT1b=W1b/L1bを大きくすることで、実効ゲート電圧Veffを小さくしている。
図9(A)のF1に示すように、実効ゲート電圧Veffが小さくなると、オペアンプの面積が小さくなると共に消費電流も小さくなるが、ノイズについてはほとんど変化しない。
ところが図9(A)のF3においてノイズが急激に増加している。即ちWL比RT1b=W1b/L1bが所定値よりも大きくなると、図8(A)、図8(B)で説明したようにトランジスタが弱反転領域で動作することでフリッカノイズが急激に増加し、オペアンプのノイズも急激に増加する。
この場合、図9(A)のF4のポイントでは、ノイズは小さいものの、オペアンプの面積や消費電流は大きいため、面積や電流が無駄に消費されている。
そこで本実施形態では、図9(A)のF3のポイントに設定されるように、差動段トランジスタのWL比RT1b=W1b/L1bを決める(値を絞り込む)。例えばWL比RT1bは50〜200の範囲の中の値とすることができる。そしてこのようにして決められたRT1bの条件の下で、図5(C)のようにW1b×L1bが大きくなると共にL1b/L3bが小さくなるように、オペアンプのトランジスタのサイジングを行う。
具体的にはトランジスタが弱反転領域で動作しないようにするためには、下式(18)が成り立てばよい。
ここで、kはボルツマン定数、Tは絶対温度、q(=1.602×10−19クーロン)は電子電荷量であり、室温(25度)では、k×T/q=25.7mVになる。
但し図8(A)、図8(B)に示すように、弱反転領域と強反転領域の境界においてもフリッカノイズが上昇しており、プロセス変動を考慮する必要がある。そこでプロセス変動パラメータ(プロセス依存パラメータ)をP(P>1)とした場合に、下式(19)が成り立つようにする。
ここで、プロセス変動パラメータは例えばP=3.0とすることができ、更に望ましくはPは1.5〜2.0の範囲の値とすることができる。
本実施形態では上式(19)を満たす範囲の実効ゲート電圧Veffになるように、差動段トランジスタのWL比RT1b=W1b/L1bを決める。そして、決められたRT1bの範囲の下で、W1b×L1bが大きくなると共にL1b/L3bが小さくなるように、オペアンプのトランジスタのサイジングを行う。なお、W1b/L1bを決めて、W1b×L1bやL1b/L3bを決めた後に、再度、RT1bを変化させて、微調整を行うことが望ましい。
なお図9(B)は、差動段トランジスタのゲート長L1bと能動負荷段トランジスタのゲート長L3bの比であるL1b/L3b(別の言い方をすればL3b/L1b)を変化させたときのオペアンプの面積と消費電流とノイズの関係を示すシミュレーション結果である。
図9(B)のF5に示すようにL1b/L3bを大きくして行くと(L3b/L1bを小さくして行くと)、F6に示すポイントからF7に示すようにノイズが急激に増加する。この場合、L1b/L3bを大きくして行くと、オペアンプの面積は小さくなるが、消費電流はほとんど変化しないことがわかる。
図9(B)の結果から、L1b/L3bを最適に設定するためには、F6に示すポイントになるようにL1b/L3bを設定すればよいことがわかる。具体的にはL1b/L3bの比は、例えば0.4〜0.8の範囲内の値にすることができる。
本実施形態では以上のようにオペアンプのトランジスタのサイジングを行うことで、ノイズ低減と回路の小規模化や低消費電力化との両立に成功している。
例えば基準電圧供給回路20は、検出回路60や駆動回路40に対してAGND(アナログ基準電圧)を供給する。このAGNDはアナログ回路の基準となる電圧であり、オペアンプの信号増幅はこのAGNDを基準として行われる。従って、基準電圧供給回路20は、安定した電位のAGNDを検出回路60や駆動回路40に供給する必要がある。
一方、検出回路60の増幅回路70は、第1型のオペアンプOP1により構成することが望ましく、検出回路60のフィルタ部110は、第2型のオペアンプOP2により構成することが望ましい。例えば増幅回路70を熱ノイズ低減重視の第1型のオペアンプOP1により構成すれば、増幅回路70のノイズを低減できる。またフィルタ部110を、フリッカノイズ低減重視の第2型のオペアンプOP2により構成すれば、フィルタ部110のノイズを低減できる。
しかしながら、このように増幅回路70を第1型のオペアンプOP1により構成し、フィルタ部110を第2型のオペアンプOP2により構成したとしても、基準電圧供給回路20により供給されるAGNDに熱ノイズやフリッカノイズが重畳されると、システム全体のSNRの向上が難しくなるということが判明した。
例えば第1の供給回路21からのAGNDが供給されて動作する増幅回路70では、増幅対象信号の周波数f1は図5(A)に示すように高い周波数になっており、この周波数f1では前述のように熱ノイズが支配的になっている。従って、増幅回路70として第1型のオペアンプを用いたとしても、第1の供給回路21からのAGNDに熱ノイズが重畳されてしまうと、結局、増幅回路70の熱ノイズが増加する。
この点、本実施形態では、第1の供給回路21が、基準電圧用の第1型のオペアンプOP1を有し、このOP1を用いてAGNDを供給している。そしてこの基準電圧用の第1型のオペアンプOP1は、図5(C)等で説明したように、熱ノイズ低減重視のオペアンプとなっている。従って、AGND線AGL1に重畳される熱ノイズを最小限に抑えることができ、増幅回路70での熱ノイズの増加を防止できる。
また第2の供給回路22からのAGNDが供給されて動作するフィルタ部110では、増幅対象信号の周波数f2は図5(A)に示すように低い周波数になっており、この周波数f2では前述のようにフリッカノイズが支配的になっている。従って、フィルタ部110として第2型のオペアンプを用いたとしても、第2の供給回路22からのAGNDにフリッカノイズが重畳されてしまうと、結局、フィルタ部110のフリッカノイズが増加する。
この点、本実施形態では、第2の供給回路22が、基準電圧用の第2型のオペアンプOP2を有し、このOP2を用いてAGNDを供給している。そしてこの基準電圧用の第2型のオペアンプOP2は、図5(C)等で説明したように、フリッカノイズ低減重視のオペアンプとなっている。従って、AGND線AGL2に重畳されるフリッカノイズを最小限に抑えることができ、フィルタ部110でのフリッカノイズの増加を防止できる。
なお第1の供給回路21からのAGNDはAGND線AGL1(広義には第1のアナログ基準電圧線)を介して供給される。一方、第2の供給回路22からのAGNDはAGND線AGL2(広義には第2のアナログ基準電圧線)を介して供給される。この場合に、AGND線AGL1とAGL2とが、基準電圧供給回路20から検出回路60に対して分離されて配線される。即ち2本のAGND線AGL1、AGL2が、レイアウト的に分離されて、検出回路60の増幅回路70、フィルタ部110に接続される。このようにすることで、AGND線AGL1からのノイズがAGND線AGL2に伝達されたり、AGND線AGL2からのノイズがAGND線AGL1に伝達される事態を防止できる。
例えばAGND線AGL2からの熱ノイズがAGND線AGL1に伝達されてしまうと、第1の供給回路21に熱ノイズ低減重視の第1型のオペアンプOP1を使用したとしても、AGL2からの熱ノイズが増幅回路70に伝達されてしまい、SNRが劣化する。同様に、AGND線AGL1からのフリッカノイズがAGND線AGL2に伝達されてしまうと、第2の供給回路22にフリッカノイズ低減重視の第2型のオペアンプOP2を使用したとしても、AGL1からのフリッカノイズがフィルタ部110に伝達されてしまい、SNRが劣化する。
この点、AGND線AGL1、AGL2をレイアウト的に分離して配線すれば、上記のような事態の発生を防止でき、システム全体のSNRを向上できる。
図10に、本実施形態の手法によりオペアンプのトランジスタのサイジングを行った場合の各回路のノイズレベルと、本実施形態の手法によるサイジングを行わない比較例の場合の各回路のノイズレベルを、棒グラフにより示す。図10においてQVAMP、DIFF、PGA、SYNCD、FLTは、各々、Q/V変換回路、差動増幅回路、後述する感度調整回路、同期検波回路、フィルタ部のノイズレベルを示す。
図10に示すように本実施形態によれば、AC信号を扱う回路(増幅回路)に対してAGNDを供給する第1の供給回路21と、DC信号を扱う回路(フィルタ部)に対してAGNDを供給する第2の供給回路22のそれぞれについて、オペアンプを使い分け、最適な低ノイズ設計を行った結果、システム全体を効率良く低ノイズ化することに成功している。
2.5 レイアウト
次に、第1型、第2型のオペアンプOP1、OP2のレイアウト手法について説明する。図11(A)は第1型のオペアンプOP1のレイアウト例であり、図11(B)は第2型のオペアンプOP2のレイアウト例である。
図11(B)において、H2は、第2型のオペアンプOP2を構成する素子(トランジスタ、キャパシタ又は抵抗等)のうち差動段トランジスタM1、M2の配置領域を示している。このH2の配置領域の面積をSdfとし、第2型のオペアンプを構成する素子のうち差動段トランジスタM1、M2以外の素子の配置領域の面積をSreとする。なお差動段トランジスタM1、M2以外の素子とは、例えば図4(A)のM1、M2以外のトランジスタM3、M4、M5、M6、M7や、キャパシタCF、抵抗RFなどである。この場合に図11(B)では、Sdf>Sreの関係が成り立つ。このような関係が成り立てば、WL積W1b×L1bを大きくすることができ、フリッカノイズを低減できる。
一方、図11(A)の第1型のオペアンプOP1では、H1に示すように差動段トランジスタM1、M2の配置領域は小さいため、Sdf>Sreの関係は成り立たない。その代わりに、バイアス電流IBD=Iaが大きくなるようなトランジスタのサイジングを行うことで、熱ノイズを低減している。
また図11(B)では、第2型のオペアンプOP2の差動段トランジスタM1は、並列接続された複数(J個)のトランジスタTR11、TR12、TR13、TR14により構成される。同様にOP2の差動段トランジスタM2は、並列接続された複数のトランジスタTR21、TR22、TR23、TR24により構成される。そしてH2に示す差動段トランジスタM1、M2の配置領域には、このように並列接続された複数のトランジスタTR11〜TR14やTR21〜TR24が配置される。
図11(B)ではX方向がチャネル長の方向となり、Y方向がチャネル幅の方向になる。そして並列接続されたTR11〜TR14やTR21〜TR24の各トランジスタのチャネル長はL1bになる。一方、並列接続されたTR11〜TR14やTR21〜TR24のトランジスタの個数をJ個(図11(B)ではJ=4)とすると、TR11〜TR14やTR21〜TR24の各トランジスタのチャネル幅はW11b=W1b/Jになる。
図11(B)のように並列接続されたトランジスタTR11〜TR14やTR21〜TR24を配置するようにすれば、WL積W1b×L1bを大きくしながらWL比W1b/L1bも大きくできるようになり、フリッカノイズを効率的に低減できる。
なお図11(B)では、能動負荷段トランジスタM3やM4も、並列接続された複数(I個)のトランジスタTR31、TR32やTR41、TR42により構成される。そして並列接続されたTR31、TR32やTR41、TR42の各トランジスタのチャネル長はL3bになる。一方、並列接続されたトランジスタTR31、TR32やTR41、TR42の個数をI個(図11(B)ではI=2)とすると、TR31、TR32やTR41、TR42の各トランジスタのチャネル幅はW33b=W3b/Iとなる。
そして図11(B)では、差動段トランジスタM1やM2の配置領域では、X方向にJ個(例えばJ=4)のトランジスタTR11〜TR14やTR21〜TR24が配置される一方で、能動負荷段トランジスタM3やM4の配置領域では、X方向にI個(I<J。例えばI=2)のトランジスタTR31、TR32やTR41、TR42が配置される。このようにすれば、図5(C)で説明したL1b<L3bの関係を満たしながら、M1、M2を構成するトランジスタTR11〜TR14、TR21〜TR24や、M3、M4を構成するトランジスタTR31〜TR32、TR41〜TR42を、矩形の配置領域に効率良く対称配置できる。これにより、レイアウト効率を向上できる。
図12に第3型のオペアンプOP3のレイアウト例を示す。図12においてH3は、差動段トランジスタM1、M2の配置領域を示している。図12においても図11(B)と同様にSdf>Sreの関係が成り立っており、WL積W1c×L1cを大きくすることができるため、フリッカノイズを低減できる。
また図12においても、差動段トランジスタM1やM2は、並列接続された複数のトランジスタTS11〜TS14やTS21〜TS24により構成される。そしてH3に示す差動段トランジスタM1、M2の配置領域には、このように並列接続された複数(J個)のトランジスタTS11〜TS14やTS21〜TS24が配置されている。
そして並列接続されたTS11〜TS14やTS21〜TS24の各トランジスタのチャネル長はL1cになり、チャネル幅はW11c=W1c/Jとなる。
図12と図11(B)を比較すれば明らかなように、図12の第3型のオペアンプOP3では、H3に示す差動段トランジスタM1、M2の配置領域の面積が図11(B)よりも更に大きくなっている。これにより、フリッカノイズを図11(B)よりも更に低減できるオペアンプを実現できる。
2.6.基準電圧供給回路
図13に基準電圧供給回路20の詳細な構成例を示す。なお基準電圧供給回路20は図13の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
基準電圧供給回路20は第1、第2、第3の供給回路21、22、23を含む。また基準電圧発生回路26を含む。
第1の供給回路21(第1のインピーダンス変換回路)は、例えば基準電圧用の第1型のオペアンプOP1を用いて、電圧のインピーダンス変換を行う。即ち、第1の供給回路21が含む第1型のオペアンプOP1は、その反転入力端子(広義には第2の入力端子)が出力端子に接続されたボルテージフォロワ接続のオペアンプになっており、OP1の出力端子はAGND線AGL1に接続されている。
また第2の供給回路22(第2のインピーダンス変換回路)は、例えば基準電圧用の第2型のオペアンプOP2を用いて、電圧のインピーダンス変換を行う。即ち、第2の供給回路22が含む第2型のオペアンプOP2は、その反転入力端子(第2の入力端子)が出力端子に接続されたボルテージフォロワ接続のオペアンプになっており、OP2の出力端子はAGND線AGL2に接続されている。
第3の供給回路23は、第1、第2の供給回路21、22の前段側に設けられ、第1、第2の供給回路21、22に対して出力電圧V3Qを供給する。例えば第1、第2の供給回路21、22は、第3の供給回路23からの出力電圧V3Qのインピーダンス変換を行って、AGNDを出力する。
第3の供給回路23は、図5(C)、図12で説明した第3型のオペアンプOP3を含む。また抵抗RJ1、RJ2、RJ3により構成される電圧分割回路を含むことができる。
基準電圧発生回路26は、AGNDを生成するための基準電圧VRを発生する。この基準電圧発生回路26としては、例えばバンドギャップにより基準電圧VRを発生する回路を採用できる。
例えば図13において、ノードNJ1の電圧は、第3型のオペアンプOP3のイマジナリーショートにより、基準電圧VRと等しくなる。従って、抵抗RJ2、RJ3の抵抗値をR2、R3とすると、第3の供給回路23の出力電圧はV3Q=VR×{(R2+R3)/R3}となる。第1、第2の供給回路21、22は、この出力電圧V3Q=AGND=VR×{(R2+R3)/R3}の電圧のインピーダンス変換を行う。これによりAGNDの電位安定化が図られる。
さて、基準電圧用の第3型のオペアンプOP3の差動部の差動段トランジスタのチャネル幅をW1cとし、チャネル長をL1cとし、差動部に流れるバイアス電流をIcとしたとする。この場合に、W1c×L1c>W1a×L1a、Ic>Ibの関係が成り立つようになっている。
即ち第1の供給回路21は、第3の供給回路23からの出力電圧V3Qを受けて、AGNDを増幅回路70に供給する。従って、第3の供給回路23の出力電圧V3Qに熱ノイズが重畳されると、第1の供給回路21として熱ノイズ低減重視の第1型のオペアンプOP1を用いたとしても、V3Qに重畳された熱ノイズが増幅回路70に伝達されてしまう。この結果、システム全体のSNRが劣化する。
また第2の供給回路22は、第3の供給回路23からの出力電圧V3Qを受けて、AGNDをフィルタ部110に供給する。従って、第3の供給回路23の出力電圧V3Qにフリッカノイズが重畳されると、第2の供給回路22としてフリッカノイズ低減重視の第2型のオペアンプOP2を用いたとしても、V3Qに重畳されたフリッカノイズがフィルタ部110に伝達されてしまう。この結果、システム全体のSNRが劣化する。
この点、図13の第3の供給回路23の第3型のオペアンプOP3では、W1c×L1c>W1a×L1a、Ic>Ibの関係が成り立つ。更に望ましくは、W1c×L1c>W1b×L1b、Ic>Iaの関係が成り立つ。従って、第3型のオペアンプOP3は、熱ノイズ及びフリッカノイズの両方が低いオペアンプとなる。例えば第3の型のオペアンプOP3は、図12のレイアウト例に示すように、WL積も大きく、バイアス電流も大きい。従って、熱ノイズ及びフリッカノイズの両方において非常に低ノイズなオペアンプになる。
このように、第3の供給回路23として熱ノイズ及びフリッカノイズの両方において低ノイズな第3型のオペアンプOP3を用いれば、第3の供給回路23の出力電圧V3Qの熱ノイズ及びフリッカノイズを最小限に抑えることができる。従って、出力電圧V3Qの熱ノイズが第1の供給回路21を介して増幅回路70に伝達したり、出力電圧V3Qのフリッカノイズが第2の供給回路22を介してフィルタ部110に伝達する事態を、最小限に抑えることが可能になり、システム全体のSNRを大幅に向上できる。
3.第1の変形例
図14に本実施形態の第1の変形例を示す。この第1の変形例では、フィルタ部110が出力回路116を含み、基準電圧供給回路20が第4の供給回路24を含む。
出力回路116は、出力信号のインピーダンス変換を行う回路であり、出力バッファとして機能する。なお出力回路116にポストフィルタとしての機能を持たせてもよい。
第4の供給回路24は、出力回路116に対してAGND(アナログ基準電圧)を供給する回路である。この第4の供給回路24は、第2型のオペアンプOP2を含む。
図14において、第1の供給回路21からのAGNDはAGND線AGL1(第1のアナログ基準電圧線)を介して供給され、第2の供給回路22からのAGNDはAGND線AGL2(第2のアナログ基準電圧線)を介して供給される。そして第4の供給回路24からのAGNDは、AGND線AGL3(広義には第3のアナログ基準電圧線)を介して出力回路116に供給される。即ちフィルタ部110のうち出力回路116以外の回路である前段側回路115(例えばプリフィルタ、SCF)に対しては、AGND線AGL2を介してAGNDが供給される一方で、出力回路116に対してはAGND線AGL3を介してAGNDが供給される。
例えば図15に検出回路60のレイアウト例を示す。図15に示すように、AGND線であるAGL1、AGL2、AGL3は、基準電圧供給回路20から検出回路60に対して分離されて配線される。即ち3本のAGND線AGL1、AGL2、AGL3が、レイアウト的に分離されて、各々、増幅回路70、フィルタ部110の前段側回路115、出力回路116に接続される。このようにすることで、AGL1からのノイズがAGL2に伝達されたり、AGL2からのノイズがAGL3に伝達されたり、AGL3からのノイズがAGL1に伝達される事態を防止できる。
即ち、フィルタ部110の前段側回路115と出力回路116では、増幅対象信号の周波数は共に低い周波数f2となり、フリッカノイズが支配的な周波数となる。従って、これらの前段側回路115、出力回路116に対してAGNDを供給する第2の供給回路22、第4の供給回路24には、フリッカノイズ低減重視の第2型のオペアンプOP2が使用される。
しかしながら、例えば前段側回路115が後述するようなSCF(スイッチト・キャパシタ・フィルタ)などを有する場合に、このSCFで使用されるクロックがノイズ源となってSNRが劣化するおそれがある。即ち前段側回路115(SCF)で発生したクロックノイズが、出力回路116の出力信号VSQに重畳されるおそれがある。特にジャイロセンサでは、出力信号VSQの電圧をA/D変換することで、角速度情報を検出している。従って、出力信号VSQの電圧が、上述のクロックノイズが原因で揺れると、誤った角速度情報が検出されるおそれがある。
そこで図14では、第2、第4の供給回路22、24が同じ第2型のオペアンプOP2を使用しているのにもかかわらず、第2の供給回路22のAGND線AGL2と第4の供給回路24のAGND線AGL3を、敢えてレイアウト的に分離している。このようにすれば、前段側回路115で発生したクロックノイズ等が、AGND線AGL2からAGL3に伝達されて出力信号VSQに重畳されてしまう事態を防止でき、角速度情報の誤検出等を防止できる。
なお図16に、図14の第1の変形例で使用される基準電圧供給回路20の構成例を示す。図16では、図13の構成に加えて第4の供給回路24が設けられている。第4の供給回路24(第4のインピーダンス変換回路)は、例えば基準電圧用の第2型のオペアンプOP2を用いて、電圧のインピーダンス変換を行う。即ち、第4の供給回路24が含む第2型のオペアンプOP2は、その反転入力端子(第2の入力端子)が出力端子に接続されたボルテージフォロワ接続のオペアンプになっており、OP2の出力端子はAGND線AGL3に接続されている。このようなインピーダンス変換機能を有する第4の供給回路24を設けることで、AGND線AGL2からのノイズがAGND線AGL3に伝達される事態を効果的に防止できる。
4.第2の変形例
図17に本実施形態の第2の変形例を示す。この第2の変形例は検出回路60の詳細な構成例を示すものである。
4.1 増幅回路
図17の増幅回路70は、Q/V変換回路72、74、差動増幅回路76を含む。Q/V(I/V)変換回路72、74は、振動子10で発生した電荷(電流)を電圧に変換する。差動増幅回路76は、Q/V変換回路72、74からの出力信号VS1P、VS1Mの差動増幅を行う。
Q/V変換回路72は、ノードNA1とNA2の間に設けられるキャパシタCA1及び抵抗RA1と、オペアンプ(演算増幅器)OPA1を含み、ローパスフィルタの周波数特性を有する。オペアンプOPA1の反転入力端子(第1の入力端子)には入力ノードNA1が接続され、非反転入力端子(第2の入力端子)にはAGND(基準電源電圧)が接続される。Q/V変換回路74も同様の構成となる。
図17の回路72、74を、Q/V変換回路(電荷/電圧変換回路)として機能させる場合には、カットオフ周波数fc=1/2πCRが駆動周波数fdよりも十分に小さくなるように、CA1の容量値とRA1の抵抗値を設定する。これにより共振周波数fdにおいて位相が約−90度(90deg)だけ変化するようになる。
一方、回路72、74を、I/V変換回路(電流/電圧変換回路)として機能させる場合には、カットオフ周波数fc=1/2πCRが駆動周波数fdよりも十分に大きくなるように、CA1の容量値とRA1の抵抗値を設定すればよい。
差動増幅回路76は、抵抗RB1、RB2、RB3、RB4とオペアンプOPBを含む。RB1、RB2の抵抗比とRB3、RB4の抵抗比を等しくすることで、差動増幅回路76は、互いに逆相の信号である入力信号VS1P、VS1Mの差分を増幅する差動増幅を行う。この差動増幅により、振動子10からQ/V変換回路72、74に入力されるコモンモードノイズや静電結合漏れ等の不要信号の除去が可能になる。
そして本実施形態では、基準電圧供給回路20の第1の供給回路21は、基準電圧用の第1型のオペアンプOP1を用いて、これらのQ/V変換回路72、74(第1、第2の電荷/電圧変換回路又は第1、第2の電流/電圧変換回路)、差動増幅回路76に対してAGND(アナログ基準電圧)を供給する。なお、図17のQ/V変換回路72、74、差動増幅回路76のオペアンプOPA1、OPA2、OPBについても、第1型のオペアンプOP1を用いることが望ましい。
このようにすれば、熱ノイズが支配的な高い周波数帯域(駆動側共振周波数の帯域)の信号を増幅するQ/V変換回路72、74、差動増幅回路76に対して、熱ノイズ低減重視の第1型のオペアンプOP1を用いて、AGNDを供給できるようになる。この結果、Q/V変換回路72、74、差動増幅回路76の熱ノイズを低減でき、システム全体のSNRを向上できる。
4.2 感度調整回路
図17では、検出回路60が、同期検波回路100の前段側に設けられ、ゲインを可変に制御して感度(出力電圧の単位角速度当たりの変化量)の調整を行う感度調整回路80を含む。
このように同期検波回路100の前段側に感度調整回路80(Programmable Gain Amp)を設ければ、DC信号ではなく、周波数fdの信号の状態で感度調整が行われるようになる。従って、周波数が高いほど小さくなるフリッカノイズの悪影響を最小限に抑えることができる。またフィルタ部110の後段側に感度調整回路を設ける手法に比べて、感度調整回路80の前段側の回路ブロックの数が減るため、これらの回路ブロックのノイズを感度調整回路80が増幅することによるSNRの劣化を、最小限に抑えることができる。
図17の感度調整回路80は非反転増幅型の例である。なお感度調整回路80として反転増幅型の回路を用いてもよい。この図17の感度調整回路80は、可変ゲインアンプ(PGA)として動作すると共にハイパスフィルタとして動作する。またアクティブフィルタであるハイパスフィルタと可変ゲインアンプとで、オペアンプOPDが共用される。
具体的には、この感度調整回路80では、出力ノードND3と出力タップQTの間の可変抵抗RD2の抵抗値と、出力タップQTとAGNDのノードの間の可変抵抗RD1の抵抗値が、感度調整データDPGAに基づいて可変に制御される。これにより、感度調整回路80のゲインが調整されて、感度調整が行われる。例えば可変抵抗RD1、RD2の抵抗値をR1、R2とすると、PGAである感度調整回路80のゲインはG=(R1+R2)/R1になる。
この感度調整回路80を用いた感度調整は、具体的には以下のように実現する。まず図18(A)に示すように、ジャイロセンサの製造後に検出装置30の出力電圧VQをモニタする。そして、例えばジャイロセンサを静止状態から所与の回転角速度で回転させ、その時の出力電圧VQの変化量(図18(A)の直線の傾き)である感度を求める。そして求められた感度を、基準感度に一致させるための調整データDPGAを、図示しない不揮発性メモリ等に書き込む。すると感度調整回路80は、検出装置30の感度が基準感度に一致するように、上記の調整データDPGAに基づいて、オペアンプのゲインを調整するようになる。
また図17の感度調整回路80は、可変ゲインアンプとして動作すると共に、例えばハイパスフィルタとして動作する。具体的には、キャパシタCD1、抵抗RD3、オペアンプOPDにより、ハイパスのアクティブフィルタが構成される。即ちオペアンプOPDは、キャパシタCD1、抵抗RD3で構成されるハイパスフィルタのバッファとして機能する。また、可変抵抗RD1、RD2、オペアンプOPDにより、可変ゲインアンプが構成される。即ち、オペアンプOPDが、ハイパスのアクティブフィルタと可変ゲインアンプとで共用されている。
感度調整回路80をハイパスフィルタとして動作させれば、DC成分をカットでき、可変ゲインアンプ(PGA)によりDC信号が増幅されてしまう事態を防止できる。従って、感度調整回路80の可変ゲインアンプや後段側のオペアンプ(例えば同期検波回路のオペアンプ)が、過入力により飽和動作状態になり、出力がオーバフローしてしまうなどの事態を防止できる。またこのハイパスフィルタによりDCノイズも除去でき、SNRの向上を図ることも可能になる。
また感度調整回路80では、ハイパスのアクティブフィルタと可変ゲインアンプとでオペアンプOPDが共用される。従って、アクティブフィルタ用のオペアンプと可変ゲインアンプ用のオペアンプを別々に設ける場合に比べて、オペアンプの個数を減らすことができる。従って、回路の小規模化を図れると共に、ノイズ源となる回路ブロックの数も減るため、SNRを向上できる。
そして本実施形態では、基準電圧供給回路20の第1の供給回路21が、図5(C)、図11(A)で説明した基準電圧用の第1型のオペアンプOP1を用いて、感度調整回路80に対してAGND(アナログ基準電圧)を供給する。
このようにすれば、熱ノイズが支配的な高い周波数帯域(駆動側共振周波数の帯域)の信号を扱う感度調整回路80に対して、熱ノイズ低減重視の第1型のオペアンプOP1を用いてAGNDを供給できるようになる。この結果、感度調整回路80の熱ノイズを低減でき、システム全体のSNRを向上できる。
4.3 同期検波回路
同期検波回路100は、駆動回路40からの同期信号CLKに基づいて同期検波を行う。この同期検波回路100は、同期信号CLKでオン・オフ制御されるスイッチング素子SE1と、反転同期信号CLKNでオン・オフ制御されるスイッチング素子SE2を含み、シングルバランス・ミキサ方式で同期検波を行う。スイッチング素子SE1には信号VS5が入力され、スイッチング素子SE2には、信号VS5の反転信号VS5Nが入力される。
図19に、同期検波を説明するための信号波形例を示す。図19に示すように、同期信号CLKがHレベルとなる第1の期間T1では、入力信号VS5が信号VS6として出力端子に出力され、同期信号CLKがLレベルとなる第2の期間T2では、入力信号VS5の反転信号VS5Nが信号VS6として出力端子に出力される。この同期検波により、所望信号であるジャイロ出力信号を検出して抽出できる。なお同期検波回路100としてダブルバランス・ミキサ方式を採用してもよい。
図17では、同期検波回路100がオフセット調整回路90(0点調整回路)を含む。このオフセット調整回路90は、図18(B)に示すように検出装置30の出力信号VSQの初期オフセット電圧(オフセット電圧)を除去する調整を行う。例えばティピカル温度である25℃の時に、出力信号VSQの電圧が基準出力電圧と一致するようにオフセットの調整処理を行う。
オフセット調整回路90は、D/A変換回路92と加算回路(加減算回路)94を含む。D/A変換回路92は、初期オフセットの調整データDDAをアナログの初期オフセット調整電圧VAに変換する。
加算回路94は、入力信号VS5の電圧に対して、D/A変換回路92からの調整電圧VAを加算する。この加算回路94は、ノードNE5とNE6、NE1、NE2の間にそれぞれ設けられた抵抗RE1、RE2、RE3を含む。また、その反転入力端子にノードNE5が接続され、その非反転入力端子にAGNDのノードが接続されるオペアンプOPEを含む。
例えば図18(B)に示すように、ジャイロセンサの製造後に検出装置30の出力信号VSQの電圧をモニタする。そしてVSQの電圧を基準出力電圧に一致させるための初期オフセットの調整データを、図示しない不揮発性メモリ等に書き込む。そしてこの不揮発性メモリ等に書き込まれた調整データDDAがD/A変換回路92に入力され、D/A変換回路92は、DDAに応じた初期オフセットの調整電圧VAを出力する。すると、加算回路94は、この調整電圧VAを、入力信号VS5の電圧に加算することで、初期オフセット電圧を除去する。
例えば加算回路94の抵抗RE1、RE2、RE3の抵抗値が全て等しいとする。また入力信号VS5の電圧をV1とし、初期オフセットの調整電圧をVAとし、加算回路94の出力電圧をV2とする。すると、V2=−(V1+VA)が成り立つ。従って、同期信号CLKがHレベルになり、スイッチング素子SE1がオン状態になり、スイッチング素子SE2がオフ状態になると、同期検波回路100からは、入力信号VS5の電圧V1が出力される。次に、同期信号CLKがLレベルになり、スイッチング素子SE1がオフ状態になり、スイッチング素子SE2がオン状態になると、同期検波回路100からは、電圧V2=−(V1+VA)が出力される。即ち入力信号VS5の電圧V1に調整電圧VAを加算した信号の反転信号が出力されるようになる。これにより、調整電圧の加算と、同期検波を両立できる。なお図17においてオフセット調整回路90を同期検波回路100内に設けない変形実施も可能である。
4.4 離調周波数
図3(A)〜図3(C)で説明した不要信号のうち、離調周波数Δf=|fd−fs|に起因する不要信号は、ジャイロの検出信号に検出側共振周波数fsの信号が混入し、この検出信号が同期検波回路100により同期検波されることにより発生する。例えばジャイロセンサの応答を良くするために、検出用振動子をアイドリング的に微少振幅で固有共振周波数fsにて振動させる場合がある。或いは、ジャイロセンサの外部からの外部振動が振動子に加わることで、検出用振動子が固有共振周波数fsにて振動してしまう場合がある。そしてこのように検出用振動子が周波数fsで振動すると、同期検波回路100に入力される信号VS5に周波数fsの信号が混入される。そして同期検波回路100は、周波数fdの同期信号CLKに基づき同期検波を行うため、周波数fdとfsの差に相当する離調周波数Δf=|fd−fs|の不要信号が生成されてしまう。
ここで、離調周波数Δf=|fd−fs|は、fd、fsに比べて十分に小さい。従って、この離調周波数Δfの成分の不要信号を除去するためには、図20に示すような急峻な減衰特性が必要になる。従って、連続時間型のローパスフィルタだけでは、このような離調周波数Δfの成分の不要信号の除去が難しいという課題がある。
このような課題を解決するために図17では、フィルタ部110に、離散時間型フィルタであるSCF(スイッチト・キャパシタ・フィルタ)114を設けている。このSCF114は、振動子の駆動側共振周波数fdと検出側共振周波数fsとの差に対応する離調周波数Δf=|fd−fs|の成分を除去し、所望信号の周波数成分(DC成分)を通過させる周波数特性を有する。またフィルタ部110は、SCF114の前段側に設けられたプリフィルタ(前置フィルタ)112と、SCF114の後段側に設けられ、出力バッファ及びポストフィルタ(後置フィルタ)として機能する出力回路116を含む。これらのプリフィルタ112、出力回路116は連続時間型フィルタになっている。
図17に示すように、フィルタ部110にSCF114(広義には離散時間型フィルタ)を設ければ、図20に示すような急峻な減衰特性の実現も容易になる。従って、離調周波数Δfが、周波数fdに比べて極めて小さい場合にも、離調周波数Δfの周波数帯の不要信号の成分を、通過帯域の所望信号に悪影響を与えることなく、確実且つ容易に除去できる。
また連続時間型フィルタでは、フィルタを構成するキャパシタの容量値C、抵抗の抵抗値Rがばらつくと、フィルタの周波数特性もばらついてしまい、安定した周波数特性を得ることが難しい。例えばC、Rの絶対値は±20パーセント程度ばらつき、連続時間型フィルタ(RCフィルタ)のカットオフ周波数はC×Rで決まるため、ばらつきが大きくなる。そしてカットオフ周波数がばらつくと、通過帯域にある所望信号の振幅減衰や位相変化を生じ、信号品質が劣化する。
これに対してSCF114では、容量比やサンプリング周波数(クロック周波数)によりフィルタ特性を決めることができる。例えば容量比の精度は0.1パーセント以下であるため、カットオフ周波数のばらつきも少ない。従って、SCF114によれば、通過帯域の所望信号を通過させながら離調周波数Δfの不要信号を確実に除去するという急峻な減衰特性を、容易に実現できる。
なおSCF114は、図17に示すようにスイッチト・キャパシタ回路210、212、214と、キャパシタCG4、CG5、CG6、CG7と、オペアンプOPG1、OPG2を含む。なおSCF114の構成は図17に限定されず、公知の種々の構成を用いることができる。
4.5 プリフィルタの周波数特性
図17のようにフィルタ部110にSCF114を設けた場合、SCF114では離散時間で信号をサンプリングするため、サンプリングによる周波数の折り返し現象であるエイリアシングが生じる。
このようなエイリアシングの悪影響を防止するために、図17では、SCF114の前段側にアンチエイリアシング用のプリフィルタ112(広義には連続時間型フィルタ)を設けている。即ちサンプリング周波数をfsp(=fd)とした場合に、プリフィルタ112に、fsp/2(=fd/2)以上の周波数成分を除去するアンチエイリアシングの周波数特性を持たせている。
この場合、所望信号の周波数帯域は図20に示すように例えばfa0以下であり、周波数が低い。一方、SCF114のサンプリング周波数fspは、fa0の例えば50倍〜500倍程度であり、周波数が高い。従って、一般的なアンチエイリアシング用のプリフィルタであれば、それほど急峻な減衰特性は必要ない。
しかしながら、ジャイロセンサのように微少信号を扱うセンサでは、一般的なアンチエイリアシングの減衰特性では、不要信号を除去できないことが判明した。即ちジャイロセンサの検出信号では、不要信号の振幅は所望信号の振幅の例えば100〜500倍程度となる。従って、一般的なアンチエイリアシングの減衰特性では、不要信号の振幅が所望信号(DC成分)の振幅よりも大きくなってしまい、SCF114のサンプリングによるDC成分への折り返し等により、SNRが劣化してしまう。
そこで、連続時間型フィルタであるプリフィルタ112に対して、同期検波回路100による同期検波により周波数k×fd(kは自然数)の周波数帯域に現れる不要信号の振幅を、所望信号(最小分解能)の振幅以下に減衰する周波数特性(フィルタ特性、減衰特性)を持たせることが望ましい。なお所望信号の振幅は、所望信号の最小分解能に対応する振幅であり、dps(degree per second)に対応する振幅である。また所望信号の振幅は、DCの周波数領域での所望信号の振幅である。
このようにすれば、所望信号の例えば100〜500倍程度の振幅の不要信号が周波数k×fdに現れた場合にも、この不要信号の周波数成分をプリフィルタ112により確実に除去できるようになる。
また図17では、アンチエイリアシング用のプリフィルタ112を、同期検波により周波数k×fdに現れる不要信号を除去するフィルタとして兼用している。このようにすれば、周波数k×fdに現れる不要信号を除去するフィルタを別に設ける必要がなくなる。従って、回路の小規模化を図れると共に、ノイズ源となる回路ブロックの数も減るため、SNRを向上できる。
また、システム構成の簡素化のためには、SCF114のサンプリング周波数をfsp=fdとすることが望ましい。そしてfsp=fdにすると、SCF114でのサンプリングにより、fd、2fdの不要信号が、ぴったりとDCに折り返してしまう。
一方、同期検波前にfdに存在した所望信号は、同期検波によりDCに現れる。従って、何ら対策を施さないと、fd、2fdに存在する振幅の大きい不要信号の折り返しにより、DCの所望信号の品質が極めて劣化する。具体的には、fd、2fdの不要信号が折り返して、所望信号の最小分解能よりも大きい不要信号がDCに重畳されると、ジャイロセンサが静止状態であっても、あたかもジャイロセンサが一定の角速度で回転しているかのような偽情報を与えてしまう。
このような問題を解決するために図17では、SCF114の前段のプリフィルタ112に対して、下記のような周波数特性を持たせている。
例えば図21にプリフィルタの周波数特性を模式的に示す。図21のD1に示すように、プリフィルタはfsp/2(=fd/2)において十分な減衰特性を有する。従って、SCF114でのサンプリングによるランダムノイズ(熱ノイズ、フリッカノイズ等)の折り返しによりSNRが劣化してしまう事態を防止できる。
またプリフィルタ112が2次のローパスフィルタである場合には、減衰傾度は−40dB/decとなる。そして所望信号(DC成分)の振幅(最小分解能)をA0とし、周波数k×fd(kは自然数)に現れる不要信号の振幅をAkとし、周波数fdでのフィルタの減衰率をaとしたとする。この場合に、プリフィルタ112には、Ak×(a/k2)≦A0が成り立つように不要信号の振幅を減衰させる周波数特性を持たせればよい。
例えば図21のD2では、周波数fdに現れる不要信号の振幅はA1であり、周波数fdでのフィルタの減衰率(減衰度)はaである。従って、A1×a≦A0が成り立つようにする。
また図21のD3では、周波数2fdに現れる不要信号の振幅はA2であり、周波数2fdでのフィルタの減衰率は、プリフィルタが2次であるため、a/k2=a/22=a/4である。従って、A2×(a/4)≦A0が成り立つようにする。
また図21には示していないが、周波数3fdに現れる不要信号の振幅はA3であり、周波数3fdでのフィルタの減衰率は、プリフィルタが2次であるため、a/k2=a/32=a/9である。従って、A3×(a/9)≦A0が成り立つようにする。
以上のような条件が成り立つようにすれば、プリフィルタ112が2次のローパスフィルタである場合に、周波数fd、2fd、3fdの周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰できるようになる。
またプリフィルタ112が1次のローパスフィルタである場合には、減衰傾度は−20dB/decとなる。従って、この場合、プリフィルタ112には、Ak×(a/k)≦A0が成り立つように不要信号の振幅を減衰させる周波数特性を持たせればよい。
例えば、周波数fdに現れる不要信号の振幅はA1であり、周波数fdでのフィルタの減衰率はaであるため、A1×a≦A0が成り立つようにする。
また周波数2fdに現れる不要信号の振幅はA2であり、周波数2fdでのフィルタの減衰率は、プリフィルタ112が1次であるため、a/k=a/2である。従って、A2×(a/2)≦A0が成り立つようにする。
また周波数3fdに現れる不要信号の振幅はA3であり、周波数3fdでのフィルタの減衰率は、プリフィルタ112が1次であるため、a/k=a/3である。従って、A3×(a/3)≦A0が成り立つようにする。
以上のような条件が成り立つようにすれば、プリフィルタ112が1次のローパスフィルタである場合に、周波数fd、2fd、3fdの周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰できるようになる。
通常のアンチエイリアシング用のプリフィルタは、1次のローパスフィルタで構成される。これに対して図17では、振幅の大きい不要信号を除去するために、プリフィルタ112を2次のローパスフィルタとして動作させている。この2次のローパスフィルタによれば、減衰傾度が−40dB/decになるため、振幅の大きい不要信号でも容易に除去できるようになる。例えば図21において周波数fd、2fdでの不要信号の振幅A1、A2が所望信号の振幅A0の100〜500倍程度である場合には、周波数fd、2fdにおいて例えば−40dB〜−60dB程度の減衰度が必要になる。2次のローパスフィルタであれば、このような減衰度も容易に得ることができる。
そして本実施形態では、基準電圧供給回路20の第2の供給回路22が、図5(B)、図5(C)や図11(B)で説明した基準電圧用の第2型のオペアンプOP2を用いて、プリフィルタ112(連続時間型フィルタ)やSCF114(離散時間型フィルタ)に対してAGND(アナログ基準電圧)を供給する。また図14で説明した第4の供給回路24が、基準電圧用の第2型のオペアンプOP2を用いて、出力回路116に対してAGNDを供給する。具体的には、第2の供給回路22はオペアンプOPH、OPG1、OPG2に対してAGNDを供給し、第4の供給回路24はオペアンプOPIに対してAGNDを供給する。なおオペアンプOPH、OPG1、OPG2、OPIについても、第2型のオペアンプを用いることが望ましい。
即ち図17では、離調周波数に起因する不要信号を除去するために、急峻な減衰特性を持つSCF114を用いており、このSCF114を実現するためには、オペアンプOPG1、OPG2が必要になる。
また図17では、アンチエイリアシング用のプリフィルタ112を、同期検波により周波数k×fdに現れる不要信号を除去するフィルタとして兼用している。このため、プリフィルタ112として例えば2次のアクティブのローパスフィルタを用いており、このアクティブのローパスフィルタを実現するためには、オペアンプOPHが必要になる。
更に図17では、出力回路116を、出力信号VSQのインピーダンス変換を行う出力バッファとして機能させると共にSCF114のポストフィルタとしても機能させている。そして、このような出力バッファの機能とポストフィルタの機能を実現するためには、オペアンプOPIが必要になる。
このようにフィルタ部110には、多数のオペアンプOPH、OPG1、OPG2、OPIが設けられており、これらのオペアンプのノイズレベルが高いと、システム全体のSNRが大幅に劣化する。
この点、本実施形態では、フリッカノイズが支配的な低い周波数帯域(所望信号の周波数の帯域)の信号を扱うオペアンプOPH、OPG1、OPG2、OPIに対して、フリッカノイズ低減重視の第2型のオペアンプOP2を用いてAGNDを供給できる。従って、このように多数のオペアンプを用いた場合にも、フィルタ部110のフリッカノイズを最小限に抑えることができ、システム全体のSNRを向上できる。
5.電子機器
図23に本実施形態の検出装置30を含むジャイロセンサ510(広義にはセンサ)と、ジャイロセンサ510を含む電子機器500の構成例を示す。なお電子機器500、ジャイロセンサ510は図23の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器500としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、携帯型情報端末等の種々のものが考えられる。
電子機器500はジャイロセンサ510と処理部520を含む。またメモリ530、操作部540、表示部550を含むことができる。処理部(CPU、MPU等)520はジャイロセンサ510等の制御や電子機器500の全体制御を行う。また処理部520は、ジャイロセンサ510により検出された情報(角速度情報、物理量)に基づいて処理を行う。例えば検出された角速度情報に基づいて、手ぶれ補正、姿勢制御、GPS自律航法などのための処理を行う。メモリ(ROM、RAM等)530は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部540はユーザが電子機器500を操作するためのものであり、表示部550は種々の情報をユーザに表示する。本実施形態の検出装置30によれば、電子機器500に組み込まれるジャイロセンサ510として、小型のセンサを採用できる。これにより、電子機器500のコンパクト化、低コスト化を実現できる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(物理量トランスデューサ、センサ、アナログ基準電圧、離散時間型フィルタ等)と共に記載された用語(振動子、ジャイロセンサ、AGND、SCF等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また振動子の構造、検出装置やセンサや電子機器の構成も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。また基準電圧供給回路、増幅回路、感度調整回路、同期検波回路、フィルタ部の構成、動作も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。