JP2008064663A

JP2008064663A - 検出装置、センサ及び電子機器

Info

Publication number: JP2008064663A
Application number: JP2006244098A
Authority: JP
Inventors: Nobuyuki Imai; 信行今井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-09-08
Filing date: 2006-09-08
Publication date: 2008-03-21
Anticipated expiration: 2026-09-08
Also published as: JP5055904B2

Abstract

【課題】低ノイズでの検出処理を実現できる検出装置、センサ及び電子機器の提供。
【解決手段】検出装置は、駆動信号により駆動される物理量トランスデューサから検出信号を受け、検出信号から所望信号を検出する検出回路を含む。検出回路は、物理量トランスデューサからの検出信号を増幅する増幅回路と、増幅回路により増幅された信号に対する同期検波を同期信号ＣＬＫに基づいて行う同期検波回路１００を含み、同期検波回路１００は、同期信号ＣＬＫに基づいて、ダブルバランス・ミキサ方式で同期検波を行う。
【選択図】図７

Description

本発明は、検出装置、センサ及び電子機器に関する。

デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム等の電子機器には、外的な要因で変化する物理量を検出するためのジャイロセンサが組み込まれている。このようなジャイロセンサは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。

そして近年、ジャイロセンサの１つとして圧電型の振動ジャイロセンサが注目されている。そのなかでも、圧電材料として水晶が用いられる水晶圧電振動ジャイロセンサは、多くの装置への組み込み向けに最適なセンサとして期待が寄せられている。

この振動ジャイロセンサでは、振動子からの検出信号は、駆動周波数をキャリア周波数とし、角速度レベル（コリオリ力）を振幅とするＡＭ変調信号として出力される。この角速度レベルは、一般的には、検出装置が含む同期検波回路とローパスフィルタの構成により検出される。そして従来の振動ジャイロセンサの検出装置では、この同期検波回路として、スイッチング・ミキサ方式やシングルバランス・ミキサ方式の回路が用いられてきた。

しかしながら、このような従来方式の同期検波回路では、ミキサ・ゲインが２／π以下にとどまる。このため、ジャイロ出力信号のＳＮＲ（Signal-to-Nose Ratio）には限界があった。特に近年、振動ジャイロセンサでは、振動子の軽量小型化に伴い、振動子からのジャイロ検出信号（検出電流）のレベルが、非常に微弱になってきている。このため、上記ＳＮＲの問題は更に深刻となる。
特開平３−２２６６２０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低ノイズでの検出処理を実現できる検出装置、センサ及び電子機器を提供することにある。

本発明は、駆動信号により駆動される物理量トランスデューサから検出信号を受け、前記検出信号から所望信号を検出する検出回路を含み、前記検出回路は、前記物理量トランスデューサからの前記検出信号を増幅する増幅回路と、前記増幅回路により増幅された信号に対する同期検波を、同期信号に基づいて行う同期検波回路とを含み、前記同期検波回路は、前記同期信号に基づいて、ダブルバランス・ミキサ方式で同期検波を行う検出装置に関係する。

本発明によれば、物理量トランスデューサからの検出信号が増幅回路により増幅され、増幅後の信号に対して同期検波が行われる。そして本発明では、この同期検波が、ダブルバランス・ミキサ方式で行われる。このようにすれば、例えばシングルバランス・ミキサ方式で同期検波を行う場合に比べて、ミキサ・ゲインを大きくすることができる。これにより、同期検波回路の後段の回路を小さなゲインに設定することなどが可能になり、低ノイズでの検出処理を実現できる。

また本発明では、前記同期検波回路は、前記同期信号が第１の電圧レベルとなる第１の期間では、前記増幅回路により増幅された第１の信号に対応する信号を、第１の出力信号として出力し、前記第１の信号の反転信号となる第２の信号に対応する信号を、第２の出力信号として出力し、前記同期信号が第２の電圧レベルとなる第２の期間では、前記第２の信号に対応する信号を、前記第１の出力信号として出力し、前記第１の信号に対応する信号を、前記第２の出力信号として出力するようにしてもよい。

このようにすれば、ミキサ・ゲインを大きくできる第１、第２の出力信号の出力が可能になる。

また本発明では、前記同期検波回路は、前記増幅回路により増幅された第１の信号に対応する信号が入力される第１の入力ノードと、第１の出力信号が出力される第１の出力ノードとの間に設けられ、前記同期信号が第１の電圧レベルとなる第１の期間においてオンになる第１のスイッチング素子と、前記第１の信号の反転信号となる第２の信号に対応する信号が入力される第２の入力ノードと、前記第１の出力ノードとの間に設けられ、前記同期信号が第２の電圧レベルとなる第２の期間においてオンになる第２のスイッチング素子と、前記第２の入力ノードと、第２の出力信号が出力される第２の出力ノードとの間に設けられ、前記第１の期間においてオンになる第３のスイッチング素子と、前記第１の入力ノードと、前記第２の出力ノードとの間に設けられ、前記第２の期間においてオンになる第４のスイッチング素子とを含むようにしてもよい。

このようにすれば、第１〜第４のスイッチング素子を用いてダブルバランス・ミキサ方式の同期検波回路を実現できる。

また本発明は、駆動信号により駆動される物理量トランスデューサから検出信号を受け、前記検出信号から所望信号を検出する検出回路を含み、前記検出回路は、前記物理量トランスデューサからの前記検出信号を増幅する増幅回路と、前記増幅回路により増幅された信号に対する同期検波を、同期信号に基づいて行う同期検波回路とを含み、前記同期検波回路は、前記同期信号が第１の電圧レベルとなる第１の期間では、前記増幅回路により増幅された第１の信号に対応する信号を、第１の出力信号として出力し、前記第１の信号の反転信号となる第２の信号に対応する信号を、第２の出力信号として出力し、前記同期信号が第２の電圧レベルとなる第２の期間では、前記第２の信号に対応する信号を、前記第１の出力信号として出力し、前記第１の信号に対応する信号を、前記第２の出力信号として出力する検出装置に関係する。

本発明によれば、物理量トランスデューサからの検出信号が増幅回路により増幅され、増幅後の信号に対して同期検波が行われる。そして本発明のように同期検波を行えば、ミキサ・ゲインを大きくできる第１、第２の出力信号の出力が可能になる。

また本発明では、前記同期検波回路の後段側に設けられるフィルタ部を含み、前記フィルタ部は、前記同期検波回路からの第１、第２の出力信号が、第１、第２の差動入力信号として入力される差動増幅回路を含むようにしてもよい。

このようにすれば、第１、第２の出力信号を差動増幅することで、ゲインの大きな信号を得ることが可能になる。

また本発明では、前記差動増幅回路は、前記第１、第２の差動入力信号の差動増幅を行う差動アンプとして動作すると共にローパスフィルタとして動作するようにしてもよい。

このようにすれば、ローバスフィルタを別個に設ける手法に比べて、回路の構成要素数を少なくでき、ノイズ源の数を少なくできるため、ＳＮＲを向上できる。

また本発明では、前記差動増幅回路は、オペアンプと、前記第１の差動入力信号が入力される第１の差動入力ノードと前記オペアンプの第１の入力端子との間に設けられる第１の抵抗と、前記第２の差動入力信号が入力される第２の差動入力ノードと前記オペアンプの第２の入力端子との間に設けられる第２の抵抗と、前記第１の入力端子と前記オペアンプの出力端子との間に設けられる第３の抵抗と、前記第２の入力端子と電源ノードとの間に設けられる第４の抵抗と、前記第２の入力端子と電源ノードとの間に設けられる第１のキャパシタと、前記第１の入力端子と前記出力端子との間に設けられる第２のキャパシタを含むようにしてもよい。

このようにすれば、１つのオペアンプを用いて、差動アンプと１次のアクティブのローパスフィルタを実現できる。

また本発明では、前記差動増幅回路は、前記オペアンプの前記出力端子に設けられる第２のローパスフィルタを含むようにしてもよい。

このようにすれば、２次のローパスフィルタも実現でき、急峻な減衰特性を得ることができる。

また本発明では、前記差動増幅回路は、オペアンプと、前記第１の差動入力信号が入力される第１の差動入力ノードと第１のノードとの間に設けられる第１の抵抗と、前記第１のノードと前記オペアンプの第１の入力端子との間に設けられる第２の抵抗と、前記第２の差動入力信号が入力される第２の差動入力ノードと第２のノードとの間に設けられる第３の抵抗と、前記第２のノードと前記オペアンプの第２の入力端子との間に設けられる第４の抵抗と、前記第１の入力端子と前記オペアンプの出力端子との間に設けられる第５の抵抗と、前記第２の入力端子と電源ノードとの間に設けられる第６の抵抗と、前記第１のノードと前記第２のノードとの間に設けられる第１のキャパシタと、前記第１の入力端子と前記出力ノードとの間に設けられる第２のキャパシタと、前記第２の入力端子と電源ノードとの間に設けられる第３のキャパシタを含むようにしてもよい。

このようにすれば、１つのオペアンプを用いて、差動アンプと２次のアクティブのローパスフィルタを実現できる。

また本発明では、前記差動増幅回路は、オペアンプと、前記第１の差動入力信号が入力される第１の差動入力ノードと第１のノードとの間に設けられる第１の抵抗と、前記第１のノードと前記オペアンプの第１の入力端子との間に設けられる第２の抵抗と、前記第２の差動入力信号が入力される第２の差動入力ノードと第２のノードとの間に設けられる第３の抵抗と、前記第２のノードと前記オペアンプの第２の入力端子との間に設けられる第４の抵抗と、前記第１のノードと前記オペアンプの出力端子との間に設けられる第５の抵抗と、前記第２のノードと電源ノードとの間に設けられる第６の抵抗と、前記第１のノードと前記第２のノードとの間に設けられる第１のキャパシタと、前記第１の入力端子と前記出力ノードとの間に設けられる第２のキャパシタと、前記第２の入力端子と電源ノードとの間に設けられる第３のキャパシタを含むようにしてもよい。

また本発明では、前記フィルタ部は、前記差動増幅回路の後段側に設けられた離散時間型フィルタを含むようにしてもよい。

このようにすれば、急峻で安定した減衰特性を実現できる。

また本発明では、前記物理量トランスデューサは振動子であり、前記離散時間型フィルタは、前記振動子の駆動側共振周波数ｆｄと検出側共振周波数ｆｓとの差に対応する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の成分を除去し、所望信号の周波数成分を通過させる周波数特性を有するようにしてもよい。

このようにすれば、周波数ｆｄに対して離調周波数Δｆが十分に小さいような場合にも、離調周波数Δｆの不要信号の成分を、確実且つ容易に除去できる。

また本発明では、前記差動増幅回路は、前記第１、第２の差動入力信号の差動増幅を行う差動アンプとして動作すると共に、前記離散時間型フィルタのプリフィルタとして動作するようにしてもよい。

このようにすれば、プリフィルタを別個に設ける手法に比べて、回路の構成要素数を少なくでき、ノイズ源の数を少なくできるため、ＳＮＲを向上できる。

また本発明では、前記物理量トランスデューサは振動子であり、前記プリフィルタは、前記振動子の駆動側共振周波数をｆｄとした場合に、前記同期検波回路による同期検波により周波数ｋ×ｆｄ（ｋは自然数）の周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰する周波数特性を有するようにしてもよい。

このようにすれば、離散時間型フィルタによる折り返しにより周波数ｋ×ｆｄの周波数帯域に現れる不要信号を、プリフィルタにより、所望信号の振幅以下に減衰できる。従って、不要信号の効率的な除去が可能になる。

また本発明では、前記物理量トランスデューサを駆動すると共に前記同期信号を前記検出回路に供給する駆動回路を含むようにしてもよい。

また本発明では、前記物理量トランスデューサは振動ジャイロであってもよい。

また本発明は、上記のいずれかに記載の検出装置と、前記物理量トランスデューサとを含むセンサに関係する。

また本発明は、上記に記載のセンサと、前記センサの検出情報に基づいて処理を行う処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサが圧電振動子（振動ジャイロ）であり、センサがジャイロセンサである場合を例にとり説明するが、本発明はこれに限定されない。

１．検出装置の構成
図１に本実施形態の検出装置３０の構成例を示す。この検出装置３０は駆動回路４０と検出回路６０を含む。なお検出装置３０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、振動子１０からの検出信号に基づいて同期信号を抽出できる場合等には、駆動回路４０の構成を省略してもよい。

物理量トランスデューサである振動子１０（振動ジャイロ）は、例えば水晶などの圧電材料により形成される圧電振動子である。図２（Ａ）に、振動子１０の一例として音叉型圧電振動子を示す。この振動子１０は、駆動用振動子１１、１２と検出用振動子１６、１７を含む。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。なお図２（Ａ）では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。また物理量トランスデューサである振動子１０は、静電容量による駆動・検出動作を同様に行う静電型ＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。また物理量トランスデューサとは物理量（物の性質の度合いを表す量であり、その単位が定義されているもの）を他の物理量に変換するための素子である。変換対象となる物理量としては、コリオリ力以外にも重力などの力や、加速度、質量などが考えられる。また変換により得られる物理量としては、電流（電荷）以外にも電圧等であってもよい。

駆動回路４０は、駆動信号（駆動電圧）ＶＤを出力して振動子１０（広義には物理量トランスデューサ）を駆動し、振動子１０からフィードバック信号ＶＦを受ける。これにより振動子１０を励振させる。検出回路６０は、駆動信号ＶＤにより駆動される振動子１０から検出信号（検出電流、電荷）ＩＳＰ、ＩＳＭを受け、検出信号から所望信号（コリオリ力信号）を検出（抽出）する。

具体的には、駆動回路４０からの交流の駆動信号（駆動電圧）ＶＤが図２（Ａ）の駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号ＶＦとして駆動回路４０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。

駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図２（Ａ）に示す方向に振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号ＩＳＰ、ＩＳＭとして検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号ＩＳＰ、ＩＳＭを受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。

即ち、図２（Ａ）の検出軸１９を中心に振動子１０（ジャイロセンサ）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば図２（Ｂ）に、図２（Ａ）の検出軸１９を上側から見た図を模式的に示す。図２（Ｂ）において、検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出（抽出）することで、ジャイロセンサ（振動子）の回転角速度ωを求めることができる。

なお振動子１０には、駆動側共振周波数ｆｄと検出側共振周波数ｆｓがある。具体的には、駆動用振動子１１、１２の固有共振周波数（駆動振動モードの固有共振周波数）がｆｄであり、検出用振動子１６、１７の固有共振周波数（検出振動モードの固有共振周波数）がｆｓである。この場合に、駆動用振動子１１、１２と検出用振動子１６、１７とが検出動作可能で、且つ、不要な共振結合を起こさない適度なモード間結合を持つ範囲で、ｆｄとｆｓの間に一定の周波数差を持たせている。この周波数差である離調周波数Δｆ＝｜ｆｄ−ｆｓ｜は、ｆｄ、ｆｓに比べて十分に小さな周波数に設定されている。

駆動回路（発振回路）４０は、電流を電圧に変換する駆動側の増幅回路（Ｉ／Ｖ変換回路）４２と、自動ゲイン制御を行うＡＧＣ（Automatic Gain Control）回路４４と、２値化回路（コンパレータ）４６を含む。駆動回路４０では、ジャイロセンサの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのＡＧＣ回路４４が設けられる。具体的にはＡＧＣ回路４４は、フィードバック信号ＦＤの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。なお、発振ループでの位相シフトが０度になるように位相が調整される。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは１よりも大きなゲインに設定される。

駆動側の増幅回路４２は、振動子１０からのフィードバック信号ＦＤを増幅する。具体的には増幅回路４２が含むＩ／Ｖ変換回路が、振動子１０からのフィードバック信号ＦＤである電流（電荷）を、電圧に変換して増幅し、駆動側増幅信号ＶＤ２として出力する。

ＡＧＣ回路４４は、駆動側の増幅回路４２により増幅された後の信号である駆動側増幅信号ＶＤ２を監視して、発振ループのゲインを制御する。このＡＧＣ回路４４は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ（ＧＣＡ）や、発振振幅に応じてゲインコントロールアンプのゲインを調整するための制御電圧を出力するゲイン制御回路を含むことができる。また、このゲイン制御回路は、増幅回路４２からの交流の信号ＶＤ２を直流信号に変換する整流回路（全波整流回路）や、整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧を出力する回路などを含むことができる。

２値化回路４６は、正弦波である駆動側増幅信号ＶＤ２の２値化処理を行い、２値化処理により得られた同期信号（参照信号）ＣＬＫを、検出回路６０の同期検波回路１００に出力する。この２値化回路４６は、増幅回路４２からの正弦波（交流）の信号ＶＤ２が入力されて、矩形波の同期信号ＣＬＫを出力するコンパレータにより実現できる。なお増幅回路４２と２値化回路４６の間や２値化回路４６と同期検波回路１００の間に他の回路を設けてもよい。例えばハイパスフィルタや移相回路（位相シフタ）などを設けてもよい。

検出回路６０は、増幅回路７０、同期検波回路１００、フィルタ部１１０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加してもよい。例えばオフセット調整回路や感度調整回路を追加してもよい。

検出側の増幅回路７０は、振動子１０からの検出信号ＩＳＰ、ＩＳＭを増幅する。この増幅回路７０は、図３（Ａ）に示すようにＱ／Ｖ変換回路７２、７４、差動増幅回路７６を含む。Ｑ／Ｖ変換回路７２、７４は、振動子１０からの信号ＩＳＰ、ＩＳＭを受け、振動子１０で発生した電荷（電流）を電圧に変換する。差動増幅回路７６は、Ｑ／Ｖ変換回路７２、７４からの信号ＶＳ１Ｐ、ＶＳ１Ｍの差動増幅を行う。

図３（Ｂ）にＱ／Ｖ変換回路７２、７４の構成例を示す。Ｑ／Ｖ変換回路７２、７４は、ノードＮＡ１とＮＡ２の間に設けられるキャパシタＣＡ１及び抵抗ＲＡ１と、オペアンプ（演算増幅器）ＯＰＡを含み、ローパスフィルタの周波数特性を有する。オペアンプＯＰＡの第１の入力端子（反転入力端子）には入力ノードＮＡ１が接続され、第２の入力端子（非反転入力端子）にはＡＧＮＤの電源ノード（基準電源電圧ノード）が接続される。

図３（Ｂ）の回路をＱ／Ｖ変換回路（電荷／電圧変換回路）として機能させる場合には、カットオフ周波数ｆｃ＝１／２πＣＲが駆動周波数ｆｄよりも十分に小さくなるように、ＣＡ１の容量値とＲＡ１の抵抗値を設定する。これにより共振周波数ｆｄにおいて位相が約−９０度だけ変化するようになる。一方、図３（Ｂ）の回路をＩ／Ｖ変換回路（電流／電圧変換回路）として機能させる場合には、カットオフ周波数ｆｃ＝１／２πＣＲが駆動周波数ｆｄよりも十分に大きくなるように、ＣＡ１の容量値とＲＡ１の抵抗値を設定する。この場合には、同期信号ＣＬＫの位相を＋９０度又は−９０度だけ変化させるための移相回路が必要になる。

図３（Ｃ）に差動増幅回路７６の構成例を示す。差動増幅回路７６は、抵抗ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４とオペアンプＯＰＢを含む。ＲＢ１、ＲＢ２の抵抗比とＲＢ３、ＲＢ４の抵抗比を等しくすることで、図３（Ｃ）の差動増幅回路７６は、互いに逆相の信号である入力信号ＶＳ１Ｐ、ＶＳ１Ｍの差分を増幅する差動増幅を行う。この差動増幅により、振動子１０からのＱ／Ｖ変換回路７２、７４に入力されるコモンモードノイズや静電結合漏れ等の不要信号の除去が可能になる。

同期検波回路（検波回路、検波器）１００は、検出側の増幅回路７０により増幅された後の信号である検出側の増幅信号ＶＳ５に対して、同期信号（同期クロック、参照信号）ＣＬＫに基づいて同期検波を行う。この同期検波により、機械振動漏れの不要信号の除去が可能になる。

同期検波回路１００の後段側に設けられるフィルタ部１１０は、同期検波後の信号ＶＳ６のフィルタ処理を行う。具体的には、高周波成分を除去するローパスフィルタ処理を行う。

振動子１０からの検出信号（センサ信号）には、所望信号（所望波）と不要信号（不要波）が混在している。不要信号の振幅は一般的に所望信号の振幅の１００〜５００倍程度となるため、検出装置３０に対する要求性能は高くなる。この不要信号には、機械振動漏れや、静電結合漏れや、離調周波数Δｆや、２ｆｄ（２ωｄ）や、ＤＣオフセットなどに起因するものがある。機械振動漏れの不要信号は、振動子１０の形状のアンバランス等に起因して発生する。また静電結合漏れの不要信号は、図１の駆動信号ＶＤが、寄生容量ＣＰ、ＣＭを通じてＩＳＰ、ＩＳＭの入力端子等に漏洩することで発生する。

図４（Ａ）〜図４（Ｃ）は、不要信号の除去について説明するための周波数スペクトラムである。図４（Ａ）は同期検波前の周波数スペクトラムである。図４（Ａ）に示すように、同期検波前の検出信号では、ＤＣの周波数帯域にはＤＣオフセットの不要信号が存在する。またｆｄの周波数帯域には、機械振動漏れの不要信号と所望信号が存在する。

図４（Ｂ）は同期検波後の周波数スペクトラムである。図４（Ａ）のｆｄの周波数帯域の所望信号は、図４（Ｂ）に示すように同期検波後はＤＣ及び２ｆｄの周波数帯域に現れる。また図４（Ａ）のＤＣの周波数帯域の不要信号（ＤＣオフセット）は、図４（Ｂ）に示すように同期検波後はｆｄの周波数帯域に現れる。また図４（Ａ）のｆｄの周波数帯域の不要信号（機械振動漏れ）は、図４（Ｂ）に示すように同期検波後は２ｆｄの周波数帯域に現れる。

図４（Ｃ）はフィルタ処理後の周波数スペクトラムである。同期検波後の信号をフィルタ部１１０で平滑化（ＬＰＦ）することで、ｆｄ、２ｆｄ等の周波数帯域の不要信号の周波数成分を除去できる。

２．ダブルバランス・ミキサ方式
本実施形態では、同期検波回路１００がダブルバランス・ミキサ方式で同期検波を行う。即ち従来の検出装置では、スイッチング・ミキサ方式やシングルバランス・ミキサ方式で同期検波が行われていたが、本実施形態では、これらの方式よりもミキサ・ゲインを大きくできるダブルバランス・ミキサ方式を採用している。

例えば図５にシングルバランス・ミキサ方式の同期検波回路１０１の構成例を示す。この同期検波回路１０１は、同期信号ＣＬＫでオン・オフ制御されるスイッチング素子ＳＥＡと、反転同期信号ＣＬＫＮでオン・オフ制御されるスイッチング素子ＳＥＢを含む。スイッチング素子ＳＥＡには信号ＶＳ５が入力され、スイッチング素子ＳＥＢには、信号ＶＳ５を反転増幅器ＯＰＥＢで反転した信号ＶＳ５Ｎが入力される。同期検波回路１０１の後段側のフィルタ部１１１は、ローパスフィルタＬＰＦ、バッファ回路（出力アンプ）ＢＵＦを含む。

図６に、図５のシングルバランス・ミキサ方式を採用した場合の信号波形例を示す。図６に示すように、同期信号ＣＬＫがＨレベルとなる第１の期間Ｔ１では、入力信号ＶＳ５が信号ＶＳ６として出力端子に出力され、同期信号ＣＬＫがＬレベルとなる第２の期間Ｔ２では、入力信号ＶＳ５の反転信号ＶＳ５Ｎが信号ＶＳ６として出力端子に出力される。

このシングルバランス・ミキサ方式の同期検波回路１０１では、後述するようにミキサ・ゲインは２／πになる。このため、ＳＮＲの点で不利であるという課題がある。

このような課題を解決するために本実施形態では、ダブルバランス・ミキサ方式の同期検波回路１００を採用している。図７に本実施形態の同期検波回路１００の構成例を示す。

この同期検波回路１００は、同期信号ＣＬＫ又は反転同期信号ＣＬＫによりオン・オフ制御される第１〜第４のスイッチング素子ＳＥ１〜ＳＥ４を含む。

図７において、第１の入力ノードＮＥＩ１には、増幅回路７０により増幅された第１の信号ＶＳ５（非反転入力信号）に対応する信号が入力される。ここでＶＳ５に対応する信号とは、ＶＳ５そのもの或いはＶＳ５に応じて電圧レベルが変化する信号である。第２の入力ノードＮＥＩ２には、第１の信号ＶＳ５の反転信号となる第２の信号ＶＳ５Ｎ（反転入力信号）に対応する信号が入力される。ここでＶＳ５Ｎに対応する信号とは、ＶＳ５Ｎそのもの或いはＶＳ５Ｎに応じて電圧レベルが変化する信号である。この信号ＶＳ５Ｎは、例えばＶＳ５を反転増幅器ＯＰＥで反転することで得られる。また第１の出力ノードＮＥＱ１には第１の出力信号ＶＳ６Ｐ（非反転出力信号）が出力され、第２の出力ノードＮＥＱ２には第２の出力信号ＶＳ６Ｍ（反転出力信号）が出力される。

第１のスイッチング素子ＳＥ１は、第１の入力ノードＮＥＩ１と第１の出力ノードＮＥＱ１との間に設けられ、同期信号ＣＬＫがＨレベル（広義には第１の電圧レベル）となる第１の期間Ｔ１においてオンになる。第２のスイッチング素子ＳＥ２は、第２の入力ノードＮＥＩ２と第１の出力ノードＮＥＱ１との間に設けられ、同期信号ＣＬＫがＬレベル（広義には第２の電圧レベル）となる第２の期間Ｔ２においてオンになる。

第３のスイッチング素子ＳＥ３は、第２の入力ノードＮＥＩ２と第２の出力ノードＮＥＱ２との間に設けられ、同期信号ＣＬＫがＨレベルとなる第１の期間Ｔ１においてオンになる。第４のスイッチング素子ＳＥ４は、第１の入力ノードＮＥＩ１と第２の出力ノードＮＥＱ２との間に設けられ、同期信号ＣＬＫがＬレベルとなる第２の期間Ｔ２においてオンになる。

同期検波回路１００の後段側に設けられるフィルタ部１１０は、差動増幅回路１１２を含む。またローパスフィルタＬＰＦやバッファ回路（出力アンプ）ＢＵＦを含むことができる。差動増幅回路１１２には、同期検波回路１００からの第１、第２の出力信号ＶＳ６Ｐ、ＶＳ６Ｍが、第１、第２の差動入力信号（非反転差動入力信号、反転差動入力信号）として入力される。そして差動増幅回路１１２は、第１、第２の差動入力信号の差動増幅を行い、信号ＶＳ７をローパスフィルタＬＰＦに出力する。ローパスフィルタＬＰＦは信号ＶＳ７に対するローパスフィルタ処理を行う。バッファ回路ＢＵＦは、ローパスフィルタ処理後の信号ＶＳ８をバッファリングして、ジャイロ出力信号ＶＳＱとして出力する。

図８に、図７のダブルバランス・ミキサ方式を採用した場合の信号波形例を示す。図８に示すように、同期検波回路１００は、同期信号ＣＬＫがＨレベル（第１の電圧レベル）となる第１の期間Ｔ１では、増幅回路７０により増幅された第１の信号ＶＳ５に対応する信号を、第１の出力信号ＶＳ６Ｐとして出力する。またＶＳ５の反転信号となる第２の信号ＶＳ５Ｎに対応する信号を、第２の出力信号ＶＳ６Ｍとして出力する。

一方、同期検波回路１００は、同期信号ＣＬＫがＬレベル（第２の電圧レベル）となる第２の期間Ｔ２では、第２の信号ＶＳ５Ｎに対応する信号を、第１の出力信号ＶＳ６Ｐとして出力する。また第１の信号ＶＳ５に対応する信号を、第２の出力信号ＶＳ６Ｍとして出力する。

同期検波回路１００の第１、第２の出力信号ＶＳ６Ｐ、ＶＳ６Ｍは、差動増幅回路１１２により差動増幅される。そして差動増幅後の信号ＶＳ７に対して、ローパスフィルタＬＰＦ、バッファ回路ＢＵＦによるフィルタ処理、バッファリング処理が行われ、信号ＶＳＱ（ジャイロ出力信号）がフィルタ部１１０から出力される。この信号ＶＳＱの電圧レベルをＡ／Ｄ変換することで、振動子の回転角速度のデジタルデータを得ることができる。

図９（Ａ）、図９（Ｂ）に、図７のダブルバランス・ミキサ方式の同期検波回路１００を、ＭＯＳトランジスタにより実現した例を示す。図９（Ａ）は受動ミキサの例であり、図９（Ｂ）は能動ミキサの例である。

図９（Ａ）の受動ミキサのトランジスタＴＥＡ１、ＴＥＡ２、ＴＥＡ３、ＴＥＡ４は、図７のスイッチング素子ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４に対応する。トランジスタＴＥＡ１、ＴＥＡ３のゲートは、同期信号ＣＬＫにより制御され、トランジスタＴＥＡ２、ＴＥＡ４のゲートは、反転同期信号ＣＬＫＮにより制御される。

図９（Ｂ）の能動ミキサのトランジスタＴＥＢ１、ＴＥＢ２、ＴＥＢ３、ＴＥＢ４は、図７のスイッチング素子ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４に対応する。トランジスタＴＥＢ１、ＴＥＢ３のゲートは、同期信号ＣＬＫにより制御され、トランジスタＴＥＢ２、ＴＥＢ４のゲートは、反転同期信号ＣＬＫＮにより制御される。またトランジスタＴＥＢ５、ＴＥＢ６のゲートは、信号ＶＳ５、ＶＳ５Ｎにより制御される。なお図９（Ｂ）のＩＳＥは電流源であり、ＺＬ１、ＺＬ２は負荷素子である。

本実施形態のダブルバランス・ミキサ方式の同期検波回路１００によれば、シングルバランス・ミキサ方式の同期検波回路１０１に比べて、ミキサ・ゲインを２倍にできる。従って、同期検波回路１００の後段の回路のゲインを例えば１／２にできるため、後段の回路のＳＮＲを改善できる。

特に、振動ジャイロセンサにおいては、ジャイロ信号であるコリオリ力信号の帯域はＤＣから数１００Ｈｚの範囲となる。このため、同期検波回路１００の後段の回路（能動素子）の１／ｆノイズの影響が大きい。従って、ダブルバランス・ミキサ方式を採用して、同期検波回路１００の後段の回路のＳＮＲを改善することで、振動ジャイロセンサの全体のＳＮＲを改善できる。

即ち図４（Ａ）〜図４（Ｃ）に示すように、同期検波回路１００の前段の回路が発生するノイズ（ＤＣオフセット）や機械振動漏れの不要信号については、同期検波及びＬＰＦ処理により除去できる。これに対して図４（Ｃ）から明らかなように、同期検波回路１００の後段の回路が発生する検波後混入ノイズについては、同期検波及びＬＰＦ処理によっては除去することができず、残存してしまう。

そして、近年、携帯機器への組み込みのためにジャイロセンサが小型化され、振動子１０からの検出信号が極めて微弱になってきている。このため、検波後混入ノイズによるシステム全体のＳＮＲの劣化が無視できなくなってきた。そして、従来では、このようなジャイロセンサ等の検出装置に特有のノイズ混入のメカニズムについては、詳細に検討されておらず、スイッチング・ミキサやシングルバランス・ミキサ方式の同期検波回路が用いられていた。

これに対して本実施形態のように、ダブルバランス・ミキサ方式を採用してミキサ・ゲインを２倍にできれば、システム全体のゲイン設定において、同期検波回路１００の後段の回路を小さなゲインに設定できる。そして、このように後段の回路のゲインを小さく設定できれば、後段の回路が発生する検波後混入ノイズも低減される。この結果、システム全体としてＳＮＲを向上でき、振動子１０からの検出信号が極めて微弱である場合にも、所望信号を適切に抽出できるようになる。

このように本実施形態では、ジャイロセンサ等の検出装置に特有のノイズ混入のメカニズムに着目して、ダブルバランス・ミキサ方式の同期検波回路１００を採用し、ＳＮＲを改善したところに大きな特徴がある。

３．ＳＮＲの改善
次に、ダブルバランス・ミキサ方式を採用することによるＳＮＲの改善について詳細に説明する。ＳＮＲ（Signal-to-Noise Ratio）は信号電力と雑音電力の比で表される（ＳＮＲ＝信号電力／雑音電力）。一方、オペアンプ等の増幅器の性能を評価するパラメータとして用いられる雑音指数Ｆ（Noise Figure）は、入力のＳＮＲ_ｉｎと出力のＳＮＲ_ｏｕｔの比で表される（Ｆ＝ＳＮＲ_ｉｎ／ＳＮＲ_ｏｕｔ）。増幅器では内部付加雑音が発生し、ＳＮＲが劣化するので、出力のＳＮＲ_ｏｕｔは入力のＳＮＲ_ｉｎよりも小さくなる。従って、Ｆ≧１であり、雑音指数Ｆ（ＮＦ）が１に近づけば近づくほど、増幅器の雑音が小さく、性能が良いことを意味する。

例えば図１０（Ａ）において、増幅器のゲインをＧ_Ａとし、内部付加雑音をＮ_Ａとする。また入力信号をＳ_ｉｎ、入力雑音をＮ_ｉｎ、出力信号をＳ_ｏｕｔ、出力雑音をＮ_ｏｕｔとする。すると、Ｓ_ｏｕｔ＝Ｇ_ＡＳ_ｉｎであり、図１０（Ｂ）に示すようにＮ_ｏｕｔ＝Ｇ_ＡＮ_ｉｎ＋Ｎ_Ａであるため、雑音指数Ｆ＝ＳＮＲ_ｉｎ／ＳＮＲ_ｏｕｔは下式（１）のように表される。

上式（１）の意味は、図１０（Ｃ）に示すように、増幅器の入力においてＮ_Ａ／Ｇ_Ａの雑音が発生し、Ｎ_ｉｎ＋Ｎ_Ａ／Ｇ_Ａがノイズレスの増幅器に入力されたと考えることができ、このＮ_Ａ／Ｇ_Ａは入力換算ノイズと呼ばれる。

アナログ回路では、図１０（Ｄ）に示すように複数の増幅器（オペアンプ）がカスケード接続される。これらのカスケード接続された増幅器の各段の雑音指数をＦ_Ｋとすると、各段の内部付加雑音は下式（２）のように表される。

従って、全体回路での入力換算ノイズは下式（３）（４）のように求められる。

従って、ｎ段の増幅器がカスケード接続された全体回路の雑音指数Ｆ_{ｔｏｔａｌ}は、下式（５）のように求められる。これはフリス（Furiis）の公式と呼ばれる。

上式（５）から明らかなように、後段の増幅器の項はゲインで割られるため、初段の増幅器の雑音指数Ｆ_１を小さくすることで、全体回路の雑音指数Ｆ_{ｔｏｔａｌ}を小さくできる。また後段の増幅器になればなるほど、その増幅器の雑音指数が全体回路の雑音指数Ｆ_{ｔｏｔａｌ}に及ぼす影響は小さくなる。従って例えば３段目よりも２段目の増幅器のゲインを大きくし、４段目よりも３段目の増幅器のゲインを大きくすることが、ＳＮＲの点で望ましい。即ち、全体回路のゲイン設定においては、後段の増幅器になるにつれてゲインを段々と小さくなるように設計することで、全体回路の雑音指数Ｆ_{ｔｏｔａｌ}を小さくできる。

この点、ダブルバランス・ミキサ方式を採用する本実施形態の手法によれば、前段の回路である同期検波回路１００のゲインを大きくし、後段の回路であるフィルタ部１１０のゲインを小さくできる。従って、全体回路の雑音指数Ｆ_{ｔｏｔａｌ}の低減という意味でも、有利な手法になる。

次にミキサ・ゲインについて詳細に説明する。図１１（Ａ）にスイッチング・ミキサの例を示す。図１１（Ａ）の入力信号Ｖ_ｓ（ｔ）、同期信号Ｖ_ｄ（ｔ）は下式（６）〜（８）のように表される。

従って、スイッチング・ミキサの出力信号Ｖ_ｏｕｔ（ｔ）は下式（９）のように求められる。

上式（９）において、ωｔの関数となる項については、後段のローパスフィルタ処理で除去される。従って図１１（Ａ）のスイッチング・ミキサのミキサ・ゲインは１／πになる。

図１１（Ｂ）にシングルバランス・ミキサの例を示す。図１１（Ｂ）の入力信号Ｖ_ｓ（ｔ）、同期信号Ｖ_ｄ（ｔ）、Ｖ_ｄｎ（ｔ）は下式（１０）〜（１３）のように表される。

従って、シングルバランス・ミキサの出力信号Ｖ_ｏｕｔ（ｔ）は下式（１４）のように求められる。

上式（１４）において、ωｔの関数となる項については、後段のローパスフィルタ処理で除去される。従って図１１（Ｂ）のシングルバランス・ミキサのミキサ・ゲインは２／πになる。

図１２にダブルバランス・ミキサの例を示す。図１２の入力信号Ｖ_ｓ（ｔ）、Ｖ_ｓｎ（ｔ）同期信号Ｖ_ｄ（ｔ）、Ｖ_ｄｎ（ｔ）は下式（１５）〜（１９）のように表される。

従って、ダブルバランス・ミキサの出力信号Ｖ_ｏｕｔ（ｔ）は下式（２０）のように表される。

上式（２０）において、ωｔの関数となる項については、後段のローパスフィルタ処理で除去される。従って図１２のシングルバランス・ミキサのミキサ・ゲインは４／πになる。

以上のように、スイッチング・ミキサ、シングルバランス・ミキサ、ダブルバランス・ミキサのミキサ・ゲインは、各々、１／π、２／π、４／πになる。従って、ダブルバランス・ミキサ方式の同期検波回路１００を採用する本実施形態の手法によれば、スイッチング・ミキサ、シングルバランス・ミキサに比べて、ゲインを４倍、２倍にすることができ、全体回路のＳＮＲを改善できる。

例えば図５の従来のシングルバランス・ミキサ方式の回路において、入力雑音をＮ_ｉｎとし、同期検波回路１０１の内部付加雑音、ゲイン、雑音指数をＮ_ａ、Ｇ_ａ、Ｆ_ａとし、ローパスフィルタＬＰＦの内部付加雑音、ゲイン、雑音指数をＮ_ｂ、Ｇ_ｂ、Ｆ_ｂとし、バッファ回路ＢＵＦの内部付加雑音、ゲイン、雑音指数をＮ_ｃ、Ｇ_ｃ、Ｆ_ｃとしたとする。すると、全体回路での入力換算ノイズ、雑音指数は下式（２１）（２２）のように求められる。

一方、図７の本実施形態のダブルバランス・ミキサ方式の回路において、入力雑音をＮ_ｉｎとし、同期検波回路１００の内部付加雑音、ゲイン、雑音指数をＮ_ａ、Ｇ_ａ、Ｆ_ａとし、差動増幅回路１１２及びローパスフィルタＬＰＦの内部付加雑音、ゲイン、雑音指数をＮ_ｂ、Ｇ_ｂ、Ｆ_ｂとし、バッファ回路ＢＵＦの内部付加雑音、ゲイン、雑音指数をＮ_ｃ、Ｇ_ｃ、Ｆ_ｃとしたとする。すると、全体回路での入力換算ノイズ、雑音指数は下式（２３）（２４）のように求められる。

そして上式（２２）のシングルバランス・ミキサ方式の雑音指数と上式（２４）のダブルバランス・ミキサ方式の雑音指数の比を求めると下式（２５）のようになる。

上記（２５）から明らかのように、ダブルバランス・ミキサ方式を採用することで、シングルバランス・ミキサ方式に比べて、全体回路での雑音指数を小さくでき、ＳＮＲを改善できる。

４．差動アンプ、ＬＰＦの兼用
図７では、差動増幅回路１１２とＬＰＦ（ローパスフィルタ）が別々に設けられている。しかしながら、このような構成にすると、回路の構成要素数が増えるため、増幅器の数が増え、その分だけノイズ源が増えてしまい、ＳＮＲの点で不利になる。

そこで図１３では、差動増幅回路１１２に対して、差動アンプの機能とローパスフィルタＬＰＦの機能の両方を持たせている。即ち差動増幅回路１１２が、第１、第２の差動入力信号ＶＳ６Ｐ、ＶＳ６Ｍの差動増幅を行う差動アンプとして動作すると共に、ＬＰＦとして動作する。例えば１つのオペアンプ（増幅器）を用いて差動アンプとＬＰＦの両方の機能を実現している。このようにすれば、図７に比べて、回路の構成要素数を減らして、増幅器の数を減らすことが可能になるため、ノイズ源の数を減らすことができ、ＳＮＲを改善できる。

図１４（Ａ）に、差動アンプとＬＰＦの両方の機能を実現できる差動増幅回路の第１の構成例を示す。この差動増幅回路は、オペアンプＯＰＨ１と、第１〜第４の抵抗ＲＨ１〜ＲＨ４と、第１、第２のキャパシタＣＨ１、ＣＨ２を含む。また第５の抵抗ＲＨ５と第３のキャパシタＣＨ３を含む。

第１の抵抗ＲＨ１は、第１の差動入力信号ＶＳ６Ｐ（非反転差動入力信号）が入力される第１の差動入力ノードＮＨＰと、オペアンプＯＰＨ１の第１の入力端子ＴＨ１（反転入力端子）との間に設けられる。第２の抵抗ＲＨ２は、第２の差動入力信号ＶＳ６Ｍ（反転入力信号）が入力される第２の差動入力ノードＮＨＭと、オペアンプＯＰＨ１の第２の入力端子ＴＨ２（非反転入力端子）との間に設けられる。第３の抵抗ＲＨ３は、第１の入力端子ＴＨ１とオペアンプＯＰＨ１の出力端子ＴＨＱとの間に設けられる。第４の抵抗ＲＨ４は、第２の入力端子ＴＨ２とＡＧＮＤ（ＶＳＳ）の電源ノード（基準電源電圧ノード）との間に設けられる。

第１のキャパシタＣＨ１は、第２の入力端子ＴＨ２とＡＧＮＤの電源ノードとの間に設けられる。第２のキャパシタＣＨ２は、オペアンプＯＰＨ１の第１の入力端子ＴＨ１と出力端子ＴＨＱとの間に設けられる。

また図１４（Ａ）では、第５の抵抗ＲＨ５、第３のキャパシタＣＨ３から構成されるパッシブのＬＰＦ（第２のローパスフィルタ）が、オペアンプＯＰＨ１の出力端子ＴＨＱに設けられている。

即ち図１４（Ａ）のＡ１に示す部分の回路は、差動アンプとして動作すると共に１次のアクティブのＬＰＦとして動作する。一方、Ａ２に示す部分はパッシブのＬＰＦとして動作する。従って、差動増幅回路の全体としては、差動アンプとして動作すると共に２次のＬＰＦとして動作することになる。

例えば図１４（Ａ）において抵抗ＲＨ１〜ＲＨ５の抵抗値をＲ_１〜Ｒ_５とし、キャパシタＣＨ１〜ＣＨ３の容量値をＣ_１〜Ｃ_３とする。するとＲ_１＝Ｒ_２、Ｒ_３＝Ｒ_４に設定され、差動アンプのゲインはＡ＝２Ｒ_３／Ｒ_１になる。またカットオフ周波数はｆｃ＝１／２πＲ_３Ｃ_２＝１／２πＲ_２Ｃ_１＝１／２πＲ_５Ｃ_３に設定され、Ｑ値はＱ＝２^１／２／２になる。

図１４（Ｂ）に、差動アンプとＬＰＦの両方の機能を実現できる差動増幅回路の第２の構成例を示す。この差動増幅回路は、オペアンプＯＰＨ２と、第１〜第６の抵抗ＲＩ１〜ＲＩ６と、第１〜第３のキャパシタＣＩ１〜ＣＩ３を含む。

第１の抵抗ＲＩ１は、第１の差動入力ノードＮＩＰと第１のノードＮＩ１との間に設けられる。第２の抵抗ＲＩ２は、第１のノードＮＩ１とオペアンプＯＰＨ２の第１の入力端子ＴＨ１との間に設けられる。第３の抵抗ＲＩ３は、第２の差動入力ノードＮＩＭと第２のノードＮＩ２との間に設けられる。第４の抵抗ＲＩ４は、第２のノードＮＩ２とオペアンプＯＰＨ２の第２の入力端子ＴＨ２との間に設けられる。第５の抵抗ＲＩ５は、第１の入力端子ＴＨ１とオペアンプＯＰＨ２の出力端子ＴＨＱとの間に設けられる。第６の抵抗ＲＩ６は、第２の入力端子ＴＨ２とＡＧＮＤの電源ノードとの間に設けられる。

第１のキャパシタＣＩ１は、第１のノードＩ１と第２のノードＮＩ２との間に設けられる。第２のキャパシタＣＩ２は、オペアンプＯＰＨ２の第１の入力端子ＴＨ１と出力端子ＴＨＱとの間に設けられる。第３のキャパシタＣＩ３は、第２の入力端子ＴＨ２とＡＧＮＤの電源ノードとの間に設けられる。

図１４（Ｂ）の差動増幅回路は、差動アンプとして動作すると共に２次のアクティブのＬＰＦとして動作する。例えば図１４（Ｂ）において抵抗ＲＩ１〜ＲＩ６の抵抗値をＲ_１〜Ｒ_６とし、キャパシタＣＩ１〜ＣＩ３の容量値をＣ_１〜Ｃ_３とする。するとＲ_１＝Ｒ_２＝Ｒ_３＝Ｒ_４、Ｒ_５＝Ｒ_６に設定され、差動アンプのゲインはＡ＝２Ｒ_５／Ｒ_１になる。またＣ_２＝Ｃ_３＝Ａ・Ｃ_１に設定され、カットオフ周波数はｆｃ＝１／２πＲ_５Ｃ_２＝１／２πＲ_１Ｃ_１に設定され、Ｑ値はＱ＝２^１／２／２になる。

図１４（Ｃ）に、差動アンプとＬＰＦの両方の機能を実現できる差動増幅回路の第３の構成例を示す。図１４（Ｃ）が図１４（Ｂ）と異なる部分は、第５、第６の抵抗ＲＩ５、ＲＩ６の接続構成である。即ち図１４（Ｃ）では、第５の抵抗ＲＩ５は、第１のノードＮＩ１とオペアンプＯＰＨ２の出力端子ＴＨＱとの間に設けられる。また第６の抵抗ＲＩ６は、第２のノードＮＩ２とＡＧＮＤの電源ノードとの間に設けられる。なお、ゲインＡ、カットオフ周波数ｆｃ、Ｑ値の設定は、図１４（Ｂ）と同様になる。

図１４（Ｂ）、図１４（Ｃ）の構成の差動増幅回路によれば、図１４（Ａ）のようなパッシブのＬＰＦ（ＲＨ５、ＣＨ３）を付加しなくても、２次のＬＰＦを実現できるという特徴がある。従って、２次のＬＰＦを実現する場合に、図１４（Ａ）に比べて差動増幅回路の出力インピーダンスを低くできるという利点がある。また図１４（Ｃ）の構成の差動増幅回路によれば、ＬＰＦのＱ値を図１４（Ａ）、図１４（Ｂ）に比べて高くする設計が可能であることから、ＬＰＦの通過帯域内の低周波側での位相遅延の影響を低くできるという利点がある。

なお本実施形態の差動増幅回路は図１４（Ａ）〜図１４（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続構成を変更するなどの種々の変形実施が可能である。

５．ＳＣＦによる離調周波数成分の除去
さて、図４（Ａ）〜図４（Ｃ）で説明した不要信号のうち、離調周波数Δｆ＝｜ｆｄ−ｆｓ｜に起因する不要信号は、ジャイロの検出信号に検出側共振周波数ｆｓの信号が混入し、この検出信号が同期検波回路１００により同期検波されることにより発生する。例えばジャイロセンサの応答を良くするために、検出用振動子をアイドリング的に微少振幅で固有共振周波数ｆｓにて振動させる場合がある。或いは、ジャイロセンサの外部からの外部振動が振動子に加わることで、検出用振動子が固有共振周波数ｆｓにて振動してしまう場合がある。そしてこのように検出用振動子が周波数ｆｓで振動すると、同期検波回路１００に入力される信号ＶＳ５に周波数ｆｓの信号が混入される。そして同期検波回路１００は、周波数ｆｄの同期信号ＣＬＫに基づき同期検波を行うため、周波数ｆｄとｆｓの差に相当する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の不要信号が生成されてしまう。

ここで、離調周波数Δｆ＝｜ｆｄ−ｆｓ｜は、ｆｄ、ｆｓに比べて十分に小さい。従って、この離調周波数Δｆの成分の不要信号を除去するためには、図１５に示すような急峻な減衰特性が必要になる。従って、連続時間型のローパスフィルタだけでは、このような離調周波数Δｆの成分の不要信号の除去が難しいという課題がある。

そこで図１６では、差動増幅回路１１２の後段側に、離散時間型フィルタであるＳＣＦ（スイッチト・キャパシタ・フィルタ）を設けている。このＳＣＦは、振動子の駆動側共振周波数ｆｄと検出側共振周波数ｆｓとの差に対応する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の成分を除去し、所望信号の周波数成分（ＤＣ成分）を通過させる周波数特性を有する。

図１６に示すように、フィルタ部１１０にＳＣＦ（広義には離散時間型フィルタ）を設ければ、図１５に示すような急峻な減衰特性の実現も容易になる。従って、離調周波数Δｆが、周波数ｆｄに比べて極めて小さい場合にも、離調周波数Δｆの周波数帯の不要信号の成分を、通過帯域の所望信号に悪影響を与えることなく、確実且つ容易に除去できる。

また連続時間型フィルタでは、フィルタを構成するキャパシタの容量値Ｃ、抵抗の抵抗値Ｒがばらつくと、フィルタの周波数特性もばらついてしまい、安定した周波数特性を得ることが難しいという不利点がある。例えばＣ、Ｒの絶対値は±２０パーセント程度ばらつき、連続時間型フィルタ（ＲＣフィルタ）のカットオフ周波数はＣ×Ｒで決まるため、ばらつきが大きくなる。そしてカットオフ周波数がばらつくと、通過帯域にある所望信号の振幅減衰や位相変化を生じ、信号品質が劣化する。

これに対してＳＣＦでは、容量比やサンプリング周波数（クロック周波数）によりフィルタ特性を決めることができる。例えば容量比の精度は０．１パーセント以下であるため、カットオフ周波数のばらつきも少ない。従って、ＳＣＦによれば、通過帯域の所望信号を通過させながら離調周波数Δｆの不要信号を確実に除去するという急峻な減衰特性を、容易に実現できる。

また図１６の差動増幅回路１１２は、第１、第２の差動入力信号ＶＳ６Ｐ、ＶＳ６Ｍの差動増幅を行う差動アンプとして動作すると共に、ＳＣＦ（離散時間型フィルタ）のプリフィルタ（前置フィルタ）として動作する。またバッファ回路ＢＵＦは、ＳＣＦの後段側の設けられるポストフィルタ（後置フィルタ）として兼用されて動作する。これらのプリフィルタ、ポストフィルタは連続時間型フィルタになっている。

例えば図１６とは異なる比較例の手法として、差動増幅回路１１２にプリフィルタの機能を持たせずに、差動増幅回路１１２とＳＣＦの間に別個のプリフィルタを設ける手法も考えられる。しかしながら、この手法では、回路の構成要素が３つに増えるため、その分だけノイズ源が増えてしまい、ＳＮＲが低下する。

これに対して図１６では、差動増幅回路１１２が差動アンプとしてのみならずＳＣＦのプリフィルタ（ＬＰＦ）として動作するため、回路の構成要素が２つで済む。従って、比較例の手法に比べて、ノイズ源の数を減らすことができ、ＳＮＲを向上できる。

例えば図１７（Ａ）に、図１６の手法のフィルタ部１１０の第１の構成例を示す。図１７（Ａ）では、差動増幅回路１１２として図１４（Ａ）の構成の回路が用いられている。この構成の差動増幅回路１１２は、前述のように２次のＬＰＦ（１次のアクティブのＬＰＦと１次のパッシブのＬＰＦ）としても動作するため、この２次のＬＰＦをＳＣＦのプリフィルタとして機能させることができる。

また図１７（Ｂ）に、フィルタ部１１０の第２の構成例を示す。図１７（Ｂ）では、差動増幅回路１１２として図１４（Ｂ）の構成の回路が用いられている。この構成の差動増幅回路１１２も、前述のように２次のＬＰＦ（２次のアクティブのＬＰＦ）としても動作するため、この２次のＬＰＦをＳＣＦのプリフィルタとして機能させることができる。なお差動増幅回路１１２として図１４（Ｃ）の構成のものを用いてもよい。

図１８にＳＣＦの構成例を示す。このＳＣＦは、スイッチト・キャパシタ回路２１０、２１２、２１４と、キャパシタＣＧ４、ＣＧ５、ＣＧ６、ＣＧ７と、オペアンプＯＰＧ１、ＯＰＧ２を含む。なおＳＣＦの構成は図１８に限定されず、公知の構成の種々のＳＣＦを用いることができる。

６．プリフィルタの周波数特性
図１６のようにフィルタ部１１０にＳＣＦを設けた場合、ＳＣＦでは離散時間で信号をサンプリングするため、サンプリングによる周波数の折り返し現象であるエイリアシングが生じる。例えばサンプリング周波数をｆｓｐとした場合に、ｆｓｐ／２（＝ｆｄ／２）の高調波周波数の信号が、ＤＣの周波数領域等に折り返し、ＳＮＲが劣化する。

このようなエイリアシングの悪影響を防止するために、図１６では、ＳＣＦの前段側の差動増幅回路１１２をアンチエイリアシング用のプリフィルタとして機能させている。即ちサンプリング周波数をｆｓｐ（＝ｆｄ）とした場合に、プリフィルタに、ｆｓｐ／２（＝ｆｄ／２）以上の周波数成分を除去するアンチエイリアシングの周波数特性を持たせている。

この場合、所望信号の周波数帯域は図１５に示すように例えばｆａ０以下であり、周波数が低い。一方、ＳＣＦのサンプリング周波数ｆｓｐは、ｆａ０の例えば５０倍〜５００倍程度であり、周波数が高い。従って、一般的なアンチエイリアシング用のプリフィルタであれば、それほど急峻な減衰特性は必要ない。

しかしながら、ジャイロセンサのように微少信号を扱うセンサでは、一般的なアンチエイリアシングの減衰特性では、不要信号を除去できないことが判明した。即ちジャイロセンサの検出信号では、不要信号の振幅は所望信号の振幅の例えば１００〜５００倍程度となる。従って、一般的なアンチエイリアシングの減衰特性では、不要信号の振幅が所望信号（ＤＣ成分）の振幅よりも大きくなってしまい、ＳＣＦのサンプリングによるＤＣ成分への折り返し等により、ＳＮＲが劣化してしまう。

そこで、連続時間型フィルタであるプリフィルタに対して、同期検波回路１００による同期検波により周波数ｋ×ｆｄ（ｋは自然数）の周波数帯域に現れる不要信号の振幅を、所望信号（最小分解能）の振幅以下に減衰する周波数特性（フィルタ特性、減衰特性）を持たせることが望ましい。例えば周波数ｆｄ、２ｆｄ、３ｆｄの周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰する周波数特性を持たせる。なお所望信号の振幅は、所望信号の最小分解能に対応する振幅であり、ｄｐｓ（degree per second）に対応する振幅である。また所望信号の振幅は、ＤＣの周波数領域での所望信号の振幅である。

このようにすれば、所望信号の例えば１００〜５００倍程度の振幅の不要信号が周波数ｋ×ｆｄに現れた場合にも、この不要信号の周波数成分をプリフィルタにより確実に除去できる。従って、ＳＣＦでのサンプリングによる不要信号のＤＣ成分への折り返しにより、ＳＮＲが劣化してしまう事態を防止できる。従って微少信号を扱うジャイロセンサに最適な検出装置を提供できる。

また図１６では、アンチエイリアシング用のプリフィルタを、同期検波により周波数ｋ×ｆｄに現れる不要信号を除去するフィルタとして兼用している。このようにすれば、周波数ｋ×ｆｄに現れる不要信号を除去するフィルタを別に設ける必要がなくなる。従って、回路の小規模化を図れると共に、ノイズ源となる回路ブロックの数も減るため、ＳＮＲを向上できる。

即ち、通常のアンチエイリアシング用プリフィルタの目的は下記（Ａ１）の通りである。
（Ａ１）ランダム雑音や回路中で発生するパルス性ノイズなどの不要信号が、ＳＣＦの通過帯域に折り返すのを防止する。

これに対して図１６では、上記（Ａ１）の役割に加えて、下記（Ａ２）の役割をプリフィルタに持たせている。
（Ａ２）同期検波によって生じ、ｆｄ、２ｆｄなどのｋ×ｆｄに必ず存在する不要信号（妨害波）が、ＳＣＦでのサンプリングによりＤＣに折り返し、ＤＣに存在する所望信号（コリオリ力信号）の品質（Ｓ／Ｎ比）を劣化させるのを防止する。

上記（Ａ２）は、ジャイロセンサに特有の下記（Ｂ１）〜（Ｂ３）の事情に起因する。
（Ｂ１）ジャイロセンサでは同期検波が行われる。
（Ｂ２）同期検波によりｆｄや２ｆｄに不要信号の強いスペクトラムが現れる。
（Ｂ３）ＳＣＦのサンプリング周波数がｆｓｐ＝ｆｄとなるため、ｆｄ、２ｆｄなどの不要信号が、所望信号が存在するＤＣに折り返す。

即ち同期検波後にｆｄ、２ｆｄに現れる不要信号の振幅は、所望信号に比べて極めて大きい。

また、システム構成の簡素化のためには、ＳＣＦのサンプリング周波数をｆｓｐ＝ｆｄとすることが望ましい。そしてｆｓｐ＝ｆｄにすると、ＳＣＦでのサンプリングにより、ｆｄ、２ｆｄの不要信号が、ＤＣに折り返してしまう。

一方、同期検波前にｆｄに存在した所望信号は、同期検波によりＤＣに現れる。従って、何ら対策を施さないと、ｆｄ、２ｆｄに存在する振幅の大きい不要信号の折り返しにより、ＤＣの所望信号の品質が極めて劣化する。具体的には、ｆｄ、２ｆｄの不要信号が折り返して、所望信号の最小分解能よりも大きい不要信号がＤＣに重畳されると、ジャイロセンサが静止状態であっても、あたかもジャイロセンサが一定の角速度で回転しているかのような偽情報を与えてしまう。

このような問題を解決するために図１６では、ＳＣＦの前段の差動増幅回路１１２をプリフィルタとしても動作させ、このプリフィルタに対して上記（Ａ１）のみならず（Ａ２）の役割を持たせている。そしてこの（Ａ２）の役割を実現するために、プリフィルタに対して下記のような周波数特性を持たせている。

例えば図１９にプリフィルタの周波数特性を模式的に示す。図１９のＤ１に示すように、プリフィルタはｆｓｐ／２（＝ｆｄ／２）において十分な減衰特性を有する。従って、ＳＣＦでのサンプリングによるランダム雑音（熱雑音、１／ｆノイズ等）の折り返しにより、ＳＮＲが劣化してしまう事態を防止でき、プリフィルタに通常のアンチエイリアシング用フィルタとして役割を持たせることができる。

またプリフィルタが２次のローパスフィルタである場合には、減衰傾度は−４０ｄＢ／ｄｅｃとなる。そして所望信号（ＤＣ成分）の振幅（最小分解能）をＡ０とし、周波数ｋ×ｆｄ（ｋは自然数）に現れる不要信号の振幅をＡｋとし、周波数ｆｄでのフィルタの減衰率をａとしたとする。この場合に、プリフィルタには、Ａｋ×（ａ／ｋ^２）≦Ａ０が成り立つように不要信号の振幅を減衰させる周波数特性を持たせればよい。

例えば図１９のＤ２では、周波数ｆｄに現れる不要信号の振幅はＡ１であり、周波数ｆｄでのフィルタの減衰率（減衰度）はａである。従って、Ａ１×ａ≦Ａ０が成り立つようにする。

また図１９のＤ３では、周波数２ｆｄに現れる不要信号の振幅はＡ２であり、周波数２ｆｄでのフィルタの減衰率は、プリフィルタが２次であるため、ａ／ｋ^２＝ａ／２^２＝ａ／４である。従って、Ａ２×（ａ／４）≦Ａ０が成り立つようにする。

また図１９には示していないが、周波数３ｆｄに現れる不要信号の振幅はＡ３であり、周波数３ｆｄでのフィルタの減衰率は、プリフィルタが２次であるため、ａ／ｋ^２＝ａ／３^２＝ａ／９である。従って、Ａ３×（ａ／９）≦Ａ０が成り立つようにする。

以上のような条件が成り立つようにすれば、差動増幅回路１１２のプリフィルタが２次のローパスフィルタである場合に、周波数ｆｄ、２ｆｄ、３ｆｄの周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰できるようになる。

またプリフィルタが１次のローパスフィルタである場合には、減衰傾度は−２０ｄＢ／ｄｅｃとなる。従って、この場合、プリフィルタには、Ａｋ×（ａ／ｋ）≦Ａ０が成り立つように不要信号の振幅を減衰させる周波数特性を持たせればよい。

例えば、周波数ｆｄに現れる不要信号の振幅はＡ１であり、周波数ｆｄでのフィルタの減衰率はａであるため、Ａ１×ａ≦Ａ０が成り立つようにする。

また周波数２ｆｄに現れる不要信号の振幅はＡ２であり、周波数２ｆｄでのフィルタの減衰率は、プリフィルタが１次であるため、ａ／ｋ＝ａ／２である。従って、Ａ２×（ａ／２）≦Ａ０が成り立つようにする。

また周波数３ｆｄに現れる不要信号の振幅はＡ３であり、周波数３ｆｄでのフィルタの減衰率は、プリフィルタが１次であるため、ａ／ｋ＝ａ／３である。従って、Ａ３×（ａ／３）≦Ａ０が成り立つようにする。

以上のような条件が成り立つようにすれば、プリフィルタが１次のローパスフィルタである場合に、周波数ｆｄ、２ｆｄ、３ｆｄの周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰できるようになる。

通常のアンチエイリアシング用のプリフィルタは、１次のローパスフィルタで構成される。これに対して図１７（Ａ）、図１７（Ｂ）では、振幅の大きい不要信号を除去するために、差動増幅回路１１２を２次のローパスフィルタとして動作させている。この２次のローパスフィルタによれば、減衰傾度が−４０ｄＢ／ｄｅｃになるため、振幅の大きい不要信号でも容易に除去できるようになる。例えば図１９において周波数ｆｄ、２ｆｄでの不要信号の振幅Ａ１、Ａ２が所望信号の振幅Ａ０の１００〜５００倍程度である場合には、周波数ｆｄ、２ｆｄにおいて例えば−４０ｄＢ〜−６０ｄＢ程度の減衰度が必要になる。２次のローパスフィルタであれば、このような減衰度も容易に得ることができる。

なお差動増幅回路１１２を１次のローパスフィルタとして動作させるようにしてもよい。この場合には、カットオフ周波数ｆｃを十分に小さくすることで、周波数ｆｄ、２ｆｄでの減衰度を小さくすることができる。

この場合、１次のローパスフィルタでは、カットオフ周波数ｆｃを小さくするためには、容量値や抵抗値を大きくする必要があり、回路が大規模化するおそれがある。

これに対して２次のローパスフィルタでは、素子数は多くなるもの、減衰傾度が大きい。従って図２０のＧ４に示すようにカットオフ周波数ｆｃをそれほど小さくしなくても、Ｇ５、Ｇ６に示すように周波数ｆｄ、２ｆｄにおいて十分な減衰度を得ることができる。従って、１次のローパスフィルタに比べて回路を小規模化することも可能になる。即ち、回路の大規模化を最小限に抑えながらも、Ｇ７に示すような振幅の大きな不要信号についても十分に減衰することができる。従って、この不要信号がＤＣに折り返した場合にも、その振幅を所望信号の最小分解能以下にすることが可能になる。

７．電子機器
図２１に本実施形態の検出装置３０を含むジャイロセンサ５１０（広義にはセンサ）と、ジャイロセンサ５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサ５１０は図２１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、携帯型情報端末等の種々のものが考えられる。

電子機器５００はジャイロセンサ５１０と処理部５２０を含む。またメモリ５３０、操作部５４０、表示部５５０を含むことができる。処理部（ＣＰＵ、ＭＰＵ等）５２０はジャイロセンサ５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサ５１０により検出された角速度情報（物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリ（ＲＯＭ、ＲＡＭ等）５３０は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザに表示する。本実施形態の検出装置３０によれば、電子機器５００に組み込まれるジャイロセンサ５１０として、小型のセンサを採用できる。これにより、電子機器５００のコンパクト化、低コスト化を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量トランスデューサ、センサ、離散時間型フィルタ等）と共に記載された用語（振動子、ジャイロセンサ、ＳＣＦ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また振動子の構造、検出装置やセンサや電子機器の構成も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。またダブルバランス・ミキサ、フィルタ部、差動増幅回路の構成、動作も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

本実施形態の検出装置の構成例。図２（Ａ）、図２（Ｂ）は振動子の説明図。図３（Ａ）〜図３（Ｃ）は増幅回路、Ｑ／Ｖ変換回路、差動増幅回路の構成例。図４（Ａ）〜図４（Ｃ）は周波数スペクトラムの説明図。シングルバランス・ミキサ方式の同期検波回路の構成例。シングルバランス・ミキサ方式の場合の信号波形例。本実施形態のダブルバランス・ミキサ方式の同期検波回路の構成例。ダブルバランス・ミキサ方式の場合の信号波形例。図９（Ａ）、図９（Ｂ）はダブルバランス・ミキサのＭＯＳトランジスタでの実現例。図１０（Ａ）〜図１０（Ｄ）は雑音指数、入力換算ノイズ等の説明図。図１１（Ａ）、図１１（Ｂ）はスイッチング・ミキサ、シングルバランス・ミキサの例。ダブルバランス・ミキサの例。差動増幅回路を差動アンプ及びＬＰＦとして動作させる場合の構成例。図１４（Ａ）〜図１４（Ｃ）は差動増幅回路の構成例。離調周波数の説明図。差動増幅回路をＳＣＦのプリフィルタとして動作させる場合の構成例。図１７（Ａ）、図１７（Ｂ）はフィルタ部の構成例。ＳＣＦの構成例。プリフィルタの周波数特性の説明図。１次、２次のプリフィルタを用いた場合の周波数特性の説明図。電子機器、ジャイロセンサの構成例。

符号の説明

ＳＥ１〜ＳＥ４第１〜第４のスイッチング素子、ＯＰＥ反転増幅器、
ＬＰＦローパスフィルタ、ＢＵＦバッファ回路、
２、４駆動端子、６、８検出端子、１０振動子、１１、１２駆動側振動子、
１６、１７検出側振動子、３０検出装置、４０駆動回路、４２増幅回路、
４４ＡＧＣ回路、４６２値化回路、６０検出回路、７０増幅回路、
７２、７４Ｑ／Ｖ変換回路、７６差動増幅回路、１００同期検波回路、
１１０フィルタ部、１１２差動増幅回路、
５００電子機器、５１０ジャイロセンサ、５２０処理部、５３０メモリ、
５４０操作部、５５０表示部

Claims

駆動信号により駆動される物理量トランスデューサから検出信号を受け、前記検出信号から所望信号を検出する検出回路を含み、
前記検出回路は、
前記物理量トランスデューサからの前記検出信号を増幅する増幅回路と、
前記増幅回路により増幅された信号に対する同期検波を、同期信号に基づいて行う同期検波回路とを含み、
前記同期検波回路は、
前記同期信号に基づいて、ダブルバランス・ミキサ方式で同期検波を行うことを特徴とする検出装置。
請求項１において、
前記同期検波回路は、
前記同期信号が第１の電圧レベルとなる第１の期間では、前記増幅回路により増幅された第１の信号に対応する信号を、第１の出力信号として出力し、前記第１の信号の反転信号となる第２の信号に対応する信号を、第２の出力信号として出力し、
前記同期信号が第２の電圧レベルとなる第２の期間では、前記第２の信号に対応する信号を、前記第１の出力信号として出力し、前記第１の信号に対応する信号を、前記第２の出力信号として出力することを特徴とする検出装置。
請求項１又は２において、
前記同期検波回路は、
前記増幅回路により増幅された第１の信号に対応する信号が入力される第１の入力ノードと、第１の出力信号が出力される第１の出力ノードとの間に設けられ、前記同期信号が第１の電圧レベルとなる第１の期間においてオンになる第１のスイッチング素子と、
前記第１の信号の反転信号となる第２の信号に対応する信号が入力される第２の入力ノードと、前記第１の出力ノードとの間に設けられ、前記同期信号が第２の電圧レベルとなる第２の期間においてオンになる第２のスイッチング素子と、
前記第２の入力ノードと、第２の出力信号が出力される第２の出力ノードとの間に設けられ、前記第１の期間においてオンになる第３のスイッチング素子と、
前記第１の入力ノードと、前記第２の出力ノードとの間に設けられ、前記第２の期間においてオンになる第４のスイッチング素子とを含むことを特徴とする検出装置。
駆動信号により駆動される物理量トランスデューサから検出信号を受け、前記検出信号から所望信号を検出する検出回路を含み、
前記検出回路は、
前記物理量トランスデューサからの前記検出信号を増幅する増幅回路と、
前記増幅回路により増幅された信号に対する同期検波を、同期信号に基づいて行う同期検波回路とを含み、
前記同期検波回路は、
前記同期信号が第１の電圧レベルとなる第１の期間では、前記増幅回路により増幅された第１の信号に対応する信号を、第１の出力信号として出力し、前記第１の信号の反転信号となる第２の信号に対応する信号を、第２の出力信号として出力し、
前記同期信号が第２の電圧レベルとなる第２の期間では、前記第２の信号に対応する信号を、前記第１の出力信号として出力し、前記第１の信号に対応する信号を、前記第２の出力信号として出力することを特徴とする検出装置。
請求項１乃至４のいずれかにおいて、
前記同期検波回路の後段側に設けられるフィルタ部を含み、
前記フィルタ部は、
前記同期検波回路からの第１、第２の出力信号が、第１、第２の差動入力信号として入力される差動増幅回路を含むことを特徴とする検出装置。
請求項５において、
前記差動増幅回路は、
前記第１、第２の差動入力信号の差動増幅を行う差動アンプとして動作すると共にローパスフィルタとして動作することを特徴とする検出装置。
請求項６において、
前記差動増幅回路は、
オペアンプと、
前記第１の差動入力信号が入力される第１の差動入力ノードと前記オペアンプの第１の入力端子との間に設けられる第１の抵抗と、
前記第２の差動入力信号が入力される第２の差動入力ノードと前記オペアンプの第２の入力端子との間に設けられる第２の抵抗と、
前記第１の入力端子と前記オペアンプの出力端子との間に設けられる第３の抵抗と、
前記第２の入力端子と電源ノードとの間に設けられる第４の抵抗と、
前記第２の入力端子と電源ノードとの間に設けられる第１のキャパシタと、
前記第１の入力端子と前記出力端子との間に設けられる第２のキャパシタを含むことを特徴とする検出装置。
請求項７において、
前記差動増幅回路は、
前記オペアンプの前記出力端子に設けられる第２のローパスフィルタを含むことを特徴とする検出装置。
請求項６において、
前記差動増幅回路は、
オペアンプと、
前記第１の差動入力信号が入力される第１の差動入力ノードと第１のノードとの間に設けられる第１の抵抗と、
前記第１のノードと前記オペアンプの第１の入力端子との間に設けられる第２の抵抗と、
前記第２の差動入力信号が入力される第２の差動入力ノードと第２のノードとの間に設けられる第３の抵抗と、
前記第２のノードと前記オペアンプの第２の入力端子との間に設けられる第４の抵抗と、
前記第１の入力端子と前記オペアンプの出力端子との間に設けられる第５の抵抗と、
前記第２の入力端子と電源ノードとの間に設けられる第６の抵抗と、
前記第１のノードと前記第２のノードとの間に設けられる第１のキャパシタと、
前記第１の入力端子と前記出力ノードとの間に設けられる第２のキャパシタと、
前記第２の入力端子と電源ノードとの間に設けられる第３のキャパシタを含むことを特徴とする検出装置。
請求項６において、
前記差動増幅回路は、
オペアンプと、
前記第１の差動入力信号が入力される第１の差動入力ノードと第１のノードとの間に設けられる第１の抵抗と、
前記第１のノードと前記オペアンプの第１の入力端子との間に設けられる第２の抵抗と、
前記第２の差動入力信号が入力される第２の差動入力ノードと第２のノードとの間に設けられる第３の抵抗と、
前記第２のノードと前記オペアンプの第２の入力端子との間に設けられる第４の抵抗と、
前記第１のノードと前記オペアンプの出力端子との間に設けられる第５の抵抗と、
前記第２のノードと電源ノードとの間に設けられる第６の抵抗と、
前記第１のノードと前記第２のノードとの間に設けられる第１のキャパシタと、
前記第１の入力端子と前記出力ノードとの間に設けられる第２のキャパシタと、
前記第２の入力端子と電源ノードとの間に設けられる第３のキャパシタを含むことを特徴とする検出装置。
請求項５乃至１０のいずれかにおいて、
前記フィルタ部は、
前記差動増幅回路の後段側に設けられた離散時間型フィルタを含むことを特徴とする検出装置。
請求項１１において、
前記物理量トランスデューサは振動子であり、
前記離散時間型フィルタは、
前記振動子の駆動側共振周波数ｆｄと検出側共振周波数ｆｓとの差に対応する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の成分を除去し、所望信号の周波数成分を通過させる周波数特性を有することを特徴とする検出装置。
請求項１１又は１２において、
前記差動増幅回路は、
前記第１、第２の差動入力信号の差動増幅を行う差動アンプとして動作すると共に、前記離散時間型フィルタのプリフィルタとして動作することを特徴とする検出装置。
請求項１３において、
前記物理量トランスデューサは振動子であり、
前記プリフィルタは、
前記振動子の駆動側共振周波数をｆｄとした場合に、前記同期検波回路による同期検波により周波数ｋ×ｆｄ（ｋは自然数）の周波数帯域に現れる不要信号の振幅を、所望信号の振幅以下に減衰する周波数特性を有することを特徴とする検出装置。
請求項１乃至１４のいずれかにおいて、
前記物理量トランスデューサを駆動すると共に前記同期信号を前記検出回路に供給する駆動回路を含むことを特徴とする検出装置。
請求項１乃至１５のいずれかにおいて、
前記物理量トランスデューサは振動ジャイロであることを特徴とする検出装置。
請求項１乃至１６のいずれかに記載の検出装置と、
前記物理量トランスデューサと、
を含むことを特徴とするセンサ。
請求項１７に記載のセンサと、
前記センサの検出情報に基づいて処理を行う処理部と、
を含むことを特徴とする電子機器。