JPH07123210B2

JPH07123210B2 - 差動増幅素子

Info

Publication number: JPH07123210B2
Application number: JP60292659A
Authority: JP
Inventors: 秀史伊藤; 健明岡部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1995-12-25
Anticipated expiration: 2010-12-25
Also published as: JPS62154910A

Description

【発明の詳細な説明】〔技術分野〕この発明は、増幅技術さらには差動増幅素子に適用して
特に有効な技術に関するもので、例えば高周波電力増幅
器に利用して有効な技術に関するものである。

〔背景技術〕

差動増幅器の１つに、コロナ社発行「集積回路工学
（２）」1979年６月20日発行、P140に記載されている如
き、MOS（金属−酸化物−半導体）型電界効果トランジ
スタで（以下MOSFETとも称す）構成された差動増幅器が
ある。この差動増幅器は演算増幅器の入力段を構成する
もので、第1,第２のMOSFETのそれぞれのソースは共通接
続されることによって互いに差動対をなす。この共通ソ
ースにそのドレインが接続された第３の能動素子として
の定電流源用のMOSFETを有し、差動対をなす２つのMOSF
ETのそれぞれに流れる電流の和を制御する。上記差動対
をなす２つのMOSFETと定電流源用のMOSFETを以下差動増
幅素子という。上記差動対をなす２つのMOSFETの各々の
ドレインには負荷となるMOSFETのソースが接続され、差
動対を構成するMOSFETのドレインと負荷用MOSFETのソー
スの間から差動の出力が取り出される。

MOSFETで構成された差動増幅器は入力インピーダンスが
高く、電圧駆動であるため、オン・オフの状態を維持す
るために直流電流は不要であり制御性は良い。デバイス
的には各MOSFETのアイソレーションが不要であり高集積
化に有利である。

上記した差動増幅器は演算増幅器の如き小信号用途に使
用されている。しかし、近年では高耐圧，高出力高周波
電力用で構成された差動増幅器が必要となってきている
ことがわかった。高耐圧，高出力，高周波電力用の差動
増幅器はたとえば車載用の無線通信器における高周波信
号増幅器に利用される。

この高耐圧，高出力，高周波電力用の差動増幅器を構成
するためにはディスクリート素子を組合せることにより
達成できるものの、素子間の特性バラツキにより、差動
増幅器としての良好な平衡特性が得にくいことが本発明
者の検討によりわかった。

本発明は上記に鑑みてなされたもので、同一の半導体基
板上に形成できかつ、良好な平衡特性と動作安定性の良
い高耐圧，高出力，高周波用の差動増幅器を得る技術を
検討する中で生まれたものである。

〔発明の目的〕

本発明の目的は、良好な平衡特性と安定な動作特性を有
する高耐圧，高出力，高周波差動増幅素子技術を提供す
るものである。

本発明の前記ならびにその他の目的と新規な特性は本明
細書の記述からあきらかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものを簡単
に説明する。

差動増幅素子は同一の半導体基板上に形成された複数の
能動素子としての高耐圧，高周波用のMOS型電界効果ト
ランジスタで差動対をなすトランジスタが構成されて、
特性バラツキを低減する。この高耐圧，高周波用のMOS
型電界効果トランジスタはドレイン電流が半導体基板表
面を流れる横型パワーMOS素子からなり、そのドレイン
領域は高濃度不純物導入層と、この高濃度不純物導入層
とゲート電極下のチャネル領域との間に設けられかつ、
この高濃度不純物導入層に連らなる低濃度不純物導入層
と、からなる。高出力化を達成するために同一の半導体
基板上に１ユニットの差動増幅素子が多数配設される。

これら多数の差動増幅素子は、有機樹脂膜たとえば高耐
圧特性を有するポリイミド系樹脂膜から成る層間絶縁膜
を用いた多層配線構造により等価的に並列接続され、共
通制御されることにより、動作安定性が確保される。

さらに具体的なものを下記に示す。

差動対をなす第1,第２のMOS型電界効果トランジスタは
交互に配設するのが、良好な平衡特性を得るために有利
である。

さらに、第３のMOS型電界効果トランジスタは、上記交
互に配設された第1,第２のMOS型電界効果トランジスタ
の間に設ける。これにより第１のMOS型電界効果トラン
ジスタのソース領域と第３のMOS型電界効果トランジス
タのドレイン領域および第２のMOS型電界効果トランジ
スタのソース領域と第３のMOS型電界効果トランジスタ
のドレイン領域とは同一の半導体領域で共通化でき、チ
ップ面積の低減をも考慮する。

さらにまた、第1,第2,第３のMOS型電界効果トランジス
タをデュアルゲート構造として、さらに良好な平衡特性
と安定な動作特性を得る。

以下図面を用いて本発明の実施例について述べる。

〔実施例〕

まず、本発明前に本発明者により検討された事項につい
て述べ、その後、具体的に実施例について述べる。

高周波信号増幅器に使用される差動増幅素子として高耐
圧，高出力用のバイポーラ・トランジスタを用いて第７
図に示されるように構成しても良い。

第７図は本発明者らによって検討された差動増幅素子を
示す。

同図に示す差動増幅素子100は３つのバイポーラ・トラ
ンジスタQL,QR,QCによって構成されている。バイポーラ
・トランジスタQLとQRは、そのエミッタが共通接続され
ることによって互いに差動対をなす。また、バイポーラ
・トランジスタQCは、そのコレクタがQLとQRの共通エミ
ッタに接続されることによって、バイポーラ・トランジ
スタQLとQRにそれぞれに流れる動作電流の和を制御す
る。

上述した３つのバイポーラ・トランジスタQL,QR,QCは同
一の半導体基板内に集積形成されている。したがって、
外部には、バイポーラ・トランジスタQL,QRのコレクタ
とベース、およびバイポーラ・トランジスタQCのベース
とエミッタがそれぞれに端子CL,CR,inL,inR,in1,Eとし
て引き出されている。第７図に示した差動増幅素子100
では、inL,inR,in1が入力端子、CL,CRが出力端子、Ｅが
共通接地端子として、それぞれに利用されるようになっ
ている。

しかしながら、下記の如き問題を有している。

（１）バイポーラ・トランジスタは、ベースの入力イン
ピーダンスが低く、かつ、電流駆動であるため、制御が
複雑になってしまう。

（２）各バイポーラ・トランジスタQL,QR,QCを同一半導
体基板内に集積形成するためには、各バイポーラ・トラ
ンジスタを互いに電気的に独立するための複雑な分離構
造が必要であり、チップ面積が大きくなってしまう。

（３）上記（２）を回避するために、先に述べたごとく
各バイポーラ・トランジスタをディスクリート素子で形
成すると、素子間の特性バラツキが大きく良好な平衡特
性が得られない。

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図から第３図までは、この発明による差動増幅素子
の一実施例を示す。

第１図〜第３図に示す差動増幅素子100は、互いに差動
対を構成する第1,第２の２つの能動素子と、この２つの
能動素子にそれぞれに流れる動作電流の和を制御する第
３の能動素子とが同一の半導体基体に集積形成されてな
る差動増幅素子である。

先ず、第１図（ａ）（ｂ）に示すように、差動増幅素子
は上記第1,第2,第３の能動素子としてｎチャンネルMOS
電界効果トランジスタML,MR,MCによってそれぞれ形成さ
れている。同図（ａ）はその部分的なデバイス断面状態
を、同図（ｂ）はその等価回路をそれぞれ示す。

同図から明らかなように、上記した（１）の問題点に対
して高入力インピーダンスであり、電圧制御であり制御
が簡単なMOS型電界効果トランジスタML,MR,MCで差動増
幅素子を構成する。差動対をなすMOS型電界効果トラン
ジスタML,MRは高耐圧，高周波用の横型パワーMOS素子で
構成される。そのドレイン領域2L,2Rは高濃度不純物導
入層となるn⁺型拡散層20と、このn⁺型拡散層20とゲート
電極GL,GR下のチャネル領域との間に設けられ、かつ、
このn⁺型拡散層20に連らなる低濃度不純物導入層のn^-型
拡散層21からなる。このn^-型拡散層21はチャネル領域と
n⁺型拡散層20の間の電界を平均化し、MOS素子の高耐圧
化に有利である。さらに、ゲート電極GL（GR）とドレイ
ン領域2L（2R）との電極間容量を低減し高周波化も計ら
れている。

上記の如くMOS型電界効果トランジスタで差動増幅素子
を構成するため、上記した（２）の問題点は回避され、
チップ面積の縮小化が達成される。また、同一半導体基
板上に形成するため上記した（３）の問題点は回避でき
る。

さらに、後述するように半導体基板上には第１図（ａ）
に示したMOS型電界効果トランジスタからなる１ユニッ
トＡ差動増幅素子が多数配設されることにより高出力化
が計られ高耐圧，高出力，高周波用となる。

これらの多数の差動増幅素子は、後述する如くに層間絶
縁膜として有機樹脂膜たとえば高耐圧特性を有するポリ
イミド系樹脂膜６を用いた多層配線構造を利用して等価
的に第２層目のアルミニウムからなる配線４′で並列接
続される。その一例が同図（ａ）に配線Scとして示され
ている。アルミニウム配線により並列接続された多数の
差動増幅素子は等価的な部分が共通の配線により制御さ
れるため、動作安定性が確保される。

さらに詳しく述べる。

第１図（ａ）（ｂ）において、第１のMOS型電界効果ト
ランジスタMLのソース領域と第３のMOS型電界効果トラ
ンジスタMCのドレイン領域、同一の半導体領域すなわち
同一のn⁺型拡散層2aに共通化され、第２のMOS型電界効
果トランジスタMRのソース領域と第３のMOS型電界効果
トランジスタMCのドレイン領域は、同一の半導体領域す
なわち同一のn⁺型拡散層2bによって互いに共通化させら
れチップ面積が低減される。

さらに、その共通化された半導体領域をなすそれぞれの
n⁺型拡散層2a,2bは、同図（ｂ）に示される共通ソース
とするため、層間絶縁膜としての有機樹脂膜たとえば高
耐圧特性を有するポリイミド系樹脂膜６上に形成された
アルミニウムよりなる配線Scによって互いに同電位にな
るべく共通接続されている。

各MOS電界効果トランジスタML,MR,MCは、第１図（ａ）
に示すように、半導体基体であるｐ型半導体基板１に多
数並べて形成されたn⁺型拡散層と、隣り合うn⁺型拡散層
の間にそれぞれ跨がって形成された多数の多結晶シリコ
ンゲート電極３によって形成される。各n⁺型拡散層2,2
a,2b,2L,2Rは、２つのMOS型電界効果トランジスタML,M
R,MCのいずれかのドレイン領域あるいはソース領域をな
す。これにより、それぞれにゲート電極３を２つずつ有
する動作特性の良いデュアルゲート型のMOS型電界効果
トランジスタML,MR,MCが、複数な分離構造に依らずに、
その一部の素子領域を同一の半導体領域によって互いに
共通化させた簡単な素子構造で、差動増幅素子の機能を
同一の半導体基板１内に集積形成されている。

なお、第１図（ａ）において、４′は蒸着アルミニウム
などによる１層目配線、４は蒸着アルミニウムからなる
２層目配線、５は表面の酸化絶縁膜をそれぞれ示す。７
は保護膜としてのポリイミド系樹脂膜であり、差動増幅
素子の信頼性を高める。

第２図（ａ）は上記差動増幅素子100のやや広い範囲に
おける断面状態を、同図（ｂ）はそのデバイス平面レイ
アウト状態をそれぞれ示す。

同図（ａ）（ｂ）から理解されるように同一機能のMOS
型電界効果トランジスタ２個を１つと見たとき、差動対
をなす第1,第２のMOS型電界効果トランジスタML,MRは交
互に配設されて、高出力化及び特性均一化と熱的バラン
スの均一化とが計られており、良好な平衡特性が得られ
る工夫がほどこされる。

さらに、交互に配設された差動対をなす第1,第２のMOS
型電界効果トランジスタML,MRの間に第３のMOS型電界効
果トランジスタMCが配され、前記した如くにその一部の
素子領域を同一の半導体領域によって互いに共通化され
て集積形成されている。この第1,第2,第３のMOS型電界
効果トランジスタML,MR,MCの配線は図中で示される１つ
のユニットＡが一点鎖線B,Bで線対称となるような１つ
のユニットＡ′,A′とが反復して半導体基板上に複数形
成されており、アルミニウムからなる配線４で並列接続
されて、共通配線DL,GL,DR,GR,G1,S,Scを構成する。こ
れら共通配線は第１図（ａ）に示したごときポリイミド
系樹脂膜６を層間絶縁膜とした多層配線技術を用いて等
価的な差動増幅素子の電極に共通接続され、これら多数
の差動増幅素子は共通制御されるようになっており、特
性均一化，熱的バランスの均一化とあいまって良好な平
衡特性が得られる。特に、高周波の高出力増幅および低
雑音増幅の各特性は極めてすぐれている。

なお、第２図（ａ）はMOS型電界効果トランジスタML,M
R,MCの配列状態を示すために、それらの第１図に示され
るソース・ドレイン領域2,2a,2b,2R,2Lは簡単化されて
記載してある。また、第３図（ｂ）の鎖線領域内Ｃには
各MOS型電界効果トランジスタML,MR,MCのソース・ドレ
イン領域2,2a,2b,2R,2Lが形成されている。

上記第２図（ａ）（ｂ）に示した差動増幅素子のより具
体的な平面レイアウトが第３図に示されている。

同図に示されるように各差動増幅素子は多層配線構造と
してのアルミニウム配線４により周辺の各パッド６（G
1,DL,DR,GL,GR,S）にスルーホールTHを介して引き出さ
れることにより各差動増幅素子は共通制御される。尚第
１図は図中Ｉ−Ｉ′断面を示したものである。

第４図はこの発明の別の実施例を示す。

前述した実施例では、差動対をなすMOS型電界効果トラ
ンジスタMLとMRのゲート電極GL,GRを互いに平行に並ぶ
ように配列していたが、同図に示すように互いに向かい
合わせになるように配列し、それらの両側にMOS型電界
効果トランジスタMCのゲート電極G1を形成しても、本発
明と同様な効果が得られることはいうまでもない。

次に、本発明の高耐圧，高出力，高周波差動増幅素子の
適用例について示す。

第５図（ａ）は上述した差動増幅素子100の好適な応用
例を示す。

同図に示すように、上述した差動増幅素子は、高耐圧，
高出力，高周波差動増幅回路に使用することができる。
同図においてRFは高周波信号、Voは直流電圧源、R_L，R_R
は負荷抵抗、Vddは電源、Vout1,Vout2は出力を得るため
の出力端子をそれぞれ示す。

同図において、MOS型電界効果トランジスタML,MRの各ゲ
ート電極GL,GRが相補的に変化されると、これに応じて
差動対のMOS型電界効果トランジスタML,MRに流れる動作
電流の配分比が変化し、差動出力がVout1,Vout2から取
り出される。

この回路構成においては定電流源としての第３のMOS型
電界効果トランジスタMCは一定の動作抵抗（ON抵抗）を
有するため、共通のソースScの電位は固定され差動対の
MOS型電界効果トランジスタML,MRのしきい値電圧は変化
せず良好な平衡特性の高耐圧，高出力，高周波の差動増
幅器が得られる。

第５図（ｂ）は上述した差動増幅素子100の好適な適用
例を示す。

同図に示すように、上述した差動増幅素子100は、利得
可変範囲の広い可変利得型の高周波電力増幅回路に使用
することができる。同図において、RFinは高周波増幅入
力、RFoutは高周波増幅出力、V1とV2は利得制御電圧を
それぞれ示す。また、L1,C1,C2は入力同調回路を構成す
るインダクタンスと容量、L2は高周波チョークコイル、
R3はダミー負荷抵抗、C3,C4,L3は出力同調回路を構成す
る容量とインダクタンス、Vddは電源、C7はデカップリ
ング抵抗をそれぞれ示す。

ここで、利得制御電圧V1とV2を互いに相補的に変化させ
ると、これに応じて差動対のMOS型電界効果トランジス
タMLとMRに流れる動作電流の配分比が変化して増幅利得
が可変制御される。この場合の利得制御電圧V1,V2はそ
れぞれ直流電圧であって、抵抗R1,R2と容量C5,C6による
高周波バイパス回路を経て差動対のトランジスタML,MR
の各ゲートGL,GRに入力されるようになっている。

尚、同図に示される回路においては、RFinが入力される
トランジスタMCをドレイン電圧とドレイン電流の電流・
電圧特性において定電流特性領域で使用すると、第１図
（ａ）に示される如き素子分離構造のない構成で十分な
特性が得られる。このとき、共通ソースScの電位は多少
変動するものの、両差動対トランジスタML,MRのしきい
値電圧は同様に同相でふれるため特性的には十分であ
る。また位相変調であるため、信号の歪も問題とならな
い。このことは第６図に示される適用例にも同様に言え
ることである。

第６図は上述した差動増幅素子100の別の好適な適用例
を示す。

同図に示すように、上述した差動増幅素子100は、その
差動対トランジスタMLとMRの特性バランスが良好なこと
から、特性の良い平衡変調器を構成するのにも利用する
ことができる。同図において、101は高周波信号入力
源、102は局部発信器をそれぞれ示す。この場合、差動
トランジスタの片側のドレインDRから平衡変調出力Mixo
utが取り出される。

次に本発明の効果を述べる。

〔効果〕

（１）同一の半導体基体内に集積形成された複数の高耐
圧，高出力，高周波電界効果トランジスタによって変動
増幅素子を形成するとともに、その複数の電界効果トラ
ンジスタを等価的に並列接続するため多層配線構造を採
用して共通接続することにより、複雑な分離構造に依ら
ずに、簡単な素子構造でもって差動増幅素子の機能を同
一の半導体基体内に集積形成することができるととも
に、動作が安定で良好な差動特性が再現性良く得られる
ようになる、という効果が得られる。

（２）差動対をなすトランジスタML,MRを交互に配設す
ることにより、２つのトランジスタの特性均一化、熱的
バランスの均一化が達成でき、良好な平衡特性を有する
差動増幅器が形成できる。

（３）差動対をなすトランジスタML,MRの間に、このト
ランジスタML,MRの共通ソースに接続されるトランジス
タMCを配設することにより、一部の素子領域が共通化で
きチップ面積を低減できる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記MOS型電
界効果トランジスタML,MR,MCは接合型の電界効果トラン
ジスタあるいはMOS型以外のMIS（金属−絶縁物−半導
体）型電界効果トランジスタであってもよい。また、ｐ
チャンネルMOS電界効果トランジスタであってもよい。
さらに、上記半導体基板１が例えばガリウム−ヒ素のよ
うな化合物半導体基板であってもよい。

〔利用分野〕

以上、本発明者によってなされた発明をその背景となっ
た利用分野である高周波増幅の技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば低周波増幅あるいは演算増幅の技術などにも適用でき
る。

【図面の簡単な説明】

第１図（ａ）（ｂ）はこの発明による技術が適用された
差動増幅素子の要部における断面状態および等価回路を
示す図、第２図（ａ）（ｂ）は第１図に示した差動増幅素子の断
面状態および平面レイアウト状態をやや広い範囲から示
す図、第３図は第１図および第２図に示した差動増幅素子全体
の平面レイアウト構成の一例を示す図、第４図はこの発明による差動増幅素子のゲート電極の配
列状態について別の実施例を示す図、第５図（ａ）（ｂ）はこの発明による差動増幅素子の適
用例を示す回路図、第６図はこの発明による差動増幅素子の別の適用例を示
す回路図、第７図は従来の差動増幅素子の構成を示す回路図であ
る。１……半導体基体（ｐ型半導体基板）、２……ソース領
域あるいはドレイン領域をなすn⁺型拡散層、３……多結
晶シリコンゲート電極、４……アルミニウム配線、６…
…層間絶縁膜としての有機樹脂膜（たとえばポリイミド
系樹脂膜）、ML,MR,MC……能動素子としてのMOS型電界
効果トランジスタ、20……高濃度不純物導入層としての
n⁺型拡散層、21……低濃度不純物導入層としてのn^-型拡
散層、100……差動増幅素子。

Claims

【特許請求の範囲】

【請求項１】互いに差動対を構成する第1,第２の２つの
能動素子と、この２つの能動素子にそれぞれ流れる動作
電流の和を制御する第３の能動素子とが同一の半導体基
体に複数集積形成されてなる差動増幅素子であって、上
記第1,第2,第３の能動素子がそれぞれソース領域、ドレ
イン領域およびそれら領域によって挟まれるようにチャ
ネル領域を構成するゲート電極を有する電界効果トラン
ジスタによって構成されるとともに、第1,第２の能動素
子はそれぞれ高濃度不純物導入領域と、それに連なり、
かつそれら各素子のチャネル領域までの半導体基体に存
在する低濃度不純物導入領域とから成るドレインを構成
し、その半導体基体主面において、第３の能動素子のゲ
ート電極の一方向側と第１の能動素子のゲート電極とに
挟まれて配置されたその第3,第１の能動素子のための第
１共通領域と、第３の能動素子のゲート電極の他方向側
と第２の能動素子のゲート電極とに挟まれて配置された
その第3,第２の能動素子のための第２共通領域とを有
し、それら第1,第２共通領域が電気的に共通接続されて
差動増幅素子の単一ユニットを構成し、前記半導体基体
にその単一ユニットの構成が対称にかつ反復して複数配
置され、それら複数のユニットが等価的に並列接続され
て成ることを特徴とする差動増幅素子。