JPH03108756A - 複合ｐｎｐトランジスタ - Google Patents
複合ｐｎｐトランジスタInfo
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- JPH03108756A JPH03108756A JP2220937A JP22093790A JPH03108756A JP H03108756 A JPH03108756 A JP H03108756A JP 2220937 A JP2220937 A JP 2220937A JP 22093790 A JP22093790 A JP 22093790A JP H03108756 A JPH03108756 A JP H03108756A
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- transistor
- channel jfet
- diode
- composite
- npn
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- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100133721 Caenorhabditis elegans npr-1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複合ＰＮＰ トランジスタに関し、特にＮＰ
Ｎトランジスタ及びＰチャンネル接合型電界効果トラン
ジスタを用いた複合ＰＮＰ トランジスタに関する。
Ｎトランジスタ及びＰチャンネル接合型電界効果トラン
ジスタを用いた複合ＰＮＰ トランジスタに関する。
［従来の技術］
標準的なバイポーラ集積回路技術によって、高速な垂直
ＮＰＮトランジスタを製造する。このＮＰＮトランジス
タは、以下の工程に従って製造される。まず、Ｐ型ベー
ス領域をＮ型エピタキシャル層内に拡散し、次いで、Ｎ
型エミッタ領域を上記Ｐ型ベース領域内に拡散する。し
かし、通常、標準的なバイポーラ集積回路技術では、リ
ソグラフィ手段によって形成されたＮ型ベース領域のあ
る低速なラテラルＰＮＰトランジスタ、又は、コレクタ
がＰ型基板である低速なサブストレートＰＮＰトランジ
スタが製造されるだけである。これら低速ＰＮＰトラン
ジスタは、垂直ＮＰＮトランジスタと相補的と考えられ
ている。この理由は、これらのトランジスタが、共に、
所定の限られた設計構成で使用されるからである。しか
し、エミッタ・ベース接合の飽和電流Ｉｓが互いに等し
くないという点で、これら低速ＰＮＰ トランジスタは
、正確にはＮＰＮトランジスタと相補的であるといえな
い。従って、これらＰＮＰ及びＮＰＮトランジスタ間の
電流・電圧特性は一致せず、これらのトランジスタを使
用して所定の望ましい相補的設計構成を得ることはでき
なかった。
ＮＰＮトランジスタを製造する。このＮＰＮトランジス
タは、以下の工程に従って製造される。まず、Ｐ型ベー
ス領域をＮ型エピタキシャル層内に拡散し、次いで、Ｎ
型エミッタ領域を上記Ｐ型ベース領域内に拡散する。し
かし、通常、標準的なバイポーラ集積回路技術では、リ
ソグラフィ手段によって形成されたＮ型ベース領域のあ
る低速なラテラルＰＮＰトランジスタ、又は、コレクタ
がＰ型基板である低速なサブストレートＰＮＰトランジ
スタが製造されるだけである。これら低速ＰＮＰトラン
ジスタは、垂直ＮＰＮトランジスタと相補的と考えられ
ている。この理由は、これらのトランジスタが、共に、
所定の限られた設計構成で使用されるからである。しか
し、エミッタ・ベース接合の飽和電流Ｉｓが互いに等し
くないという点で、これら低速ＰＮＰ トランジスタは
、正確にはＮＰＮトランジスタと相補的であるといえな
い。従って、これらＰＮＰ及びＮＰＮトランジスタ間の
電流・電圧特性は一致せず、これらのトランジスタを使
用して所定の望ましい相補的設計構成を得ることはでき
なかった。
［発明が解決しようとする課題］
いくつかのバイポーラ集積回路により、ＰチャンネルＪ
ＦＥＴ（接合型電界効果トランジスタ）が構成される。
ＦＥＴ（接合型電界効果トランジスタ）が構成される。
ＰチャンネルＦＥＴは、垂直ＮＰＮトランジスタの周波
数特性は持っていないが、ラテラルＰ Ｎ Ｐ ｌ−ラ
ンジスタに比べて格段に優れている。しかし、これらの
素子も相補的ではない。
数特性は持っていないが、ラテラルＰ Ｎ Ｐ ｌ−ラ
ンジスタに比べて格段に優れている。しかし、これらの
素子も相補的ではない。
なぜなら、飽和電流及び電流・電圧特性がＮＰＮトラン
ジスタと異なっているからである。従って、ＪＦＥＴの
高速性を紹：持し、更に、垂直Ｎ Ｐ Ｎ ｌ−ランジ
スタの電流・電圧特性と相補的な複合ＰＮＰ ｌ−ラン
ジスタが要求されている。
ジスタと異なっているからである。従って、ＪＦＥＴの
高速性を紹：持し、更に、垂直Ｎ Ｐ Ｎ ｌ−ランジ
スタの電流・電圧特性と相補的な複合ＰＮＰ ｌ−ラン
ジスタが要求されている。
従って、本発明の目的は、ＮＰＮトランジスタと相補的
な電流・電圧特性を有する高速な複合ＰＮＰトランジス
タを提供することにある。
な電流・電圧特性を有する高速な複合ＰＮＰトランジス
タを提供することにある。
［課題を解決するための手段及び作用］本発明に関わる
相補的複合Ｐ Ｎ Ｐ ｌ−ランジスタは、理想的なＰ
ＮＰトランジスタを形成するために接続したＰチャンネ
ルＪＦＥＴ及び演算増幅器（増幅手段）を含んでいる。
相補的複合Ｐ Ｎ Ｐ ｌ−ランジスタは、理想的なＰ
ＮＰトランジスタを形成するために接続したＰチャンネ
ルＪＦＥＴ及び演算増幅器（増幅手段）を含んでいる。
演算増幅器の非反転入力端は、複合トランジスタのベー
スを構成し、ＪＦＥＴのドレインは、複合トランジスタ
のコレクタを構成している。コレクタ及びベース間を接
続した、即ち、ダイオード接続したＮＰＮトランジスタ
（ダイオード手段）のアノードは、複合トランジスタの
エミッタを構成し、一方、カソードは、ＪＦＥＴのソー
スと接続している。ダイオード接続したＮＰＮ トラン
ジスタは、複合Ｐ Ｎ Ｐ ｌ−ランジスタに相補的な
電流・電圧特性をもたらす。
スを構成し、ＪＦＥＴのドレインは、複合トランジスタ
のコレクタを構成している。コレクタ及びベース間を接
続した、即ち、ダイオード接続したＮＰＮトランジスタ
（ダイオード手段）のアノードは、複合トランジスタの
エミッタを構成し、一方、カソードは、ＪＦＥＴのソー
スと接続している。ダイオード接続したＮＰＮ トラン
ジスタは、複合Ｐ Ｎ Ｐ ｌ−ランジスタに相補的な
電流・電圧特性をもたらす。
なぜなら、複合ＰＮＰ トランジスタの飽和電流及び相
互コンダクタンスｇｍが、ＮＰＩ’ｌランジスタのそれ
らと等しくなるからである。
互コンダクタンスｇｍが、ＮＰＩ’ｌランジスタのそれ
らと等しくなるからである。
［実施例］
第１図は、本発明による相補的複合ＰＮＰトランジスタ
を示す回路図である。相補的複合ＰＮＰトランジスタ１
０には、ベース端１２、エミッタ端１４、及びコレクタ
端１６がある。この相補的複合ＰＮＰ トランジスタ１
０は、増幅手段である演算増幅器２０、ダイオード手段
であるダイオード接続されたＮＰＮｈランジスタ１８、
及びＰチャンネルＪ ＦＥＴ ２２を含んでいる。ダイ
オード接続されたＮ Ｐ Ｎ ｌ−ランジスタ１８は、
上記エミッタ端１４に接続されたアノードと、端子２４
に接続されたカソードとを有している。ＰチャンネルＪ
ＦＥＴ２４のソースは端子２４に接続され、ゲートは接
続線２６に接続され、ドレインはコレクタ端１６に接続
されている。演算増幅器２０の非反転入力端はベース端
１２に接続され、反転入力端は端子２４に接続され、出
力端は接続線２６に接続されている。
を示す回路図である。相補的複合ＰＮＰトランジスタ１
０には、ベース端１２、エミッタ端１４、及びコレクタ
端１６がある。この相補的複合ＰＮＰ トランジスタ１
０は、増幅手段である演算増幅器２０、ダイオード手段
であるダイオード接続されたＮＰＮｈランジスタ１８、
及びＰチャンネルＪ ＦＥＴ ２２を含んでいる。ダイ
オード接続されたＮ Ｐ Ｎ ｌ−ランジスタ１８は、
上記エミッタ端１４に接続されたアノードと、端子２４
に接続されたカソードとを有している。ＰチャンネルＪ
ＦＥＴ２４のソースは端子２４に接続され、ゲートは接
続線２６に接続され、ドレインはコレクタ端１６に接続
されている。演算増幅器２０の非反転入力端はベース端
１２に接続され、反転入力端は端子２４に接続され、出
力端は接続線２６に接続されている。
端子２４のソース電圧がベース端１２の電圧と等しくな
るように、演算増幅器２０により、ＰチャンネルＪ Ｆ
ＥＴ ２２のゲート電圧は、制御される。周知の如く、
端子２４での電圧追従動作の精度は、演算増幅器２０の
オープン・ループ・ゲインに依存する。演算増幅器２０
及びＰチャンネルＪＦＥＴ２２の配置により、理想的な
Ｐ Ｎ Ｐ ｌ−ランジスタが形成される。このＰＮＰ
トランジスタでは、端子２４がエミッタとなり、通常
のＰＮＰトランジスタのように、エミッタからコレゲタ
へ電流が流れる。しかし、この理想ＰＮＰ トランジス
タには、エミッタ電圧に対する基準がない。従って、ダ
イオード接続されたＮＰＮトランジスター８を付加する
ことにより、エミッタ端１４及びベース端１２間の電圧
は、通常のＰＮＰ トランジスタのそれ（エミッタ・ベ
ース電圧）と等しくなる。エミッタ・ベース電圧は、Ｎ
ＰＮトランジスター８を通過する飽和電流Ｉｓにより定
められる。
るように、演算増幅器２０により、ＰチャンネルＪ Ｆ
ＥＴ ２２のゲート電圧は、制御される。周知の如く、
端子２４での電圧追従動作の精度は、演算増幅器２０の
オープン・ループ・ゲインに依存する。演算増幅器２０
及びＰチャンネルＪＦＥＴ２２の配置により、理想的な
Ｐ Ｎ Ｐ ｌ−ランジスタが形成される。このＰＮＰ
トランジスタでは、端子２４がエミッタとなり、通常
のＰＮＰトランジスタのように、エミッタからコレゲタ
へ電流が流れる。しかし、この理想ＰＮＰ トランジス
タには、エミッタ電圧に対する基準がない。従って、ダ
イオード接続されたＮＰＮトランジスター８を付加する
ことにより、エミッタ端１４及びベース端１２間の電圧
は、通常のＰＮＰ トランジスタのそれ（エミッタ・ベ
ース電圧）と等しくなる。エミッタ・ベース電圧は、Ｎ
ＰＮトランジスター８を通過する飽和電流Ｉｓにより定
められる。
演算増幅器２０の電圧利得が大きければ、複合ＰＮＰト
ランジスタ−０の実際の飽和電流Ｉｓは、ＮＰＮトラン
ジスター８の飽和電流Ｉｓと等しい。
ランジスタ−０の実際の飽和電流Ｉｓは、ＮＰＮトラン
ジスター８の飽和電流Ｉｓと等しい。
更に、複合ＰＮＰトランジスタ−０の相互コンダクタン
スｇｍは、同一電流で動作するＮＰＮトランジスタの相
互コンダクタンスと等しい。
スｇｍは、同一電流で動作するＮＰＮトランジスタの相
互コンダクタンスと等しい。
第２図は、本発明に関わる相補的複合ＰＮＰトランジス
タを集積化した場合の一実施例を示す回路図である。こ
の実施例では、演算増幅器２０は、ＮＰＮトランジスタ
３０．３２の対を含む差動増幅器２０’ に置換されて
いる。ＮＰＮｈランジスタ３０．３２のエミッタは、抵
抗３４により構成される定電流源に共通接続される。Ｎ
ＰＮトランジスタ３０のベースは、ベース端１２を構成
し、ＮＰＮトランジスタ３２のベースは、Ｐチャンネル
ＪＦＥＴ２２のソースに接続され、ＮＰｒ１ランジスタ
３２のコレクタは、ＰチャンネルＪＦＥＴ２２のゲート
に接続される。負荷抵抗２８は、差動増幅器２０′の利
得を決める。ところで、第２図の実施例は、Ｐチャンネ
ルＪＦＥＴ２２の好ましい特徴である高速性を維持して
いる点に留意されたい。この理由は、トランジスタ３０
．３２が、高速ＮＰＮｈランジスタであるためであり、
また、抵抗２８．３４により、増幅機能を実現するため
に必要な構成要素の数が最少となることにより、寄生容
量が減少されるためである。
タを集積化した場合の一実施例を示す回路図である。こ
の実施例では、演算増幅器２０は、ＮＰＮトランジスタ
３０．３２の対を含む差動増幅器２０’ に置換されて
いる。ＮＰＮｈランジスタ３０．３２のエミッタは、抵
抗３４により構成される定電流源に共通接続される。Ｎ
ＰＮトランジスタ３０のベースは、ベース端１２を構成
し、ＮＰＮトランジスタ３２のベースは、Ｐチャンネル
ＪＦＥＴ２２のソースに接続され、ＮＰｒ１ランジスタ
３２のコレクタは、ＰチャンネルＪＦＥＴ２２のゲート
に接続される。負荷抵抗２８は、差動増幅器２０′の利
得を決める。ところで、第２図の実施例は、Ｐチャンネ
ルＪＦＥＴ２２の好ましい特徴である高速性を維持して
いる点に留意されたい。この理由は、トランジスタ３０
．３２が、高速ＮＰＮｈランジスタであるためであり、
また、抵抗２８．３４により、増幅機能を実現するため
に必要な構成要素の数が最少となることにより、寄生容
量が減少されるためである。
他の実施例として、差動増幅器２０′の抵抗３４をトラ
ンジスタ電流源に置換し、負荷抵抗２８を能動トランジ
スタ負荷に置換することができる。
ンジスタ電流源に置換し、負荷抵抗２８を能動トランジ
スタ負荷に置換することができる。
また、消費電力及び回路規模の増大という犠牲を払うこ
とを除けば、もっと複雑な増幅器を使用することが可能
である。
とを除けば、もっと複雑な増幅器を使用することが可能
である。
以上本発明の好適実施例について説明したが、本発明は
上述の実施例のみに限定されるものではなく、本発明の
要旨を逸脱することなく必要に応じて種々の変形及び変
更が可能である。
上述の実施例のみに限定されるものではなく、本発明の
要旨を逸脱することなく必要に応じて種々の変形及び変
更が可能である。
［発明の効果コ
以上、説明したように、本発明によれば、演算増幅器及
びＰチャンネルＪＦＥＴを組み合わせることにより、Ｐ
チャンネルＪＦＥＴの高速性を有した理想ＰＮＰ トラ
ンジスタを形成できる。これにダイオード手段を付加す
ることにより、ＮＰＮトランジスタと相補的な電流・電
圧特性が得られる。従って、ＮＰＮ トランジスタと相
補的な電流・電圧特性を有する高速な複合ＰＮＰトラン
ジスタを実現できる。
びＰチャンネルＪＦＥＴを組み合わせることにより、Ｐ
チャンネルＪＦＥＴの高速性を有した理想ＰＮＰ トラ
ンジスタを形成できる。これにダイオード手段を付加す
ることにより、ＮＰＮトランジスタと相補的な電流・電
圧特性が得られる。従って、ＮＰＮ トランジスタと相
補的な電流・電圧特性を有する高速な複合ＰＮＰトラン
ジスタを実現できる。
第１図は、本発明に関わる相補的ＰＮＰトランジスタを
示す回路図、 第２図は、本発明の一実施例を示す回路図である。 １２： １４＝ １６ ＝ １８： ２０． ２２ ： ベース端 エミッタ端 コレクタ端 ダイオード手段 ２０′：増幅手段 ＰチャンネルＪＦＥＴ ８−
示す回路図、 第２図は、本発明の一実施例を示す回路図である。 １２： １４＝ １６ ＝ １８： ２０． ２２ ： ベース端 エミッタ端 コレクタ端 ダイオード手段 ２０′：増幅手段 ＰチャンネルＪＦＥＴ ８−
Claims (1)
- 【特許請求の範囲】 コレクタ端にドレインが結合されたＰチャンネルＪＦＥ
Ｔと、 エミッタ端にアノードが結合されると共に、上記Ｐチャ
ンネルＪＦＥＴのソースにカソードが接続されたダイオ
ード手段と、 ベース端に非反転入力端が接続され、上記Ｐチャンネル
ＪＦＥＴの上記ソースに反転入力端が接続され、上記Ｐ
チャンネルＪＦＥＴのゲートに出力端子が接続された増
幅手段と を具えた複合ＰＮＰトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/397,213 US4994694A (en) | 1989-08-23 | 1989-08-23 | Complementary composite PNP transistor |
| US397213 | 1989-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108756A true JPH03108756A (ja) | 1991-05-08 |
| JPH0578205B2 JPH0578205B2 (ja) | 1993-10-28 |
Family
ID=23570284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220937A Granted JPH03108756A (ja) | 1989-08-23 | 1990-08-22 | 複合ｐｎｐトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4994694A (ja) |
| JP (1) | JPH03108756A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191321A (en) * | 1990-05-09 | 1993-03-02 | Motorola, Inc. | Single cell bimos electroluminescent display driver |
| EP0657995B1 (en) * | 1993-12-07 | 1999-10-13 | STMicroelectronics S.r.l. | Mixed typology output stage |
| ES2222899T3 (es) | 1999-04-14 | 2005-02-16 | E.I. Du Pont De Nemours And Company | Protector del sabor de una bebida caliente. |
| KR100682059B1 (ko) * | 2005-02-24 | 2007-02-15 | 삼성전자주식회사 | 초 저전력 과전압 보호회로 |
| US7790565B2 (en) * | 2006-04-21 | 2010-09-07 | Corning Incorporated | Semiconductor on glass insulator made using improved thinning process |
| TW200836474A (en) * | 2007-02-27 | 2008-09-01 | Advanced Analog Technology Inc | Power transistor circuit with high-voltage endurance and method thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3531656A (en) * | 1967-10-06 | 1970-09-29 | Systron Donner Corp | Precision rectifier circuit |
| US4480201A (en) * | 1982-06-21 | 1984-10-30 | Eaton Corporation | Dual mode power transistor |
| JPS6016726A (ja) * | 1983-07-09 | 1985-01-28 | Nippon Shirikonikusu Kk | アナログスイツチ |
| JPH0693618B2 (ja) * | 1985-11-01 | 1994-11-16 | 株式会社豊田自動織機製作所 | スイッチング素子の駆動装置 |
| US4636665A (en) * | 1985-12-02 | 1987-01-13 | Motorola, Inc. | BIMOS memory sense amplifier |
| JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
| JPS63185220A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | カスコ−ド形ＢｉＭＯＳの駆動回路 |
| US4730124A (en) * | 1987-02-11 | 1988-03-08 | Tektronix, Inc. | High transconductance composite PNP transistor |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JPS63232520A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | 負荷駆動回路 |
| JPS63246027A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | 電磁リレ−の駆動回路 |
| JPH01133414A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | カスコードＢｉＭＯＳ駆動回路 |
| US4916338A (en) * | 1988-12-12 | 1990-04-10 | Tektronix, Inc. | FET buffer amplifier |
-
1989
- 1989-08-23 US US07/397,213 patent/US4994694A/en not_active Expired - Lifetime
-
1990
- 1990-08-22 JP JP2220937A patent/JPH03108756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4994694A (en) | 1991-02-19 |
| JPH0578205B2 (ja) | 1993-10-28 |
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