JPH05206751A - クラスａ増幅器用動的バイアス - Google Patents
クラスａ増幅器用動的バイアスInfo
- Publication number
- JPH05206751A JPH05206751A JP4182100A JP18210092A JPH05206751A JP H05206751 A JPH05206751 A JP H05206751A JP 4182100 A JP4182100 A JP 4182100A JP 18210092 A JP18210092 A JP 18210092A JP H05206751 A JPH05206751 A JP H05206751A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- bias
- current
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3088—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal with asymmetric control, i.e. one control branch containing a supplementary phase inverting transistor
Abstract
(57)【要約】 （修正有）
【目的】 クラスＡ増巾器における使用に適し、本来的
なオフセットが低く、出力回路において比較的低い零入
力状態電流を有し、比較的大きな量の出力電流をシンク
即ち吸込むことの可能な増幅器を提供する。 【構成】 増幅器１０は、４つの主要回路、即ち汎用バ
イアス即ち電流源回路１２と、信号入力回路１３と、信
号出力回路１４と、出力バイアス回路１５である。入力
は信号入力回路１３のトランジスタ２４，２５のベース
に供給され、トランジスタ２４のコレクタから次段へ出
力される。トランジスタ２８，２９がこの負荷を形成し
ている。トランジスタ２４のコレクタからの出力は、ト
ランジスタ３４，３５から成るバイアス回路１５を通し
て、トランジスタ３０，３１により形成される出力回路
１４に結合される。バイアス回路１５は零入力状態のバ
イアス電流が最小であり、電流シンク状態ではバイアス
電流が増加するように出力トランジスタ３１を動的にバ
イアスする。
なオフセットが低く、出力回路において比較的低い零入
力状態電流を有し、比較的大きな量の出力電流をシンク
即ち吸込むことの可能な増幅器を提供する。 【構成】 増幅器１０は、４つの主要回路、即ち汎用バ
イアス即ち電流源回路１２と、信号入力回路１３と、信
号出力回路１４と、出力バイアス回路１５である。入力
は信号入力回路１３のトランジスタ２４，２５のベース
に供給され、トランジスタ２４のコレクタから次段へ出
力される。トランジスタ２８，２９がこの負荷を形成し
ている。トランジスタ２４のコレクタからの出力は、ト
ランジスタ３４，３５から成るバイアス回路１５を通し
て、トランジスタ３０，３１により形成される出力回路
１４に結合される。バイアス回路１５は零入力状態のバ
イアス電流が最小であり、電流シンク状態ではバイアス
電流が増加するように出力トランジスタ３１を動的にバ
イアスする。
Description
【０００１】
【産業上の利用分野】本発明は、増幅器回路における改
良に関するものであって、更に詳細には、増幅器バイア
ス方法及び回路における改良に関するものである。更に
詳細には、本発明は、クラスＡ増幅器用の動的バイアス
方法及び回路における改良に関するものである。
良に関するものであって、更に詳細には、増幅器バイア
ス方法及び回路における改良に関するものである。更に
詳細には、本発明は、クラスＡ増幅器用の動的バイアス
方法及び回路における改良に関するものである。
【０００２】
【従来の技術】演算増幅器即ちオペアンプは、関連する
負荷へ電流をソース即ち供給し且つ該負荷からの電流を
シンク即ち吸込む能力を有する出力を提供することが必
要とされる場合の回路において使用される場合が多い。
典型的な集積回路プロセスにおいては、ＮＰＮトランジ
スタを供給用トランジスタとして使用することが可能で
あるので、供給電流は容易に得ることが可能である。し
かしながら、負荷からの電流をシンク即ち吸込むこと
は、特別の設計上の考察を必要とする。電流の供給条件
と吸込み条件の両方を充足するために広く使用されてい
る１つの回路では、ＮＰＮ及びＰＮＰの両方のトランジ
スタを有する対称的出力増幅器を有しており、該ＮＰＮ
トランジスタのコレクタ・エミッタ経路は供給電圧源と
出力端との間に接続されており、且つ該ＰＮＰトランジ
スタのコレクタ・エミッタ経路は出力端と基準電圧即ち
接地との間に接続されている。しかしながら、このよう
な回路構成は、ＮＰＮトランジスタ回路に付随する利点
を喪失し、更に、しばしば、特別のオフセット補償構成
を必要とする。更に、必要とされるＰＮＰトランジスタ
装置の構成は、同一又は同様の回路条件に対しての対応
するＮＰＮトランジスタ装置の場合よりも装置製造にお
いて著しく複雑なものとなる。
負荷へ電流をソース即ち供給し且つ該負荷からの電流を
シンク即ち吸込む能力を有する出力を提供することが必
要とされる場合の回路において使用される場合が多い。
典型的な集積回路プロセスにおいては、ＮＰＮトランジ
スタを供給用トランジスタとして使用することが可能で
あるので、供給電流は容易に得ることが可能である。し
かしながら、負荷からの電流をシンク即ち吸込むこと
は、特別の設計上の考察を必要とする。電流の供給条件
と吸込み条件の両方を充足するために広く使用されてい
る１つの回路では、ＮＰＮ及びＰＮＰの両方のトランジ
スタを有する対称的出力増幅器を有しており、該ＮＰＮ
トランジスタのコレクタ・エミッタ経路は供給電圧源と
出力端との間に接続されており、且つ該ＰＮＰトランジ
スタのコレクタ・エミッタ経路は出力端と基準電圧即ち
接地との間に接続されている。しかしながら、このよう
な回路構成は、ＮＰＮトランジスタ回路に付随する利点
を喪失し、更に、しばしば、特別のオフセット補償構成
を必要とする。更に、必要とされるＰＮＰトランジスタ
装置の構成は、同一又は同様の回路条件に対しての対応
するＮＰＮトランジスタ装置の場合よりも装置製造にお
いて著しく複雑なものとなる。
【０００３】
【発明が解決しようとする課題】本発明の目的とすると
ころは、出力回路において比較的低い零入力状態電流を
有し比較的大きな量の出力電流をシンク即ち吸込むこと
の可能な増幅器を提供することである。本発明の別の目
的とするところは、ＰＮＰトランジスタを使用すること
なしに且つ対称的なＰＮＰ−ＮＰＮトランジスタ出力構
成を使用することなしに、比較的高い電流吸込み能力を
達成することの可能な回路を提供することである。本発
明の更に別の目的とするところは、回路内のオフセット
電流を出力回路における又は出力回路用のバイアス回路
内におけるトランジスタのスケーリングにより制御する
ことを可能とすることである。本発明の更に別の目的と
するところは、本来的なオフセットが低い上述したタイ
プの回路を提供することである。
ころは、出力回路において比較的低い零入力状態電流を
有し比較的大きな量の出力電流をシンク即ち吸込むこと
の可能な増幅器を提供することである。本発明の別の目
的とするところは、ＰＮＰトランジスタを使用すること
なしに且つ対称的なＰＮＰ−ＮＰＮトランジスタ出力構
成を使用することなしに、比較的高い電流吸込み能力を
達成することの可能な回路を提供することである。本発
明の更に別の目的とするところは、回路内のオフセット
電流を出力回路における又は出力回路用のバイアス回路
内におけるトランジスタのスケーリングにより制御する
ことを可能とすることである。本発明の更に別の目的と
するところは、本来的なオフセットが低い上述したタイ
プの回路を提供することである。
【０００４】
【課題を解決するための手段】本発明の一実施例によれ
ば、両方とも出力電流をドライブ即ち供給することが可
能であり且つ負荷から大量の電流をシンク即ち吸込むこ
との可能な高性能ＮＰＮトランジスタが活性装置である
出力回路をもったオペアンプ即ち演算増幅器が提供され
る。
ば、両方とも出力電流をドライブ即ち供給することが可
能であり且つ負荷から大量の電流をシンク即ち吸込むこ
との可能な高性能ＮＰＮトランジスタが活性装置である
出力回路をもったオペアンプ即ち演算増幅器が提供され
る。
【０００５】より詳細に説明すると、クラスＡ増幅器
が、反転及び非反転入力を受取り且つ第一入力トランジ
スタのコレクタ上に出力信号を供給する第一及び第二入
力トランジスタを具備するバランスした入力回路を有し
ている。第一及び第二負荷トランジスタが該入力トラン
ジスタと関連しており、該負荷トランジスタのベースは
該第二入力トランジスタのコレクタへ接続している。出
力回路が、第一入力トランジスタからの出力信号を受取
るべく接続したソース（供給）及びシンク（吸込み）出
力ＮＰＮトランジスタを有しており、且つ零入力状態に
おいて最小のバイアス電流を有し且つ電流シンク即ち吸
込み状態において増加したバイアス電流を有するように
少なくとも該シンク（吸込み）出力トランジスタを動的
にバイアスする回路が設けられている。該出力トランジ
スタを動的にバイアスする回路は、一対のバイアスＮＰ
Ｎトランジスタを有しており、それらのコレクタ・エミ
ッタ経路は直列接続されており、且つ一方のベースは該
第一入力トランジスタの出力を受取るべく接続されてい
る。他方のバイアストランジスタのベースは該一方のバ
イアストランジスタのエミッタへ接続しており且つ該シ
ンク（吸込み）出力トランジスタのベースへ接続してい
る。該第一及び第二バイアストランジスタは、第一及び
第二入力トランジスタによりみられる負荷をバランスす
べく寸法構成されている。
が、反転及び非反転入力を受取り且つ第一入力トランジ
スタのコレクタ上に出力信号を供給する第一及び第二入
力トランジスタを具備するバランスした入力回路を有し
ている。第一及び第二負荷トランジスタが該入力トラン
ジスタと関連しており、該負荷トランジスタのベースは
該第二入力トランジスタのコレクタへ接続している。出
力回路が、第一入力トランジスタからの出力信号を受取
るべく接続したソース（供給）及びシンク（吸込み）出
力ＮＰＮトランジスタを有しており、且つ零入力状態に
おいて最小のバイアス電流を有し且つ電流シンク即ち吸
込み状態において増加したバイアス電流を有するように
少なくとも該シンク（吸込み）出力トランジスタを動的
にバイアスする回路が設けられている。該出力トランジ
スタを動的にバイアスする回路は、一対のバイアスＮＰ
Ｎトランジスタを有しており、それらのコレクタ・エミ
ッタ経路は直列接続されており、且つ一方のベースは該
第一入力トランジスタの出力を受取るべく接続されてい
る。他方のバイアストランジスタのベースは該一方のバ
イアストランジスタのエミッタへ接続しており且つ該シ
ンク（吸込み）出力トランジスタのベースへ接続してい
る。該第一及び第二バイアストランジスタは、第一及び
第二入力トランジスタによりみられる負荷をバランスす
べく寸法構成されている。
【０００６】
【実施例】本発明の好適実施例は、特に、クラスＡ増幅
器において使用するのに適しており、且つ更に詳細に
は、例えば図１に示したタイプのオペアンプ即ち演算増
幅器に関連して使用するのに適したものである。オペア
ンプ１０は、非反転入力端ＩＮ＋と、反転入力端ＩＮ−
とを有しており、当該技術分野において公知の如く、そ
れらに対して入力信号が印加される。出力端子ＯＵＴに
おいて出力が発生され、該出力端子に対して負荷（不図
示）を接続することが可能である。付加的な端子が、バ
イアス電流ＩBIASを受取り、以下に説明する如く、通常
のバイアス回路の電流源へＤＣバイアスを供給する。
器において使用するのに適しており、且つ更に詳細に
は、例えば図１に示したタイプのオペアンプ即ち演算増
幅器に関連して使用するのに適したものである。オペア
ンプ１０は、非反転入力端ＩＮ＋と、反転入力端ＩＮ−
とを有しており、当該技術分野において公知の如く、そ
れらに対して入力信号が印加される。出力端子ＯＵＴに
おいて出力が発生され、該出力端子に対して負荷（不図
示）を接続することが可能である。付加的な端子が、バ
イアス電流ＩBIASを受取り、以下に説明する如く、通常
のバイアス回路の電流源へＤＣバイアスを供給する。
【０００７】本発明の好適実施例によれば、増幅器１０
は、４つの主要回路、即ち汎用バイアス即ち電流源回路
１２と、信号入力回路１３と、信号出力回路１４と、出
力バイアス回路１５である。汎用バイアス回路１２は、
電界効果トランジスタ１８，１９，２０を有しており、
それらのソース対ドレイン経路は、信号入力及び出力回
路１３及び１４に対する電流源として作用する電源電圧
ＶSUPPLYへ接続しており、且つ一対のＮＰＮトランジス
タ２１及び２２が、上述した如く、電界効果トランジス
タ１８，１９，２０のゲート上にバイアス電圧を確立す
る。
は、４つの主要回路、即ち汎用バイアス即ち電流源回路
１２と、信号入力回路１３と、信号出力回路１４と、出
力バイアス回路１５である。汎用バイアス回路１２は、
電界効果トランジスタ１８，１９，２０を有しており、
それらのソース対ドレイン経路は、信号入力及び出力回
路１３及び１４に対する電流源として作用する電源電圧
ＶSUPPLYへ接続しており、且つ一対のＮＰＮトランジス
タ２１及び２２が、上述した如く、電界効果トランジス
タ１８，１９，２０のゲート上にバイアス電圧を確立す
る。
【０００８】信号入力回路１３は一対のＰＮＰトランジ
スタ２４及び２５を有しており、それらは、それらの夫
々のベース上で非反転入力及び反転入力ＩＮ＋及びＩＮ
−を受取るべく接続されている。注意すべきことである
が、ＰＮＰトランジスタ２４及び２５は、バイポーラ接
続トランジスタとして示してあるが、例えば、ＣＭＯＳ
又はＢＩＣＭＯＳ回路において製造し且つ使用すること
の可能なＰＭＯＳトランジスタとすることも可能であ
る。該ＰＮＰトランジスタは、各々、そのエミッタ・コ
レクタ経路をＦＥＴ１９のソース・ドレイン経路と一対
のＮＰＮ活性負荷トランジスタ２８及び２９の夫々の一
方との間に接続している。該活性負荷トランジスタの各
々は、そのコレクタ・エミッタ経路を抵抗を介して（必
要な場合）基準電圧即ち接地へ接続している。注意すべ
きことであるが、信号入力回路１３からの出力はＰＮＰ
トランジスタ２４のコレクタから派生され信号出力回路
１４へ導通される。
スタ２４及び２５を有しており、それらは、それらの夫
々のベース上で非反転入力及び反転入力ＩＮ＋及びＩＮ
−を受取るべく接続されている。注意すべきことである
が、ＰＮＰトランジスタ２４及び２５は、バイポーラ接
続トランジスタとして示してあるが、例えば、ＣＭＯＳ
又はＢＩＣＭＯＳ回路において製造し且つ使用すること
の可能なＰＭＯＳトランジスタとすることも可能であ
る。該ＰＮＰトランジスタは、各々、そのエミッタ・コ
レクタ経路をＦＥＴ１９のソース・ドレイン経路と一対
のＮＰＮ活性負荷トランジスタ２８及び２９の夫々の一
方との間に接続している。該活性負荷トランジスタの各
々は、そのコレクタ・エミッタ経路を抵抗を介して（必
要な場合）基準電圧即ち接地へ接続している。注意すべ
きことであるが、信号入力回路１３からの出力はＰＮＰ
トランジスタ２４のコレクタから派生され信号出力回路
１４へ導通される。
【０００９】一方、本発明によれば、活性負荷ＮＰＮト
ランジスタ２８及び２９のベースが入力トランジスタ２
５のコレクタへ接続している。従って、当業者により理
解される如く、以下に説明する出力バイアストランジス
タの寸法構成と共に、この入力回路１３の回路へのバラ
ンスした接続構成は、非反転及び反転信号経路内の電流
間に殆ど又は全くオフセットを発生することはない。
ランジスタ２８及び２９のベースが入力トランジスタ２
５のコレクタへ接続している。従って、当業者により理
解される如く、以下に説明する出力バイアストランジス
タの寸法構成と共に、この入力回路１３の回路へのバラ
ンスした接続構成は、非反転及び反転信号経路内の電流
間に殆ど又は全くオフセットを発生することはない。
【００１０】信号出力回路１４は、それを完全にＮＰＮ
トランジスタ３０−３５から製造することが可能である
ように構成してある。従って、理解される如く、増幅器
１０は、例えば、レイアウト設計及び製造の容易性、出
力端子ＯＵＴへ接続した任意の負荷から比較的大きな電
流をシンク即ち吸込む能力等のこのような構成に付随す
る利点を有している。従来技術における相補的ＮＰＮ及
びＰＮＰトランジスタにおいてよくみられる構成と対比
して、出力回路１０は、２個のＮＰＮトランジスタ３０
及び３１を有しており、それらの電流経路は電源電圧を
ＶSUPPLYと接地との間に接続されており、出力信号はそ
れらの間のエミッタ・コレクタ接続部において発生す
る。
トランジスタ３０−３５から製造することが可能である
ように構成してある。従って、理解される如く、増幅器
１０は、例えば、レイアウト設計及び製造の容易性、出
力端子ＯＵＴへ接続した任意の負荷から比較的大きな電
流をシンク即ち吸込む能力等のこのような構成に付随す
る利点を有している。従来技術における相補的ＮＰＮ及
びＰＮＰトランジスタにおいてよくみられる構成と対比
して、出力回路１０は、２個のＮＰＮトランジスタ３０
及び３１を有しており、それらの電流経路は電源電圧を
ＶSUPPLYと接地との間に接続されており、出力信号はそ
れらの間のエミッタ・コレクタ接続部において発生す
る。
【００１１】出力トランジスタ３０及び３１用の信号経
路は、出力バイアス回路１５のトランジスタ３２−３５
により与えられている。従って、入力回路１３からの信
号出力は、ＮＰＮトランジスタ３４及び３５のベースへ
印加され、該トランジスタはエミッタホロワ増幅器とし
て機能し、該信号をＮＰＮトランジスタ３３及び３２の
夫々のコレクタへ導通させる。更に、出力トランジスタ
３０及び３１且つより詳細には電流シンク即ち吸込み用
トランジスタ３１に対するバイアス動作は、ＮＰＮトラ
ンジスタ３２−３５により与えられる。
路は、出力バイアス回路１５のトランジスタ３２−３５
により与えられている。従って、入力回路１３からの信
号出力は、ＮＰＮトランジスタ３４及び３５のベースへ
印加され、該トランジスタはエミッタホロワ増幅器とし
て機能し、該信号をＮＰＮトランジスタ３３及び３２の
夫々のコレクタへ導通させる。更に、出力トランジスタ
３０及び３１且つより詳細には電流シンク即ち吸込み用
トランジスタ３１に対するバイアス動作は、ＮＰＮトラ
ンジスタ３２−３５により与えられる。
【００１２】動作について説明すると、例えば、本回路
が電流をソース即ち供給するため即ち出力端子ＯＵＴに
おける負荷へ電流をドライブするために使用される状態
においては、トランジスタ３０は好適なものである。な
ぜならば、それは、ＦＥＴ２０電流源により供給される
電流に基づいてトランジスタ３０の電流利得により乗算
されたかなりの電流を供給することが可能だからであ
る。一方、本回路が電流をシンク即ち吸込むために使用
される場合においては、トランジスタ３１が使用され
る。トランジスタ３１が、ＮＰＮトランジスタ装置を使
用する場合に予測される如く、制御なしで、単に電流源
としてセットアップされる場合には、トランジスタ３１
はそれが電流源として供給すべく固定乃至は確立されて
いるものを除いて、出力端子における負荷からかなりの
電流をシンク即ち吸込むことは不可能である。即ち、大
きな電流シンク即ち吸込み能力を与えるためには、トラ
ンジスタ３１に対して大きな零入力状態バイアス電流が
通常確立されねばならない。
が電流をソース即ち供給するため即ち出力端子ＯＵＴに
おける負荷へ電流をドライブするために使用される状態
においては、トランジスタ３０は好適なものである。な
ぜならば、それは、ＦＥＴ２０電流源により供給される
電流に基づいてトランジスタ３０の電流利得により乗算
されたかなりの電流を供給することが可能だからであ
る。一方、本回路が電流をシンク即ち吸込むために使用
される場合においては、トランジスタ３１が使用され
る。トランジスタ３１が、ＮＰＮトランジスタ装置を使
用する場合に予測される如く、制御なしで、単に電流源
としてセットアップされる場合には、トランジスタ３１
はそれが電流源として供給すべく固定乃至は確立されて
いるものを除いて、出力端子における負荷からかなりの
電流をシンク即ち吸込むことは不可能である。即ち、大
きな電流シンク即ち吸込み能力を与えるためには、トラ
ンジスタ３１に対して大きな零入力状態バイアス電流が
通常確立されねばならない。
【００１３】しかしながら、本発明によれば、主にトラ
ンジスタ３４及び３２によりトランジスタ３１に対して
ダイナミックバイアシング即ち動的バイアス機能が与え
られている。トランジスタ３４は、それ自身を介して及
びトランジスタ３２を介しての電流を制御する。従っ
て、トランジスタ３１において大きな電流をシンク即ち
吸込む必要性が発生する場合には、トランジスタ３４及
び３２の両方における電流が増加し、それは、トランジ
スタ３１を介して与えられる電流を増加させる。トラン
ジスタ３３は、更に、信号経路の一部であり、且つＦＥ
Ｔ（電界効果トランジスタ）２２より与えられる電流源
からの電流を受取る。理解される如く、増幅器１０の動
作はリニア（即ち、クラスＡ）であることが意図されて
おり、従って、ＦＥＴ２０からの電流は、更に、トラン
ジスタ３０のベース電流に対して必要とされるものを除
いて、トランジスタ３３を介して流れる。トランジスタ
３４のベースがプルアップされると、トランジスタ３２
及び３３の両方における電流が増加する。しかしなが
ら、トランジスタ３３を介しての電流における増加は、
トランジスタ３０のベースをプルダウンさせ即ち電圧を
降下させる。このことは、例えば、正の電流が供給され
た場合に遭遇するような状態であり、電流が負荷からシ
ンク即ち吸込む動作モードへ変更が行なわれる。この条
件下において、トランジスタ３３における電流が増加
し、出力トランジスタ３０を迅速にターンオフする傾向
となる。しかしながら、トランジスタ３３における電流
が電流源ＦＥＴ２２より供給することの可能な電流限界
に到達すると、トランジスタ３３は飽和状態を開始す
る。トランジスタ３３がそのベース上の迅速な電圧降下
に起因して飽和することを防止するために、トランジス
タ３３がＦＥＴ２０から得られるものよりも多くの電流
を導通せんとする場合に、トランジスタ３５が別の電流
経路を確立する。従って、トランジスタ３３は「飽和防
止用のトランジスタ」又はクランプとして作用する。
ンジスタ３４及び３２によりトランジスタ３１に対して
ダイナミックバイアシング即ち動的バイアス機能が与え
られている。トランジスタ３４は、それ自身を介して及
びトランジスタ３２を介しての電流を制御する。従っ
て、トランジスタ３１において大きな電流をシンク即ち
吸込む必要性が発生する場合には、トランジスタ３４及
び３２の両方における電流が増加し、それは、トランジ
スタ３１を介して与えられる電流を増加させる。トラン
ジスタ３３は、更に、信号経路の一部であり、且つＦＥ
Ｔ（電界効果トランジスタ）２２より与えられる電流源
からの電流を受取る。理解される如く、増幅器１０の動
作はリニア（即ち、クラスＡ）であることが意図されて
おり、従って、ＦＥＴ２０からの電流は、更に、トラン
ジスタ３０のベース電流に対して必要とされるものを除
いて、トランジスタ３３を介して流れる。トランジスタ
３４のベースがプルアップされると、トランジスタ３２
及び３３の両方における電流が増加する。しかしなが
ら、トランジスタ３３を介しての電流における増加は、
トランジスタ３０のベースをプルダウンさせ即ち電圧を
降下させる。このことは、例えば、正の電流が供給され
た場合に遭遇するような状態であり、電流が負荷からシ
ンク即ち吸込む動作モードへ変更が行なわれる。この条
件下において、トランジスタ３３における電流が増加
し、出力トランジスタ３０を迅速にターンオフする傾向
となる。しかしながら、トランジスタ３３における電流
が電流源ＦＥＴ２２より供給することの可能な電流限界
に到達すると、トランジスタ３３は飽和状態を開始す
る。トランジスタ３３がそのベース上の迅速な電圧降下
に起因して飽和することを防止するために、トランジス
タ３３がＦＥＴ２０から得られるものよりも多くの電流
を導通せんとする場合に、トランジスタ３５が別の電流
経路を確立する。従って、トランジスタ３３は「飽和防
止用のトランジスタ」又はクランプとして作用する。
【００１４】本増幅器の予定された動作周波数範囲に亘
っての周波数補償は、コンデンサ４１及び抵抗４４によ
り与えられている。
っての周波数補償は、コンデンサ４１及び抵抗４４によ
り与えられている。
【００１５】要するに、トランジスタ３４，３２，３
３，３１の構成乃至は配列は、従来可能なものであった
ものよりも一層制御された電流を供給することを可能と
している。トランジスタ３２における電流は、例えば、
装置の寸法構成により、活性負荷トランジスタ２８及び
２９における電流の和と等しくさせることが可能であ
り、従ってトランジスタ３４におけるベース電流はトラ
ンジスタ２８及び２９のベースへのトランジスタ２９の
コレクタの接続によりとられる電流とほぼ等しい。従っ
て、動的バイアス動作が達成され、本質的に低いオフセ
ットとされ、且つ電流は全体的なプロセスとは独立的な
ものとなる。
３，３１の構成乃至は配列は、従来可能なものであった
ものよりも一層制御された電流を供給することを可能と
している。トランジスタ３２における電流は、例えば、
装置の寸法構成により、活性負荷トランジスタ２８及び
２９における電流の和と等しくさせることが可能であ
り、従ってトランジスタ３４におけるベース電流はトラ
ンジスタ２８及び２９のベースへのトランジスタ２９の
コレクタの接続によりとられる電流とほぼ等しい。従っ
て、動的バイアス動作が達成され、本質的に低いオフセ
ットとされ、且つ電流は全体的なプロセスとは独立的な
ものとなる。
【００１６】以上、本発明の具体的実施の態様について
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。
【図１】 本発明の好適実施例に基づいて構成された増
幅器を示した概略図。
幅器を示した概略図。
１０ 増幅器 １２ 汎用バイアス（電流源）回路 １３ 信号入力回路 １４ 信号出力回路 １５ 出力バイアス回路
Claims (24)
- 【請求項１】 第一及び第二入力信号を受取る入力端と
負荷へ接続する出力端とをもった増幅器において、前記
第一及び第二入力信号に従って電流が制御される第一及
び第二入力信号経路が設けられており、前記第一入力信
号経路からの出力信号を受取るべく接続された同一の導
電型の第一及び第二出力トランジスタが設けられてお
り、前記第一及び第二入力信号に従って前記第一出力ト
ランジスタは前記負荷へ電流を供給し且つ前記第二出力
トランジスタは前記負荷から電流を吸込み、零入力状態
において実質的に最小のバイアス電流を有すると共に非
零入力状態において前記出力端子から電流を吸込むこと
を可能とするのに十分なバイアス電流を有する前記第二
出力トランジスタを動的にバイアスする回路が設けられ
ていることを特徴とする増幅器。 - 【請求項２】 請求項１において、前記増幅器がクラス
Ａ増幅器であることを特徴とする増幅器。 - 【請求項３】 請求項２において、前記増幅器がオペア
ンプであることを特徴とする増幅器。 - 【請求項４】 請求項３において、前記第一及び第二入
力信号を受取る前記入力端が反転及び非反転信号接続部
であることを特徴とする増幅器。 - 【請求項５】 請求項１において、更に、前記第一出力
トランジスタへバイアス電流を供給する回路が設けられ
ていることを特徴とする増幅器。 - 【請求項６】 請求項５において、前記第一出力トラン
ジスタへバイアス電流を供給する回路が、電流源を有す
ると共に、前記電流源と基準電圧との間に直列接続され
たエミッタ・コレクタ経路と、前記第一入力信号経路か
ら前記出力信号を受取るベースとをもったトランジスタ
を有することを特徴とする増幅器。 - 【請求項７】 請求項６において、更に、前記第一出力
トランジスタが導通状態から非導通状態へ変化する場合
に、前記第一出力トランジスタへバイアス電流を供給す
る回路内のトランジスタが飽和することを防止すべく接
続して飽和防止回路が設けられていることを特徴とする
増幅器。 - 【請求項８】請求項１において、前記第二出力トランジ
スタを動的にバイアスする回路が、同一導電型の第一及
び第二バイアストランジスタを有しており、該バイアス
トランジスタは電源と基準電圧との間に接続されたコレ
クタ・エミッタ経路を有しており、前記第一信号経路の
出力端は前記第一バイアストランジスタのベースへ接続
されており、且つ前記第一バイアストランジスタのエミ
ッタは前記第二バイアストランジスタ及び前記第二出力
トランジスタのベースへ接続されていることを特徴とす
る増幅器。 - 【請求項９】 請求項８において、前記第一及び第二出
力トランジスタ及び前記第一及び第二バイアストランジ
スタが全て同一の導電型であることを特徴とする増幅
器。 - 【請求項１０】 請求項９において、前記第一及び第二
出力トランジスタ及び前記第一及び第二バイアストラン
ジスタがＮＰＮトランジスタであることを特徴とする増
幅器。 - 【請求項１１】 請求項１０において、前記第一及び第
二バイアストランジスタが、前記第一及び第二入力信号
経路へ提供される負荷をバランスさせるべく寸法構成さ
れていることを特徴とする増幅器。 - 【請求項１２】 第一及び第二入力信号を受取る入力端
と負荷へ接続する出力端とをもった増幅器において、第
一及び第二入力信号経路が設けられており、前記第一及
び第二入力信号に従って前記第一及び第二電流経路内の
電流を制御する手段が設けられており、前記入力信号経
路からの出力信号を受取るべく接続された第一及び第二
出力ＮＰＮトランジスタが設けられており、前記第一及
び第二入力信号に従って前記第一出力ＮＰＮトランジス
タが前記負荷へ電流を供給し且つ前記第二出力ＮＰＮト
ランジスタが前記負荷からの電流を吸込み、前記第二出
力ＮＰＮトランジスタにより前記負荷から吸込まれる電
流のレベルに関連して零入力レベルから増加するバイア
ス電流を有する前記第二出力ＮＰＮトランジスタを動的
にバイアスさせるＮＰＮトランジスタ回路が設けられて
いることを特徴とする増幅器。 - 【請求項１３】 請求項１２において、前記増幅器がク
ラスＡ増幅器であることを特徴とする増幅器。 - 【請求項１４】 請求項１３において、前記増幅器がオ
ペアンプであることを特徴とする増幅器。 - 【請求項１５】 請求項１４において、前記入力端が反
転及び非反転信号接続部であることを特徴とする増幅
器。 - 【請求項１６】 請求項１２において、更に、前記第一
出力ＮＰＮトランジスタへバイアス電流を供給する回路
が設けられていることを特徴とする増幅器。 - 【請求項１７】 請求項１６において、前記第一出力Ｎ
ＰＮトランジスタへバイアス電流を供給する回路が、電
流源を有すると共に、前記電流源と基準電圧との間に直
列接続されたエミッタ・コレクタ経路を具備すると共に
前記第一入力信号経路からの前記出力信号を受取るベー
スを具備するＮＰＮトランジスタを有することを特徴と
する増幅器。 - 【請求項１８】 請求項１７において、更に、前記第一
出力ＮＰＮトランジスタが導通状態から非導通状態へ変
化する場合に、前記第一出力ＮＰＮトランジスタへバイ
アス電流を供給する回路内のＮＰＮトランジスタが飽和
することを防止するように接続した飽和防止回路が設け
られていることを特徴とする増幅器。 - 【請求項１９】 請求項１２において、前記第二出力Ｎ
ＰＮトランジスタを動的にバイアスする回路が、第一及
び第二バイアスＮＰＮトランジスタを有しており、前記
バイアストランジスタが、電源と基準電圧との間に接続
されたコレクタ・エミッタ経路を有しており、前記第一
入力信号経路の出力端が前記第一バイアスＮＰＮトラン
ジスタのベースへ接続しており、且つ前記第一バイアス
ＮＰＮトランジスタのエミッタが前記第二バイアスＮＰ
Ｎトランジスタ及び前記第二出力ＮＰＮトランジスタの
ベースへ接続していることを特徴とする増幅器。 - 【請求項２０】 請求項１９において、前記第一及び第
二バイアスＮＰＮトランジスタが、前記第一及び第二入
力信号経路へ提供される負荷をバランスさせるべく寸法
構成されていることを特徴とする増幅器。 - 【請求項２１】 負荷へ電流を供給すると共にそれから
の電流を吸込むために反転及び非反転入力端と出力端と
をもったクラスＡ増幅器において、夫々のベース上で反
転及び非反転入力を受取る第一及び第二入力トランジス
タと、夫々の入力トランジスタと関連しておりベースが
前記第二入力トランジスタのコレクタへ接続している第
一及び第二負荷トランジスタとを有する入力回路が設け
られており、前記入力回路は前記第一入力トランジスタ
のコレクタ上で出力信号を供給し、前記第一入力トラン
ジスタのコレクタからの出力信号を受取るべく接続され
た第一及び第二出力ＮＰＮトランジスタを有する出力回
路が設けられており、零入力状態において実質的に最小
のバイアス電流を有し且つ非零入力状態において前記負
荷からの電流を吸込むことを可能とするのに十分なバイ
アス電流を有するように前記出力ＮＰＮトランジスタの
少なくとも一方を動的にバイアスする回路が設けられて
おり、少なくとも前記入力及び出力回路へ電流を供給す
るバイアス回路が設けられていることを特徴とするクラ
スＡ増幅器。 - 【請求項２２】 請求項２１において、前記出力ＮＰＮ
トランジスタを動的にバイアスする回路が、電源と基準
電圧との間に直列接続されたコレクタ・エミッタ経路を
もった第一対のバイアスＮＰＮトランジスタを有してお
り、前記バイアスＮＰＮトランジスタの一方のベースが
前記第一入力トランジスタの出力を受取り、且つ前記バ
イアスＮＰＮトランジスタの他方のもののベースが前記
バイアスＮＰＮトランジスタの前記一方のもののエミッ
タへ接続されると共に非零入力状態において前記負荷か
ら電流を吸込むことを可能とさせる前記出力回路の前記
出力ＮＰＮトランジスタの前記少なくとも他方のものの
ベースへ接続されていることを特徴とするクラスＡ増幅
器。 - 【請求項２３】 請求項２２において、前記出力ＮＰＮ
トランジスタを動的にバイアスする回路が、更に、第二
対のバイアスＮＰＮトランジスタを有しており、その一
方は、前記バイアス回路と基準電圧との間に接続したコ
レクタ・エミッタ経路を有すると共に前記第一対のバイ
アスＮＰＮトランジスタの前記バイアスＮＰＮトランジ
スタのベースへ接続されたベースを有しており、且つ他
方のバイアスＮＰＮトランジスタが、前記電源と前記バ
イアス回路との間に接続されたコレクタ・エミッタ経路
を有すると共に前記第一入力トランジスタのコレクタ上
の信号を受取るべく接続されたベースを有することを特
徴とするクラスＡ増幅器。 - 【請求項２４】 請求項２１において、前記出力ＮＰＮ
トランジスタを動的にバイアスする回路が、第一及び第
二バイアスＮＰＮトランジスタを有しており、前記第一
バイアスＮＰＮトランジスタは、前記入力回路からの出
力信号に応答してそれ自身を介して及び前記第二バイア
スＮＰＮトランジスタを介して両方に流れる電流を制御
すべく接続されており、その際に、前記出力ＮＰＮトラ
ンジスタが大きな電流を吸込むことが必要とされる場合
に、前記第一及び第二バイアスＮＰＮトランジスタの両
方における電流が増加して前記出力ＮＰＮトランジスタ
へ与えられる電流を増加させることを特徴とするクラス
Ａ増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US727097 | 1991-07-09 | ||
| US07/727,097 US5166636A (en) | 1991-07-09 | 1991-07-09 | Dynamic biasing for class a amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206751A true JPH05206751A (ja) | 1993-08-13 |
Family
ID=24921325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182100A Pending JPH05206751A (ja) | 1991-07-09 | 1992-07-09 | クラスａ増幅器用動的バイアス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5166636A (ja) |
| EP (1) | EP0522786B1 (ja) |
| JP (1) | JPH05206751A (ja) |
| DE (1) | DE69223351T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212485A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389894A (en) * | 1992-09-03 | 1995-02-14 | Sgs-Thomson Microelectronics, Inc. | Power amplifier having high output voltage swing and high output drive current |
| US5285170A (en) * | 1992-11-30 | 1994-02-08 | Motorola, Inc. | Operational amplifier with all NPN transistor output stage |
| US5361041A (en) * | 1993-06-17 | 1994-11-01 | Unitrode Corporation | Push-pull amplifier |
| DE4421072C2 (de) * | 1994-06-16 | 1996-09-05 | Telefunken Microelectron | Schaltungsanordnung |
| US5568090A (en) * | 1995-07-25 | 1996-10-22 | Elantec, Inc. | Amplifier circuit with dynamic output stage biasing |
| JP2776318B2 (ja) * | 1995-08-30 | 1998-07-16 | 日本電気株式会社 | 演算増幅回路 |
| US6549072B1 (en) | 2002-01-16 | 2003-04-15 | Medtronic, Inc. | Operational amplifier having improved input offset performance |
| DE102004052214A1 (de) * | 2004-10-18 | 2006-05-04 | Atmel Germany Gmbh | Ansteuerschaltung einer Strom und/oder Spannungssteuerung einer elektronischen Schaltung |
| JP5383426B2 (ja) * | 2009-10-23 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 異常検出時急速放電回路 |
| US11070181B2 (en) * | 2018-11-20 | 2021-07-20 | Macronix International Co., Ltd. | Push-pull output driver and operational amplifier using same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4442409A (en) * | 1982-02-25 | 1984-04-10 | Rca Corporation | Push-pull non-complementary transistor amplifier |
| US4482868A (en) * | 1983-03-07 | 1984-11-13 | Motorola, Inc. | Output stage for a driver circuit having low quiescent output current |
-
1991
- 1991-07-09 US US07/727,097 patent/US5166636A/en not_active Expired - Lifetime
-
1992
- 1992-07-01 DE DE69223351T patent/DE69223351T2/de not_active Expired - Fee Related
- 1992-07-01 EP EP92306089A patent/EP0522786B1/en not_active Expired - Lifetime
- 1992-07-09 JP JP4182100A patent/JPH05206751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212485A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0522786B1 (en) | 1997-12-03 |
| DE69223351D1 (de) | 1998-01-15 |
| US5166636A (en) | 1992-11-24 |
| EP0522786A1 (en) | 1993-01-13 |
| DE69223351T2 (de) | 1998-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5896063A (en) | Variable gain amplifier with improved linearity and bandwidth | |
| US5475343A (en) | Class AB complementary output stage | |
| JPH05206751A (ja) | クラスａ増幅器用動的バイアス | |
| US7459976B2 (en) | Apparatus and method for biasing cascode devices in a differential pair using the input, output, or other nodes in the circuit | |
| US5825228A (en) | Low quiescent power, high output power rail-to rail amplifier output stages and methods for using same | |
| KR900008159B1 (ko) | 차동증폭기 | |
| US6480069B2 (en) | Active load circuit, and operational amplifier and comparator having the same | |
| US4163908A (en) | Bias circuit for complementary transistors | |
| US4357578A (en) | Complementary differential amplifier | |
| US5999050A (en) | Differential amplifier, an integrated circuit, and a telephone | |
| US6903609B2 (en) | Operational amplifier | |
| US6417733B1 (en) | High output voltage swing class AB operational amplifier output stage | |
| JPH0369441B2 (ja) | ||
| JPH04307804A (ja) | 単位利得最終段 | |
| US4803442A (en) | Low power buffer amplifier | |
| JPH05235658A (ja) | 増幅器 | |
| US5376900A (en) | Push-pull output stage for amplifier in integrated circuit form | |
| JPH04223603A (ja) | 演算増幅器 | |
| JPH03108756A (ja) | 複合ｐｎｐトランジスタ | |
| US5170134A (en) | Fast buffer | |
| US4560948A (en) | Circuit for increasing voltage gain | |
| US7193465B2 (en) | Variable gain amplifier capable of functioning at low power supply voltage | |
| US6414548B1 (en) | Differential amplifier having two channels | |
| JP3349334B2 (ja) | 差動増幅器 | |
| US6466062B2 (en) | Operational amplifier output stage |