JPS63185220A - カスコ−ド形ＢｉＭＯＳの駆動回路 - Google Patents
カスコ−ド形ＢｉＭＯＳの駆動回路Info
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- JPS63185220A JPS63185220A JP62019025A JP1902587A JPS63185220A JP S63185220 A JPS63185220 A JP S63185220A JP 62019025 A JP62019025 A JP 62019025A JP 1902587 A JP1902587 A JP 1902587A JP S63185220 A JPS63185220 A JP S63185220A
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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-
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- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインバータ等の周波数変換装置等に使用される
電力用半導体に関し、特にカスコード形ＢｉＭＯＳの駆
動回路に関するものである。
電力用半導体に関し、特にカスコード形ＢｉＭＯＳの駆
動回路に関するものである。
第２図に従来の駆動回路を示す。第２図において、ｌは
カスコード形Ｂ １ＭＯ３，１１，１２はカスコード形
ＢｉＭＯＳ１を構成するシングルバイポーラトランジス
タ、パワーＭＯ３ＦＥＴ、２はカスコード形ＢｉＭＯＳ
１のベース・ソース間に接続されたツェナーダイオード
、３はツェナーダイオード２に並列に接続されたコンデ
ンサ、４はパワーＭＯ３ＦＥＴ１２のゲートに接続され
た信号源、５，６は信号源４に接続された電源、７はカ
スコード形ＢｉＭＯＳ１のコレクタに接続された電線り
と結合するカレントトランス、８および９はカスコード
形ＢｉＭＯＳ１のコレクタ・ベース間に接続されたダイ
オードおよび抵抗、Ｔｌはカレントトランス７のホット
側が接続された端子、Ｔ２はカレントトランス７のコー
ルド側およびダイオード９のアノードが接続された端子
、Ｔ３およびＴ４は電線りをバイポーラトランジスタ１
１のコレクタおよび電源側へ接続するための端子である
。
カスコード形Ｂ １ＭＯ３，１１，１２はカスコード形
ＢｉＭＯＳ１を構成するシングルバイポーラトランジス
タ、パワーＭＯ３ＦＥＴ、２はカスコード形ＢｉＭＯＳ
１のベース・ソース間に接続されたツェナーダイオード
、３はツェナーダイオード２に並列に接続されたコンデ
ンサ、４はパワーＭＯ３ＦＥＴ１２のゲートに接続され
た信号源、５，６は信号源４に接続された電源、７はカ
スコード形ＢｉＭＯＳ１のコレクタに接続された電線り
と結合するカレントトランス、８および９はカスコード
形ＢｉＭＯＳ１のコレクタ・ベース間に接続されたダイ
オードおよび抵抗、Ｔｌはカレントトランス７のホット
側が接続された端子、Ｔ２はカレントトランス７のコー
ルド側およびダイオード９のアノードが接続された端子
、Ｔ３およびＴ４は電線りをバイポーラトランジスタ１
１のコレクタおよび電源側へ接続するための端子である
。
第３図にトランス１０を示す。トランス１０はカレント
トランス７に代わってカスコード形ＢｉＭＯＳＩのコレ
クタに接続されるトランスであり、トランス１０を第２
図の回路に使用する場合には、トランス１０の端子Ｔ５
．Ｔ６は端子Ｔ１．Ｔ２に接続され１、端子Ｔ７．Ｔ８
は端子Ｔ３．Ｔ４に接続される。この場合、当然ながら
、カレントトランス７および端子Ｔ３・Ｔ４間の電線り
も除去される。
トランス７に代わってカスコード形ＢｉＭＯＳＩのコレ
クタに接続されるトランスであり、トランス１０を第２
図の回路に使用する場合には、トランス１０の端子Ｔ５
．Ｔ６は端子Ｔ１．Ｔ２に接続され１、端子Ｔ７．Ｔ８
は端子Ｔ３．Ｔ４に接続される。この場合、当然ながら
、カレントトランス７および端子Ｔ３・Ｔ４間の電線り
も除去される。
次に動作について説明する。信号ａ４からパワーＭＯ３
ＦＥＴ１２のゲートに信号を入力することによりパワー
ＭＯ５ＦＥＴ１２がオンすると、コンデンサ３が放電さ
れる。放電電流がバイポーラトランジスタ１１のベース
電流となり、バイポーラトランジスタ１１がターンオン
し、コレクタ電流が流れ始める。トランス７又はカレン
トトランス１０によってコレクタ電流に従う電流がダイ
オード８と抵抗９を通してバイポーラトランジスタ１１
に供給されることで、カスコード形Ｂ ｉ ＭＯ３Ｉは
定常状態となる。
ＦＥＴ１２のゲートに信号を入力することによりパワー
ＭＯ５ＦＥＴ１２がオンすると、コンデンサ３が放電さ
れる。放電電流がバイポーラトランジスタ１１のベース
電流となり、バイポーラトランジスタ１１がターンオン
し、コレクタ電流が流れ始める。トランス７又はカレン
トトランス１０によってコレクタ電流に従う電流がダイ
オード８と抵抗９を通してバイポーラトランジスタ１１
に供給されることで、カスコード形Ｂ ｉ ＭＯ３Ｉは
定常状態となる。
次いで、パワーＭＯ３ＦＥＴ１２のゲートから信号を取
り去ると、パワーＭＯ３ＦＥＴ１２はオフする。これに
よって、バイポーラトランジスタ１１はエミッタしゃ断
となり、コレクタ電流がバイポーラトランジスタ１１の
コレクタからベースを通してツェナーダイオード２をバ
イパスして流れる。これがバイポーラトランジスタ１１
の逆ベース電流として働き、バイポーラトランジスタ１
１は急速にターンオフする。
り去ると、パワーＭＯ３ＦＥＴ１２はオフする。これに
よって、バイポーラトランジスタ１１はエミッタしゃ断
となり、コレクタ電流がバイポーラトランジスタ１１の
コレクタからベースを通してツェナーダイオード２をバ
イパスして流れる。これがバイポーラトランジスタ１１
の逆ベース電流として働き、バイポーラトランジスタ１
１は急速にターンオフする。
従来の駆動回路は以上のように構成されていたので、ト
ランス７又はカレントトランス１０を使用するため装置
全体を大きくしなければならず、またトランス７又はカ
レントトランス１０の特性によってはデユーティを上げ
られないなど、トランス７又はカレントトランス１０の
特性が装置自体の特性に太き（影響するといった問題が
あった。
ランス７又はカレントトランス１０を使用するため装置
全体を大きくしなければならず、またトランス７又はカ
レントトランス１０の特性によってはデユーティを上げ
られないなど、トランス７又はカレントトランス１０の
特性が装置自体の特性に太き（影響するといった問題が
あった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、トランスおよびカレントトラン
スを使用しないことにより小形化できると共に、スイッ
チング速度を速くでき、低電力にてドライブできるカス
コード形ＢｉＭＯＳの駆動回路を得ることにある。
の目的とするところは、トランスおよびカレントトラン
スを使用しないことにより小形化できると共に、スイッ
チング速度を速くでき、低電力にてドライブできるカス
コード形ＢｉＭＯＳの駆動回路を得ることにある。
このような目的を達成するために本発明は、カスコード
形ＢｉＭＯＳのバイポーラトランジスタの前段に前段バ
イポーラトランジスタを接続してターンオン時のみダー
リントン構成とし、前段バイポーラトランジスタのベー
ス・エミッタ間にエミッタ側をアノード、ベース側をカ
ソードにして整流ダイオードを接続し、前段バイポーラ
トランジスタのベース側にカソード、カスコード形Ｂｉ
ＭＯＳのソース側をアノードとしてツェナーダイオード
を接続するようにしたものである。
形ＢｉＭＯＳのバイポーラトランジスタの前段に前段バ
イポーラトランジスタを接続してターンオン時のみダー
リントン構成とし、前段バイポーラトランジスタのベー
ス・エミッタ間にエミッタ側をアノード、ベース側をカ
ソードにして整流ダイオードを接続し、前段バイポーラ
トランジスタのベース側にカソード、カスコード形Ｂｉ
ＭＯＳのソース側をアノードとしてツェナーダイオード
を接続するようにしたものである。
本発明を適用した場合、カスコード形ＢｉＭＯＳは少な
いベース電流によって駆動され、スイッチングされる。
いベース電流によって駆動され、スイッチングされる。
本発明に係わるカスコード形ＢｉＭＯＳの駆動回路はカ
スコード形ＢｉＭＯＳのバイポーラトランジスタをター
ンオン時のみダーリントン構成とし駆動用の電力を下げ
るとともに、従来のシングルバイポーラトランジスタを
用いたカスコード形ＢｉＭＯＳと同等のスイッチング速
度を確保するためにダーリントン構成の２つのバイポー
ラトランジスタが双方ともエミッタカソトオツによるタ
ーンオフを実現できるようにしたものである。
スコード形ＢｉＭＯＳのバイポーラトランジスタをター
ンオン時のみダーリントン構成とし駆動用の電力を下げ
るとともに、従来のシングルバイポーラトランジスタを
用いたカスコード形ＢｉＭＯＳと同等のスイッチング速
度を確保するためにダーリントン構成の２つのバイポー
ラトランジスタが双方ともエミッタカソトオツによるタ
ーンオフを実現できるようにしたものである。
本発明に係わるカスコード形ＢｉＭＯＳの駆動回路の一
実施例を第１図に示す。第１図において、■はカスコー
ド形ＢｉＭＯＳ，１１および１２はカスコード形ＢｉＭ
ＯＳ１を構成するバイポーラトランジスタおよ−びパワ
ーＭＯ３ＦＥＴ、２１はバイポーラトランジスタ１１に
ベース電流を供給するためにバイポーラトランジスタ１
１とダーリントン構成を成す前段バイポーラトランジス
タ、２２はバイポーラトランジスタ１１のベース逆電流
をバイパスするためのダイオードである。また、２はバ
イポーラトランジスタ１１および２１のベース逆電流を
バイパスするためのツェナーダイオード、３．２３はそ
れぞれパイボーラトランジスタ１１および２１のベース
にターンオン時のオーバシュート電流を供給するだめの
コンデンサ、４はパワーＭＯ３ＦＥＴ１２にオンオフ信
号を印加するための信号源、５．６はバイポーラトラン
ジスタ２１およびパワーＭＯ３ＦＦ、Ｔ１２に信号を供
給すると共に信号源４へ電圧を供給する電源、２４は抵
抗である。
実施例を第１図に示す。第１図において、■はカスコー
ド形ＢｉＭＯＳ，１１および１２はカスコード形ＢｉＭ
ＯＳ１を構成するバイポーラトランジスタおよ−びパワ
ーＭＯ３ＦＥＴ、２１はバイポーラトランジスタ１１に
ベース電流を供給するためにバイポーラトランジスタ１
１とダーリントン構成を成す前段バイポーラトランジス
タ、２２はバイポーラトランジスタ１１のベース逆電流
をバイパスするためのダイオードである。また、２はバ
イポーラトランジスタ１１および２１のベース逆電流を
バイパスするためのツェナーダイオード、３．２３はそ
れぞれパイボーラトランジスタ１１および２１のベース
にターンオン時のオーバシュート電流を供給するだめの
コンデンサ、４はパワーＭＯ３ＦＥＴ１２にオンオフ信
号を印加するための信号源、５．６はバイポーラトラン
ジスタ２１およびパワーＭＯ３ＦＦ、Ｔ１２に信号を供
給すると共に信号源４へ電圧を供給する電源、２４は抵
抗である。
次に動作について説明する。信号源４からパワーＭＯ３
ＦＥＴ１２のゲートに信号が入力されると、パワーＭＯ
３ＦＥＴ１２はターンオンする。
ＦＥＴ１２のゲートに信号が入力されると、パワーＭＯ
３ＦＥＴ１２はターンオンする。
すると、コンデンサ３が放電し、この放電電流がバイポ
ーラトランジスタ１１のベース電流となり、バイポーラ
トランジスタ１１がターンオンする。
ーラトランジスタ１１のベース電流となり、バイポーラ
トランジスタ１１がターンオンする。
次いでコンデンサ２３が放電され、この放電電流が前段
バイポーラトランジスタ２１のベース電流となって前段
バイポーラトランジスタ２１がターンオンし、コレクタ
電流が流れ始める。定常時は、電源５から抵抗２４を通
してベース電流が供給される。
バイポーラトランジスタ２１のベース電流となって前段
バイポーラトランジスタ２１がターンオンし、コレクタ
電流が流れ始める。定常時は、電源５から抵抗２４を通
してベース電流が供給される。
パ’７−Ｍ０３ＦＥＴＩ ２のゲートから信号を取り去
ると、パワーＭＯ３ＦＥＴ１２がターンオフする。これ
によって、まず、バイポーラトランジスタ１１がエミッ
タカットオフとなり、コレクタ電流は、バイポーラトラ
ンジスタ１１のコレクタから、バイポーラトランジスタ
１１のベース、ダイオード２２およびツェナーダイオー
ド２を通してバイポーラトランジスタ１１の逆電流とな
り、バイポーラトランジスタ１１をターンオフさせる。
ると、パワーＭＯ３ＦＥＴ１２がターンオフする。これ
によって、まず、バイポーラトランジスタ１１がエミッ
タカットオフとなり、コレクタ電流は、バイポーラトラ
ンジスタ１１のコレクタから、バイポーラトランジスタ
１１のベース、ダイオード２２およびツェナーダイオー
ド２を通してバイポーラトランジスタ１１の逆電流とな
り、バイポーラトランジスタ１１をターンオフさせる。
すると、前段バイポーラトランジスタ２１もバイポーラ
トランジスタ１１と同様にエミッタカットオフとなり、
ベース逆電流として前段バイポーラトランジスタ２１の
コレクタからベースを通してツェナーダイオード２を通
る電流が流れ、前段バイポーラトランジスタ２１もター
ンオフする。
トランジスタ１１と同様にエミッタカットオフとなり、
ベース逆電流として前段バイポーラトランジスタ２１の
コレクタからベースを通してツェナーダイオード２を通
る電流が流れ、前段バイポーラトランジスタ２１もター
ンオフする。
このように、前段バイポーラトランジスタ２１を付加し
てバイポーラトランジスタ１１と２１のダーリントン構
成としたことにより、従来のトランス７．１０に相当す
る役割を前段バイポーラトランジスタ２１が果たすので
、大型トランスの除去が可能となる。
てバイポーラトランジスタ１１と２１のダーリントン構
成としたことにより、従来のトランス７．１０に相当す
る役割を前段バイポーラトランジスタ２１が果たすので
、大型トランスの除去が可能となる。
また、駆動回路を構成するバイポーラトランス１１．２
１．ダイオード２２．ツェナーダイオード２およびカス
コード形ＢｉＭＯＳｌを１つのパッケージ内に収めるこ
とにより、各配線の影響を最小限にして、より高速のス
イッチング素子を得ることができる利点もある。
１．ダイオード２２．ツェナーダイオード２およびカス
コード形ＢｉＭＯＳｌを１つのパッケージ内に収めるこ
とにより、各配線の影響を最小限にして、より高速のス
イッチング素子を得ることができる利点もある。
以上説明したように本発明は、カスコード形Ｂｉ Ｍ
ＯＳのバイポーラトランジスタの前段に前段バイポーラ
トランジスタを接続してターンオン時のみダーリントン
構成としたことにより、従来のトランス７．１０に相当
する役割を前段バイポーラトランジスタ２１が果たすこ
とができるので、大型トランスの除去が可能となり、装
置が安価にでき、速度が速く且つ低電力の駆動回路を得
ることができる効果がある。
ＯＳのバイポーラトランジスタの前段に前段バイポーラ
トランジスタを接続してターンオン時のみダーリントン
構成としたことにより、従来のトランス７．１０に相当
する役割を前段バイポーラトランジスタ２１が果たすこ
とができるので、大型トランスの除去が可能となり、装
置が安価にでき、速度が速く且つ低電力の駆動回路を得
ることができる効果がある。
第１図は本発明に係わるカスコード形ＢｉＭＯ８の駆動
回路の一実施例を示す回路図、第２図は従来のカスコー
ド形ＢｉＭＯＳの駆動回路を示す回路図、第３図は第２
図の回路に使用されるトランスを示す回路図である。 １・・・カスコード形ＢｉＭＯＳ，２・・・ツェナーダ
イオード、３．２３・・・コンデンサ、４・・・信号源
、５．６・・・電源、１１・・・バイポーラトランジス
タ、１２・・・パワーＭＯ３ＦＥＴ、２１・・・前段バ
イポーラトランジスタ、２２・・・ダイオード、２４・
・・抵抗。
回路の一実施例を示す回路図、第２図は従来のカスコー
ド形ＢｉＭＯＳの駆動回路を示す回路図、第３図は第２
図の回路に使用されるトランスを示す回路図である。 １・・・カスコード形ＢｉＭＯＳ，２・・・ツェナーダ
イオード、３．２３・・・コンデンサ、４・・・信号源
、５．６・・・電源、１１・・・バイポーラトランジス
タ、１２・・・パワーＭＯ３ＦＥＴ、２１・・・前段バ
イポーラトランジスタ、２２・・・ダイオード、２４・
・・抵抗。
Claims (1)
- カスコード形ＢｉＭＯＳのバイポーラトランジスタの前
段に前段バイポーラトランジスタを接続してターンオン
時のみダーリントン構成とし、前記前段バイポーラトラ
ンジスタのベース・エミッタ間にエミッタ側をアノード
、ベース側をカソードにして整流ダイオードを接続し、
前記前段バイポーラトランジスタのベース側をカソード
、前記カスコード形ＢｉＭＯＳのソース側をアノードと
してツェナーダイオードを接続したことを特徴とするカ
スコード形ＢｉＭＯＳの駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019025A JPS63185220A (ja) | 1987-01-28 | 1987-01-28 | カスコ−ド形ＢｉＭＯＳの駆動回路 |
| DE3816476A DE3816476C1 (ja) | 1987-01-28 | 1988-05-13 | |
| US07/195,286 US4902921A (en) | 1987-01-28 | 1988-05-17 | Drive circuit for driving cascode bipolar-MOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019025A JPS63185220A (ja) | 1987-01-28 | 1987-01-28 | カスコ−ド形ＢｉＭＯＳの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63185220A true JPS63185220A (ja) | 1988-07-30 |
Family
ID=11987925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019025A Pending JPS63185220A (ja) | 1987-01-28 | 1987-01-28 | カスコ−ド形ＢｉＭＯＳの駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4902921A (ja) |
| JP (1) | JPS63185220A (ja) |
| DE (1) | DE3816476C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220385A (ja) * | 2009-03-17 | 2010-09-30 | Fdk Corp | スイッチング素子の損失低減回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228639B (en) * | 1989-02-17 | 1992-07-15 | Motorola Semiconducteurs | Protected darlington transistor arrangement |
| US4994694A (en) * | 1989-08-23 | 1991-02-19 | Tektronix, Inc. | Complementary composite PNP transistor |
| US5397944A (en) * | 1993-04-09 | 1995-03-14 | Crystal Semiconductor Corporation | Dense offset calibration circuitry and method |
| JPH0738337A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 低歪カスケード回路 |
| DE19546562C1 (de) * | 1995-12-13 | 1997-04-03 | Leica Ag | Schaltungsanordnung zur Ansteuerung einer Impulsendstufe |
| DE102005062755B4 (de) * | 2005-12-28 | 2007-08-09 | Conergy Ag | Emitter-geschalteter Bipolartransistor |
| JP5317413B2 (ja) * | 2007-02-06 | 2013-10-16 | 株式会社東芝 | 半導体スイッチおよび当該半導体スイッチを適用した電力変換装置 |
| EP2787639A1 (en) * | 2013-04-04 | 2014-10-08 | Nxp B.V. | Cascode bipolar transistor circuit |
| US10892617B2 (en) * | 2019-03-28 | 2021-01-12 | Nxp Usa, Inc. | High speed wide dynamic range input structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3124891C2 (de) * | 1981-06-25 | 1985-06-13 | Brown, Boveri & Cie Ag, 6800 Mannheim | Transistorschaltstufe |
| DE3321107C2 (de) * | 1983-06-10 | 1985-06-20 | Siemens AG, 1000 Berlin und 8000 München | Hochspannungsfester Leistungsschalter |
-
1987
- 1987-01-28 JP JP62019025A patent/JPS63185220A/ja active Pending
-
1988
- 1988-05-13 DE DE3816476A patent/DE3816476C1/de not_active Expired
- 1988-05-17 US US07/195,286 patent/US4902921A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220385A (ja) * | 2009-03-17 | 2010-09-30 | Fdk Corp | スイッチング素子の損失低減回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3816476C1 (ja) | 1989-11-09 |
| US4902921A (en) | 1990-02-20 |
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