JP3791319B2 - 差動増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、差動増幅器に関し、特に過大入力時の出力の位相反転をなくし、復帰時間を短くするための改善に関するものである。
【0002】
【従来の技術】
測定器の入力回路等に用いられる従来の差動増幅器の一例を図2に示す。この差動増幅器は、大別して、NPNトランジスタQ1とQ2および定電流源I1からなる部分と、NPNトランジスタQ4とQ5、抵抗R2〜R5および定電流源I2からなる部分と、NPNトランジスタQ6とQ7および定電流源I3からなる部分から構成され、これら各部分はそれぞれ差動増幅回路となっている。
なお、これら差動増幅回路には電源電圧(高圧側はVCC、低圧側はVEE)が印加されている。
【0003】
そして、デプレッションタイプのPチャネルMOSFETQ3と抵抗R1とで構成される定電流源がトランジスタQ2の負荷となり、他方デプレッションタイプのPチャネルMOSFETQ8と抵抗R6とで構成される定電流源がトランジスタQ6の負荷となっている。
【0004】
また、差動入力電圧Vi1とVi2がトランジスタQ1とQ7の各ベースに印加され、差動出力V01とV02がトランジスタQ4とQ5の各コレクタから取り出される。
【0005】
トランジスタQ4のベースはトランジスタQ1,Q2で構成される差動増幅回路のトランジスタQ2のコレクタに接続され、かつQ4のエミッタは同じトランジスタQ2のベースに接続されるため、負帰還がかかることになる。このため、トランジスタQ1のベースに印加された信号に対しての直線性が改善される。
【0006】
これと同様のことがトランジスタQ5にも言え、このためトランジスタQ4とQ5は等価的に相互コンダクタンス(gm)が大きくなり、この回路の利得は、R2=R4およびR3=R5とすると、R2/R3となる。
【0007】
【発明が解決しようとする課題】
ところで、このような構成の差動増幅器を測定器の入力回路等に用いた場合、過大入力に対して次のような課題があった。
(1)トランジスタQ1とQ7のベース電位が回路の電源VCC付近まで高くなると、トランジスタQ4とQ5が飽和してしまい増幅器の出力の位相が反転してしまう。
(2)バイポーラ素子は飽和状態から能動状態に復帰するのに時間がかかる。
【0008】
本発明の目的は、上記の課題を解決するもので、上記のような出力の位相反転を起こすことなく、しかも飽和状態から能動状態に復帰する復帰時間も短い差動増幅器を提供することにある。
【0009】
【課題を解決するための手段】
このような目的を達成するために請求項1の発明は、
一対のトランジスタと、この一対のトランジスタにそれぞれ接続されるコレクタ抵抗およびエミッタ抵抗と、前記エミッタ抵抗を介して前記一対のトランジスタに共通に接続される定電流源からなる差動増幅回路と、
コレクタが前記一対の一方のトランジスタのベースに接続されると共にベースが前記一方のトランジスタのエミッタに接続された第1のトランジスタと、
コレクタが前記一対の他方のトランジスタのベースに接続されると共にベースが前記他方のトランジスタのエミッタに接続された第2のトランジスタと、
前記第1および第2のトランジスタのコレクタに接続されそれぞれ電流を供給する一対の定電流源と、
前記第1および第2のトランジスタの各エミッタに接続され、差動入力信号を増幅する一対の初段のトランジスタ
を具備したことを特徴とする。
【0010】
このような構成により、差動入力に過大電圧が印加されてもバイポーラトランジスタQ4,Q5が飽和しないようにすることができる。
【0011】
この場合、請求項2のように、前記一対の初段のトランジスタとしては、デプレッションタイプのPチャネルMOSFETまたはPチャネルJFETまたはPNPタイプのバイポーラ接合トランジスタを使用することができる。
【0012】
また、請求項3のように、前記第1および第2のトランジスタのコレクタにそれぞれ接続される一対の定電流源は、デプレッションタイプのPチャネルMOSFETまたはPチャネルJFETと、抵抗より構成することができる。
【0013】
更に、請求項4のように、前記第1および第2のトランジスタのエミッタ間に一対のダイオードを逆並列接続することにより、差動入力電圧が過大になったときに初段のトランジスタを保護することができる。
【0014】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図1は本発明に係る差動増幅器の一実施例を示す構成図である。図において、図2と同等部分には同一符号を付し、その接続関係等についての説明は省略する。なお、図2と異なるところは、トランジスタQ1とQ7および定電流源I1とI3が削除され、Q10とQ11およびD1とD2が追加された点である。
【0015】
Q10およびQ11はデプレッションタイプのPチャネルMOSFETであり、Q10はトランジスタQ2(ここでは便宜上トランジスタQ2を第1のトランジスタと呼ぶ)のエミッタと低圧側電源の間に接続され、Q11はトランジスタQ6(ここでは便宜上トランジスタQ6を第2のトランジスタと呼ぶ)のエミッタと低圧側電源の間に接続されている。
Q10とQ11のゲートには差動入力電圧Vi1とVi2がそれぞれ印加されている。
なお、D1,D2は差動入力電圧が過大になったときにオン状態となる保護ダイオードであり、Q2とQ6のエミッタ間に逆並列接続されている。
【0016】
NPNトランジスタQ4とQ5、4つの抵抗R2〜R5および定電流源I2よりなる部分が図2と同様に差動増幅回路を構成している。そして、MOSFETQ10はソースフォロワになっており、NPNトランジスタQ2は一種のベース接地回路であり、MOSFETQ10の出力をトランジスタQ4に渡すと共にQ4に対して負帰還をかけ、直線性を改善している。
【0017】
また、デプレッションタイプのPチャネルMOSFETQ11も同様にソースフォロワになっており、NPNトランジスタQ6が一種のベース接地回路であり、MOSFETQ11の出力をトランジスタQ5に渡すと共にトランジスタQ5に対して負帰還をかけ、直線性を改善している。
【0018】
トランジスタQ4,Q5に対してはそれぞれトランジスタQ2,Q6が負帰還をかけているので、Q4,Q5は等価的に相互コンダクタンス(gm)が大きくなる。したがって、この回路の利得は、R2=R4およびR3=R5とすると、R2/R3となる。
【0019】
このような構成において、過大入力が印加されてMOSFETQ10のゲート電位がVCCに近づいた場合は次のようになる。
Q10はデプレッションタイプのPチャネルMOSFETであるためゲート電位に対してソース電位は低くなり、この場合Q10のソース電位はVCC電圧よりも、抵抗R1での電圧降下と、Q3のドレイン・ソース間電圧と、Q2とQ4のベース・エミッタ間電圧Vbeとの和の分だけ低い電圧に保たれるので、Q4は飽和しない。
【0020】
Q11もデプレッションタイプのPチャネルMOSFETであるため上記と同じ理由によりトランジスタQ5は飽和しない。
【0021】
また、MOSFETQ10のゲート電位がVEEに近づいた場合は、Q10はカットオフするが、ダイオードD1がオン状態になり、Q3とR1からなる定電流源の電流をQ11に流すためQ2とQ4は飽和しない。
同様にQ11のゲート電位がVEEに近づいた場合もQ5とQ6は飽和しない。
【0022】
なお、本発明は上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【0023】
例えば、定電流源を構成するQ3,Q8はPチャネルMOSFETに限らず、PチャネルJFETあるいはPNPタイプのバイポーラ接合型トランジスタ(BJT)であっても構わない。
また、初段のQ10,Q11についても同様にPチャネルJFETあるいはPNPタイプのBJTのようなトランジスタでも構わない。
【0024】
【発明の効果】
以上説明したように本発明によれば、過大入力に対してバイポーラ素子が飽和せず、したがって出力の位相反転も起こさず、また復帰時間も短い差動増幅器を容易に実現することができる。
【図面の簡単な説明】
【図1】本発明に係る差動増幅器の一実施例を示す構成図である。
【図2】従来の差動増幅器の一例を示す構成図である。
【符号の説明】
Q2,Q4,Q5,Q6 トランジスタ
Q3,Q8,Q10,Q11 MOSFET
R1〜R6 抵抗
D1,D2 ダイオード
I2 定電流源
Claims (4)
- 一対のトランジスタと、この一対のトランジスタにそれぞれ接続されるコレクタ抵抗およびエミッタ抵抗と、前記エミッタ抵抗を介して前記一対のトランジスタに共通に接続される定電流源からなる差動増幅回路と、
コレクタが前記一対の一方のトランジスタのベースに接続されると共にベースが前記一方のトランジスタのエミッタに接続された第1のトランジスタと、
コレクタが前記一対の他方のトランジスタのベースに接続されると共にベースが前記他方のトランジスタのエミッタに接続された第2のトランジスタと、
前記第1および第2のトランジスタのコレクタに接続されそれぞれ電流を供給する一対の定電流源と、
前記第1および第2のトランジスタの各エミッタに接続され、差動入力信号を増幅する一対の初段のトランジスタ
を具備し、前記差動増幅回路の一対のトランジスタのコレクタより前記差動入力信号に対応した出力が得られるように構成したことを特徴とする差動増幅器。 - 前記一対の初段のトランジスタとして、デプレッションタイプのPチャネルMOSFETまたはPチャネルJFETまたはPNPタイプのバイポーラ接合トランジスタを使用したことを特徴とする請求項1記載の差動増幅器。
- 前記第1および第2のトランジスタのコレクタにそれぞれ接続される一対の定電流源は、デプレッションタイプのPチャネルMOSFETまたはPチャネルJFETまたはPNPタイプのバイポーラ接合トランジスタと、抵抗より構成されたことを特徴とする請求項1記載の差動増幅器。
- 前記第1および第2のトランジスタのエミッタ間に逆並列接続された一対のダイオードを備えたことを特徴とする請求項1ないし3記載の差動増幅器。
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