JP2002304224A - 電圧発生回路および電圧発生方法 - Google Patents
電圧発生回路および電圧発生方法Info
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Abstract
(57)【要約】
【課題】 従来よりも低いリファレンス電圧を発生する
ことのできる低電圧発生回路および低電圧発生方法を実
現することを目的とする。 【解決手段】 バンドギャップ電圧よりも低い電圧を供
給する電圧発生回路において、第１の入力および第２の
入力を備える増幅器と、実質的に等しい大きさの電流を
供給する第１ないし第３の電流源と、増幅器の第１の入
力と接地との間に設けられた第１の接合素子と、増幅器
の第２の入力と接地との間に直列に設けられた第２の接
合素子および抵抗と、バイアス素子と接地との間に設け
られた第３の接合素子と、第３の接合素子のソースと接
続される端子を有し、該第３の接合素子に付設される分
圧器と、を具備し、第１の電流源は増幅器の第１の入力
に接続され、第２の電流源は増幅器の第２の入力に接続
される。
ことのできる低電圧発生回路および低電圧発生方法を実
現することを目的とする。 【解決手段】 バンドギャップ電圧よりも低い電圧を供
給する電圧発生回路において、第１の入力および第２の
入力を備える増幅器と、実質的に等しい大きさの電流を
供給する第１ないし第３の電流源と、増幅器の第１の入
力と接地との間に設けられた第１の接合素子と、増幅器
の第２の入力と接地との間に直列に設けられた第２の接
合素子および抵抗と、バイアス素子と接地との間に設け
られた第３の接合素子と、第３の接合素子のソースと接
続される端子を有し、該第３の接合素子に付設される分
圧器と、を具備し、第１の電流源は増幅器の第１の入力
に接続され、第２の電流源は増幅器の第２の入力に接続
される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の設計方
法および構造に関し、特に、温度係数を任意に設定可能
な電圧発生回路の設計方法に関する。
法および構造に関し、特に、温度係数を任意に設定可能
な電圧発生回路の設計方法に関する。
【０００２】
【従来の技術】従来からバンドギャップリファレンス回
路が集積回路を設計する際に用いられている。バンドギ
ャップリファレンス回路の利点の多くは、温度特性が安
定したリファレンス電圧を供給できることに由来する。
実際に、リファレンス電圧の温度特性は理想的にはゼロ
に近づく。バンドギャップリファレンス回路の幾つかの
実例の解析結果を、"Analog Integrated Circuit Desig
n", David A. Jones andKen Martin (John Wiley & Son
s), PP.353-364に見ることができる。
路が集積回路を設計する際に用いられている。バンドギ
ャップリファレンス回路の利点の多くは、温度特性が安
定したリファレンス電圧を供給できることに由来する。
実際に、リファレンス電圧の温度特性は理想的にはゼロ
に近づく。バンドギャップリファレンス回路の幾つかの
実例の解析結果を、"Analog Integrated Circuit Desig
n", David A. Jones andKen Martin (John Wiley & Son
s), PP.353-364に見ることができる。
【０００３】図５はバンドギャップリファレンス回路の
従来例の構成を示す回路図である。図示されるように、
図５に示されるバンドギャップリファレンス回路はバイ
ポーラトランジスタにより構成されているが、ＭＯＳト
ランジスタを含む他の半導体素子を用いてもよい。ＭＯ
Ｓトランジスタを用いた本願発明の具体例は、以下の記
述に詳細に述べられている。
従来例の構成を示す回路図である。図示されるように、
図５に示されるバンドギャップリファレンス回路はバイ
ポーラトランジスタにより構成されているが、ＭＯＳト
ランジスタを含む他の半導体素子を用いてもよい。ＭＯ
Ｓトランジスタを用いた本願発明の具体例は、以下の記
述に詳細に述べられている。
【０００４】図５を参照すると、バンドギャップリファ
レンス回路のバイポーラ手段は、電源ＶSとpnpトランジ
スタQ44のエミッタとの間に設けられて組み合わされる
電流源Ｉ0を含む。トランジスタQ44は電流源Ｉ0とGNDと
の間にコレクタ接地にて配置されている。バンドギャッ
プリファレンス回路は、npnトランジスタQ41,Q42,Q43を
も含み、これらのコレクタは、それぞれ抵抗R42,R43,R4
４を介してトランジスタQ44のエミッタおよび電流源Ｉ0
と共通とされている。トランジスタQ41とQ43のエミッタ
は、直接GNDに接続され、トランジスタQ42のエミッタは
抵抗R41を介してGNDと共通とされている。トランジスタ
Q41とQ42のベース電極は、共通にトランジスタQ41のコ
レクタに接続されている。トランジスタQ42のコレクタ
はトランジスタQ43のベースに接続され、トランジスタQ
43のコレクタはトランジスタQ44のベースに接続されて
いる。バンドギャップリファレンス回路の出力電圧Vout
は、電流源Ｉ0とトランジスタQ44との間に発生する。
レンス回路のバイポーラ手段は、電源ＶSとpnpトランジ
スタQ44のエミッタとの間に設けられて組み合わされる
電流源Ｉ0を含む。トランジスタQ44は電流源Ｉ0とGNDと
の間にコレクタ接地にて配置されている。バンドギャッ
プリファレンス回路は、npnトランジスタQ41,Q42,Q43を
も含み、これらのコレクタは、それぞれ抵抗R42,R43,R4
４を介してトランジスタQ44のエミッタおよび電流源Ｉ0
と共通とされている。トランジスタQ41とQ43のエミッタ
は、直接GNDに接続され、トランジスタQ42のエミッタは
抵抗R41を介してGNDと共通とされている。トランジスタ
Q41とQ42のベース電極は、共通にトランジスタQ41のコ
レクタに接続されている。トランジスタQ42のコレクタ
はトランジスタQ43のベースに接続され、トランジスタQ
43のコレクタはトランジスタQ44のベースに接続されて
いる。バンドギャップリファレンス回路の出力電圧Vout
は、電流源Ｉ0とトランジスタQ44との間に発生する。
【０００５】図５に示されるバンドギャップリファレン
ス回路の動作を理解するために、一例として、トランジ
スタQ42のエミッタ領域がトランジスタQ41のエミッタ領
域よりも大きい（10倍）と仮定する。この仮定に基づい
て、バンドギャップリファレンス回路の動作を以下のよ
うに解析できる。
ス回路の動作を理解するために、一例として、トランジ
スタQ42のエミッタ領域がトランジスタQ41のエミッタ領
域よりも大きい（10倍）と仮定する。この仮定に基づい
て、バンドギャップリファレンス回路の動作を以下のよ
うに解析できる。
【０００６】トランジスタQ41のコレクタの電位はＱ４
１のベース・エミッタ間電圧（以下、VBE（Ｑ４１）と
略す)であり、３００°Kで近似される常温で概略700ｍV
である。付け加えると、図５から明らかなように、トラ
ンジスタQ42のコレクタの電位はQ43のVBE（Ｑ４３）と
等しい。従って、抵抗R42とR43の両端の電圧もほぼ等し
く、抵抗R42の抵抗値が抵抗R43の抵抗値と同じに設計さ
れている場合には、それぞれを等しい電流が流れること
となる。この結果、トランジスタQ41とQ42もほぼ同じ電
流が流れている。以上、および、トランジスタQ42のエ
ミッタ領域がトランジスタQ41のエミッタ領域よりも大
きなことから、以下が導出される。
１のベース・エミッタ間電圧（以下、VBE（Ｑ４１）と
略す)であり、３００°Kで近似される常温で概略700ｍV
である。付け加えると、図５から明らかなように、トラ
ンジスタQ42のコレクタの電位はQ43のVBE（Ｑ４３）と
等しい。従って、抵抗R42とR43の両端の電圧もほぼ等し
く、抵抗R42の抵抗値が抵抗R43の抵抗値と同じに設計さ
れている場合には、それぞれを等しい電流が流れること
となる。この結果、トランジスタQ41とQ42もほぼ同じ電
流が流れている。以上、および、トランジスタQ42のエ
ミッタ領域がトランジスタQ41のエミッタ領域よりも大
きなことから、以下が導出される。
【０００７】I(Q41)=IS＊exp[(q＊VBE(Q41)／(k＊T)]=I
(Q42)=10IS＊exp[(q＊VBE(Q42)／(k＊T)] ＊はかけ算、／は割り算を示す。
(Q42)=10IS＊exp[(q＊VBE(Q42)／(k＊T)] ＊はかけ算、／は割り算を示す。
【０００８】ここで、Ｉ（Q41）はトランジスタQ41にお
ける電流、Ｉ（Q42）はトランジスタQ42における電流で
ある。
ける電流、Ｉ（Q42）はトランジスタQ42における電流で
ある。
【０００９】上式において、ISは指定された温度におけ
る逆飽和電流と理解される。バイポーラトランジスタの
逆飽和電流はそのベース・エミッタ間の接合領域に比例
することが知られている。トランジスタQ41とQ42は同じ
チップ上に作られるので、同じプロセスで製造され、ト
ランジスタQ42のベース・エミッタ間の接合領域はトラ
ンジスタQ41の１０倍となるようにで製造されているの
で、トランジスタQ42の逆飽和電流はトランジスタQ41の
逆飽和電流より１０倍程度大きい。上式の中で、kはボ
ルツマン定数、qは電子の電荷、Tは絶対温度、であり、
この結果、ΔVBE=VBE(Q41)-VBE(Q42)=(k＊T／q)＊ln10
となる。
る逆飽和電流と理解される。バイポーラトランジスタの
逆飽和電流はそのベース・エミッタ間の接合領域に比例
することが知られている。トランジスタQ41とQ42は同じ
チップ上に作られるので、同じプロセスで製造され、ト
ランジスタQ42のベース・エミッタ間の接合領域はトラ
ンジスタQ41の１０倍となるようにで製造されているの
で、トランジスタQ42の逆飽和電流はトランジスタQ41の
逆飽和電流より１０倍程度大きい。上式の中で、kはボ
ルツマン定数、qは電子の電荷、Tは絶対温度、であり、
この結果、ΔVBE=VBE(Q41)-VBE(Q42)=(k＊T／q)＊ln10
となる。
【００１０】ΔVBEは、常温では約60ｍVとなり、温度係
数は0.2mV／℃である。しかしながら、図５を精査する
と、ΔVBEは抵抗R4１にかかる電圧である。抵抗R43をR4
1の10倍の値とすれば、R43の両端には600mVの電圧がか
かり、温度係数は2ｍV／℃となる。
数は0.2mV／℃である。しかしながら、図５を精査する
と、ΔVBEは抵抗R4１にかかる電圧である。抵抗R43をR4
1の10倍の値とすれば、R43の両端には600mVの電圧がか
かり、温度係数は2ｍV／℃となる。
【００１１】一方、トランジスタQ43のVBEを700mVと
し、温度係数は-2mV程度とすると、リファレンス電圧Vo
utは1300mVで、温度係数が相殺されてゼロとなる。
し、温度係数は-2mV程度とすると、リファレンス電圧Vo
utは1300mVで、温度係数が相殺されてゼロとなる。
【００１２】
【発明が解決しようとする課題】シリコンを使った半導
体の場合、温度係数が０となる電圧である1300ｍVはバ
ンドギャップで決まるものであり（上記文献参照）、設
計による自由度は無い。
体の場合、温度係数が０となる電圧である1300ｍVはバ
ンドギャップで決まるものであり（上記文献参照）、設
計による自由度は無い。
【００１３】実際的には、電流源ＩOによる電圧降下を
考えると、ＶSは少なくとも1500ｍV程度は必要である。
考えると、ＶSは少なくとも1500ｍV程度は必要である。
【００１４】一方、現在の半導体LSIの動向として、微
細化を低消費電力の要求から、1.2Vや1.0Vの低い電源で
の動作が好まれるようになってきた。このことは、1.2V
程度の低い電圧源で動作させるために、バンドギャップ
リファレンス回路を典型的な発生電圧である1300ｍVよ
りも低いリファレンス電圧を発生するように設計しなけ
ればならないことは明らかである。
細化を低消費電力の要求から、1.2Vや1.0Vの低い電源で
の動作が好まれるようになってきた。このことは、1.2V
程度の低い電圧源で動作させるために、バンドギャップ
リファレンス回路を典型的な発生電圧である1300ｍVよ
りも低いリファレンス電圧を発生するように設計しなけ
ればならないことは明らかである。
【００１５】本発明は上記の課題を達成するためになさ
れたものであって、従来よりも低いリファレンス電圧を
発生することのできる低電圧発生回路および低電圧発生
方法を実現することを目的とする。
れたものであって、従来よりも低いリファレンス電圧を
発生することのできる低電圧発生回路および低電圧発生
方法を実現することを目的とする。
【００１６】
【課題を解決するための手段】上記およびその他の目的
に対して、シリコンのバンドギャップエネルギー（約
１．３eV)よりも小さなリファレンス電圧を発生する本
発明の１つの態様としての回路は利点および能力を有す
る。本発明の回路は、第１および第２の差動入力を備え
る増幅器を含む。３個の電流源は増幅器出力と接続され
る制御端子を備え、等しい大きさの電流を供給する。第
１の電流源出力は増幅器の第１の入力に接続されるとと
もに第１の接合素子を介して接地されている。第２の電
流源出力は増幅器の第２の入力に接続されるとともに第
２の接合素子および抵抗を介して接地されている。第３
の接合素子はバイアス素子と接地との間に設けられてい
る。電圧分割器は第３の接合素子にかかり、その出力が
第３の電流源の出力と接続される。
に対して、シリコンのバンドギャップエネルギー（約
１．３eV)よりも小さなリファレンス電圧を発生する本
発明の１つの態様としての回路は利点および能力を有す
る。本発明の回路は、第１および第２の差動入力を備え
る増幅器を含む。３個の電流源は増幅器出力と接続され
る制御端子を備え、等しい大きさの電流を供給する。第
１の電流源出力は増幅器の第１の入力に接続されるとと
もに第１の接合素子を介して接地されている。第２の電
流源出力は増幅器の第２の入力に接続されるとともに第
２の接合素子および抵抗を介して接地されている。第３
の接合素子はバイアス素子と接地との間に設けられてい
る。電圧分割器は第３の接合素子にかかり、その出力が
第３の電流源の出力と接続される。
【００１７】本発明の他の態様では、半導体のバンドギ
ャップ電圧よりも明らかに小さな電圧を発生する。回路
は、差動電圧手段と、帰還増幅器と、第１および第２の
電流源と、リファレンス電圧源と、抵抗素子とから構成
されている。差動電圧手段は、第１の導電型における温
度係数による差動電圧を発生する。第１の電流源は帰還
増幅器の出力が供給される制御端子を具備し、出力は差
動電圧手段に入力される。リファレンス電圧源によるリ
ファレンス電圧は、第１の導電型とは逆特性の第２の導
電型における温度係数による電圧を発生する。第２の電
流源は、差動電圧に比例する電流を供給する。抵抗素子
は、第２の電流源出力とリファレンス電圧源の間に設け
られ、第２の電流源により供給される電流に比例して抵
抗素子に加えられる電圧を発生する。電圧発生回路が発
生する電圧は、抵抗素子に加えられる合計の電圧を表
す。
ャップ電圧よりも明らかに小さな電圧を発生する。回路
は、差動電圧手段と、帰還増幅器と、第１および第２の
電流源と、リファレンス電圧源と、抵抗素子とから構成
されている。差動電圧手段は、第１の導電型における温
度係数による差動電圧を発生する。第１の電流源は帰還
増幅器の出力が供給される制御端子を具備し、出力は差
動電圧手段に入力される。リファレンス電圧源によるリ
ファレンス電圧は、第１の導電型とは逆特性の第２の導
電型における温度係数による電圧を発生する。第２の電
流源は、差動電圧に比例する電流を供給する。抵抗素子
は、第２の電流源出力とリファレンス電圧源の間に設け
られ、第２の電流源により供給される電流に比例して抵
抗素子に加えられる電圧を発生する。電圧発生回路が発
生する電圧は、抵抗素子に加えられる合計の電圧を表
す。
【００１８】本発明の他の態様によれば、非反転入力と
反転入力とから出力する差動増幅器を具備する電圧発生
回路が出力する電圧は、半導体のバンドギャップ電圧よ
りも小さい。第１の半導体接合素子は差動増幅器の反転
入力と接地との間に設けられ、第１の電流源の出力は、
差動増幅器の反転入力および第１の半導体接合素子に接
続される。直列に接続される第２の半導体接合素子と第
１の抵抗器は非反転入力と接地との間に設けられてい
る。第２の電流源は、非反転入力に供給される出力を具
備し、第２の半導体接合素子と第１の抵抗素子と接地と
に直列に接続されている。リファレンス電圧回路は、直
列抵抗値に等しいリファレンス電圧を定める。リファレ
ンス電圧回路は、第３の半導体接合素子とこれと並列に
組み合わされる分岐抵抗を具備する。第３の電流源は分
岐抵抗と組み合わされ、これにより、電圧発生回路の出
力は、実質的なリファレンス電圧が加算され、直列抵抗
にかかる実質的な電圧となる。
反転入力とから出力する差動増幅器を具備する電圧発生
回路が出力する電圧は、半導体のバンドギャップ電圧よ
りも小さい。第１の半導体接合素子は差動増幅器の反転
入力と接地との間に設けられ、第１の電流源の出力は、
差動増幅器の反転入力および第１の半導体接合素子に接
続される。直列に接続される第２の半導体接合素子と第
１の抵抗器は非反転入力と接地との間に設けられてい
る。第２の電流源は、非反転入力に供給される出力を具
備し、第２の半導体接合素子と第１の抵抗素子と接地と
に直列に接続されている。リファレンス電圧回路は、直
列抵抗値に等しいリファレンス電圧を定める。リファレ
ンス電圧回路は、第３の半導体接合素子とこれと並列に
組み合わされる分岐抵抗を具備する。第３の電流源は分
岐抵抗と組み合わされ、これにより、電圧発生回路の出
力は、実質的なリファレンス電圧が加算され、直列抵抗
にかかる実質的な電圧となる。
【００１９】加えて、本発明は、おおよそ１３００ｍV
として知られている名目上のバンドギャップ電圧よりも
低いことが容易に判断できる出力電圧の発生方法を含
む。方法によると、第１の電流は第１の半導体接合素子
に供給され、第１の電流と実質上等しい大きさの第２の
電流は直列に接続された第２の半導体接合素子と第１の
抵抗に供給される。第２の半導体接合素子は、第１の半
導体接合素子よりも大きな（実施例でにおけるおおよそ
の大きさ）接合領域を備え、これにより、第１の接合部
を通る電流の密度は第２の接合部を通る電流の密度に比
例して大きなものとなる。第１の半導体接合素子は、帰
還型差動増幅器の反転入力に接続され、直列に接続され
た第２の半導体接合素子と抵抗は帰還型差動増幅回路の
非反転入力に接続されている。この結果、第１の半導体
接合素子を介することによる電圧降下量は、第２の半導
体接合素子を介することによる電圧降下量よりも大き
く、電圧差は第１の抵抗に表れる。第２の電流の大きさ
は電圧差に比例し、第１の極性による温度係数を示す。
リファレンス電圧は、並列に設けられた等しい抵抗素子
からなる抵抗と直列に設けられた電流源と等しい。第２
の電流と等しい大きさの第３の電流は、等しい抵抗を通
るものとされ、これにより、等しい抵抗を通った電圧は
リファレンス電圧に加えられ、出力電圧とされる。なぜ
ならば、リファレンス電圧の温度係数は、第２の電流に
ついての温度係数の特性と逆の特性を有し、適当な抵抗
素子を選ぶことにより出力電圧の温度係数を簡単に正、
負、もしくは、ゼロのいずれかとすることができる。
として知られている名目上のバンドギャップ電圧よりも
低いことが容易に判断できる出力電圧の発生方法を含
む。方法によると、第１の電流は第１の半導体接合素子
に供給され、第１の電流と実質上等しい大きさの第２の
電流は直列に接続された第２の半導体接合素子と第１の
抵抗に供給される。第２の半導体接合素子は、第１の半
導体接合素子よりも大きな（実施例でにおけるおおよそ
の大きさ）接合領域を備え、これにより、第１の接合部
を通る電流の密度は第２の接合部を通る電流の密度に比
例して大きなものとなる。第１の半導体接合素子は、帰
還型差動増幅器の反転入力に接続され、直列に接続され
た第２の半導体接合素子と抵抗は帰還型差動増幅回路の
非反転入力に接続されている。この結果、第１の半導体
接合素子を介することによる電圧降下量は、第２の半導
体接合素子を介することによる電圧降下量よりも大き
く、電圧差は第１の抵抗に表れる。第２の電流の大きさ
は電圧差に比例し、第１の極性による温度係数を示す。
リファレンス電圧は、並列に設けられた等しい抵抗素子
からなる抵抗と直列に設けられた電流源と等しい。第２
の電流と等しい大きさの第３の電流は、等しい抵抗を通
るものとされ、これにより、等しい抵抗を通った電圧は
リファレンス電圧に加えられ、出力電圧とされる。なぜ
ならば、リファレンス電圧の温度係数は、第２の電流に
ついての温度係数の特性と逆の特性を有し、適当な抵抗
素子を選ぶことにより出力電圧の温度係数を簡単に正、
負、もしくは、ゼロのいずれかとすることができる。
【００２０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２１】図1は本発明の第１の実施例の回路図であ
る。図示されるように、本実施例はそれぞれ等しい電流
値を供給する電流源Ｉ１，Ｉ２およびＩ３の端子を含
む。電流源Ｉ１は帰還増幅器Ａ１の反転入力に接続され
るとともにダイオードＤ１を介して接地されている。電
流源Ｉ２は帰還増幅器Ａ１の非反転入力に接続されると
ともに抵抗Ｒ１およびダイオードＤ２を介して接地され
ている。電流源Ｉ３は抵抗Ｒ３を介して接地され、ま
た、抵抗Ｒ２を介して第４の電流源Ｉ４と接続されてい
る。図１に示されるバンドギャップリファレンス回路の
動作は以下の条件を前提とすることで理解できる。
る。図示されるように、本実施例はそれぞれ等しい電流
値を供給する電流源Ｉ１，Ｉ２およびＩ３の端子を含
む。電流源Ｉ１は帰還増幅器Ａ１の反転入力に接続され
るとともにダイオードＤ１を介して接地されている。電
流源Ｉ２は帰還増幅器Ａ１の非反転入力に接続されると
ともに抵抗Ｒ１およびダイオードＤ２を介して接地され
ている。電流源Ｉ３は抵抗Ｒ３を介して接地され、ま
た、抵抗Ｒ２を介して第４の電流源Ｉ４と接続されてい
る。図１に示されるバンドギャップリファレンス回路の
動作は以下の条件を前提とすることで理解できる。
【００２２】（１）電流源Ｉ１，Ｉ２およびＩ３は等し
い値の電流を供給する。
い値の電流を供給する。
【００２３】（２）抵抗Ｒ２とＲ３の値は等しく、その
大きさは、１ｋΩの抵抗Ｒ１よりも大きい。
大きさは、１ｋΩの抵抗Ｒ１よりも大きい。
【００２４】（３）ダイオードＤ２の接合領域はダイオ
ードＤ１の接合領域よりも大きい。
ードＤ１の接合領域よりも大きい。
【００２５】これらの条件の下で、現在知られているバ
ンドギャップリファレンス回路を考慮し、適用して解析
すると、 ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝ｋ＊Ｔ／ｑ＊ｌ
ｎ１０ ここで、Ｖｆ（Ｄ１），Ｖｆ（Ｄ２）のそれぞれは、ダ
イオードＤ１，Ｄ２による電圧降下である。さらにいう
と、３００°Ｋで近似される室温において、ΔＶｆは６
０ｍＶであり、０．２ｍＶ／℃の温度係数を有する。
ンドギャップリファレンス回路を考慮し、適用して解析
すると、 ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝ｋ＊Ｔ／ｑ＊ｌ
ｎ１０ ここで、Ｖｆ（Ｄ１），Ｖｆ（Ｄ２）のそれぞれは、ダ
イオードＤ１，Ｄ２による電圧降下である。さらにいう
と、３００°Ｋで近似される室温において、ΔＶｆは６
０ｍＶであり、０．２ｍＶ／℃の温度係数を有する。
【００２６】図１を精査すると、抵抗Ｒ１による電圧降
下はΔＶｆに近似すると推論される。帰還増幅器Ａ１の
特性を、開ループ利得および入力インピーダンスが無限
大である理想的な帰還増幅器に近いものとすれば、抵抗
Ｒ１にかかる電圧はΔＶｆとなる。この結果は、帰還増
幅器Ａ１の反転入力と非反転入力間の電圧は理想的には
ゼロとなる事実に由来する。上記のように電流源Ｉ１，
Ｉ２およびＩ３は等しい値の電流を供給するとすれば、
電流源Ｉ２は以下に等しいことが必要となる。
下はΔＶｆに近似すると推論される。帰還増幅器Ａ１の
特性を、開ループ利得および入力インピーダンスが無限
大である理想的な帰還増幅器に近いものとすれば、抵抗
Ｒ１にかかる電圧はΔＶｆとなる。この結果は、帰還増
幅器Ａ１の反転入力と非反転入力間の電圧は理想的には
ゼロとなる事実に由来する。上記のように電流源Ｉ１，
Ｉ２およびＩ３は等しい値の電流を供給するとすれば、
電流源Ｉ２は以下に等しいことが必要となる。
【００２７】Ｉ２＝ΔＶｆ／Ｒ１＝〔ｋ＊Ｔ／ｑ〕＊
〔ｌｎ１０／Ｒ１〕 ダイオードＤ３による電圧降下Ｖｆ（Ｄ３）のすくなく
とも一部は、電流源Ｉ４から供給される電流により決定
される。電流源Ｉ４が供給する電流の大きさは重要では
ないが、所定の電圧降下Ｖｆ（Ｄ３）が発生するように
与えられる。電圧降下Ｖｆ（Ｄ３）は室温では７００ｍ
Ｖであり、温度係数は−２ｍＶ／℃である。
〔ｌｎ１０／Ｒ１〕 ダイオードＤ３による電圧降下Ｖｆ（Ｄ３）のすくなく
とも一部は、電流源Ｉ４から供給される電流により決定
される。電流源Ｉ４が供給する電流の大きさは重要では
ないが、所定の電圧降下Ｖｆ（Ｄ３）が発生するように
与えられる。電圧降下Ｖｆ（Ｄ３）は室温では７００ｍ
Ｖであり、温度係数は−２ｍＶ／℃である。
【００２８】ダイオードD３と抵抗Ｒ２，R３からなる回
路にテブナンの定理を適用すると、これらの回路はＶｆ
（Ｄ３）＊Ｒ３／（Ｒ２＋Ｒ３）の電圧と、Ｒ２とＲ３
の並列抵抗を持つ回路と等価である。かりにＲ２＝Ｒ３
＝１０ＫΩとすれば、３５０mVの電圧と−１mV／℃の温
度係数を持ち５ＫΩの抵抗の回路と等価ということにな
る。ここに、前述のＩ３が流れ込んで所望の電圧を発生
する。例えば、Ｒ１＝１ＫΩとすれば、Ｒ１の両端の電
圧に対して５ＫΩ／１ＫΩ＝５倍の増幅度となるため、
Ｉ３により３００mVで温度係数＋１mVの電圧が上記テブ
ナンの定理で算出された３５０mVの電圧と−１mV／℃の
温度係数の電圧に加算される。つまり、６５０mVで温度
係数０の電圧となる。これは、標準的なバンドギャップ
リファレンス電圧の半分に等しく、そしてこの電圧は、
十分に低く、上記のバンドギャップリファレンス回路
は、１．０Ｖ程度の低い電圧源として主要電圧源と共用
できる。
路にテブナンの定理を適用すると、これらの回路はＶｆ
（Ｄ３）＊Ｒ３／（Ｒ２＋Ｒ３）の電圧と、Ｒ２とＲ３
の並列抵抗を持つ回路と等価である。かりにＲ２＝Ｒ３
＝１０ＫΩとすれば、３５０mVの電圧と−１mV／℃の温
度係数を持ち５ＫΩの抵抗の回路と等価ということにな
る。ここに、前述のＩ３が流れ込んで所望の電圧を発生
する。例えば、Ｒ１＝１ＫΩとすれば、Ｒ１の両端の電
圧に対して５ＫΩ／１ＫΩ＝５倍の増幅度となるため、
Ｉ３により３００mVで温度係数＋１mVの電圧が上記テブ
ナンの定理で算出された３５０mVの電圧と−１mV／℃の
温度係数の電圧に加算される。つまり、６５０mVで温度
係数０の電圧となる。これは、標準的なバンドギャップ
リファレンス電圧の半分に等しく、そしてこの電圧は、
十分に低く、上記のバンドギャップリファレンス回路
は、１．０Ｖ程度の低い電圧源として主要電圧源と共用
できる。
【００２９】詳述した例と図１に示したバンドギャップ
リファレンス回路についての上記の解析は、リファレン
ス電圧を希望するレベルとし、および、指定された温度
係数（正、負、もしくはゼロ）にしたがって設計する指
針を述べたものである。
リファレンス回路についての上記の解析は、リファレン
ス電圧を希望するレベルとし、および、指定された温度
係数（正、負、もしくはゼロ）にしたがって設計する指
針を述べたものである。
【００３０】特に、Ｉ２＝Ｎ＊Ｉ１とし、Ｉ３＝Ｐ＊Ｉ
２の状態で、ダイオードＤ２の接合領域をダイオードＤ
１の接合領域のＭ倍とすると、以下の関係が容易に明示
される。
２の状態で、ダイオードＤ２の接合領域をダイオードＤ
１の接合領域のＭ倍とすると、以下の関係が容易に明示
される。
【００３１】 Ｉ１＝Ｉｓ＊ｅｘｐ［ｑ＊Ｖｆ（Ｄ１）／（ｋ＊Ｔ）］ Ｉ２＝Ｍ＊Ｉｓ＊ｅｘｐ［ｑ＊Ｖｆ（Ｄ２）／（ｋ＊
Ｔ）］ したがって、 ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝（ｋ＊Ｔ／ｑ）
＊（ｌｎ（Ｍ＊Ｎ）） また、帰還増幅器Ａ１の特性を再度理想的なものとする
と、 ΔＶｆ＝Ｉ２＊Ｒ１ Ｉ３はＩ２に比例し、その比例関係は以下とみなすこと
ができる。
Ｔ）］ したがって、 ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝（ｋ＊Ｔ／ｑ）
＊（ｌｎ（Ｍ＊Ｎ）） また、帰還増幅器Ａ１の特性を再度理想的なものとする
と、 ΔＶｆ＝Ｉ２＊Ｒ１ Ｉ３はＩ２に比例し、その比例関係は以下とみなすこと
ができる。
【００３２】Ｉ３＝Ｐ＊Ｉ２＝（P＊ｋ＊Ｔ／ｑ）
［（ｌｎ（Ｍ＊Ｎ））／Ｒ１］ 他方で、基本的な回路理論を適用し、ダイオードＤ３に
よる電圧源の減衰は、直列に設けられた等しい抵抗Ｒ２
＊Ｒ３／（Ｒ２＋Ｒ３）とすると、テブナンによれば、
［Ｖｆ＊Ｒ３］／（Ｒ２＋Ｒ３）の大きさとなる。これ
は、電流源Ｉ３により供給される電流はこれらの等しい
大きさの抵抗を通るからであり、リファレンス電圧Ｖｏ
ｕｔは一般的に以下により表される。
［（ｌｎ（Ｍ＊Ｎ））／Ｒ１］ 他方で、基本的な回路理論を適用し、ダイオードＤ３に
よる電圧源の減衰は、直列に設けられた等しい抵抗Ｒ２
＊Ｒ３／（Ｒ２＋Ｒ３）とすると、テブナンによれば、
［Ｖｆ＊Ｒ３］／（Ｒ２＋Ｒ３）の大きさとなる。これ
は、電流源Ｉ３により供給される電流はこれらの等しい
大きさの抵抗を通るからであり、リファレンス電圧Ｖｏ
ｕｔは一般的に以下により表される。
【００３３】Ｖｏｕｔ＝［Ｖｆ＊Ｒ３／（Ｒ２＋Ｒ
３）］＋［（ｋ＊Ｔ／ｑ）＊Ｐ＊Ｒ２＊Ｒ３／（Ｒ２＋
Ｒ３）／Ｒ１＊ｌｎ（Ｍ＊Ｎ）］ 第１項は、−２Ｒ３／（Ｒ２＋Ｒ３）ｍＶ／℃の負の温
度係数を有し、第２項は正の温度係数を有するので、こ
れらの統合によりリファレンス電圧の温度係数を正、
負、もしくはゼロのいずれかとできる。
３）］＋［（ｋ＊Ｔ／ｑ）＊Ｐ＊Ｒ２＊Ｒ３／（Ｒ２＋
Ｒ３）／Ｒ１＊ｌｎ（Ｍ＊Ｎ）］ 第１項は、−２Ｒ３／（Ｒ２＋Ｒ３）ｍＶ／℃の負の温
度係数を有し、第２項は正の温度係数を有するので、こ
れらの統合によりリファレンス電圧の温度係数を正、
負、もしくはゼロのいずれかとできる。
【００３４】上記の検討内容は、本発明の記載および分
析から明確に引き出される。バンドギャップリファレン
ス回路は、古典的なシリコン半導体素子のバンドギャッ
プ電圧よりも低いことが重要となるリファレンス電圧
を、調整可能な温度係数にて供給する。この記述から、
これらの技術を知らせることにより、本発明のさまざま
な具体例を思いつくと思われる。この点について、本発
明の特定の実現例として、詳細が図２に示される回路が
実施例となる。すなわち、バンドギャップリファレンス
電圧がバイポーラトランジスタ技術によって実現されて
いる。
析から明確に引き出される。バンドギャップリファレン
ス回路は、古典的なシリコン半導体素子のバンドギャッ
プ電圧よりも低いことが重要となるリファレンス電圧
を、調整可能な温度係数にて供給する。この記述から、
これらの技術を知らせることにより、本発明のさまざま
な具体例を思いつくと思われる。この点について、本発
明の特定の実現例として、詳細が図２に示される回路が
実施例となる。すなわち、バンドギャップリファレンス
電圧がバイポーラトランジスタ技術によって実現されて
いる。
【００３５】図２を参照すると、図１に示した回路の実
施例であることがすぐに理解できる。帰還増幅器Ａ１
は、ｎｐｎトランジスタＱ１，Ｑ２の対からなる差動入
力段を含む。帰還増幅器Ａ１はトランジスタＱ３，Ｑ４
から構成されるカレントミラー型の負荷を包含する。ト
ランジスタＱ１，Ｑ２のエミッタと接地との間に設けら
れた抵抗Ｒ４は、定電流源として作用する。ダイオード
Ｄ１、および、直列に接続されたダイオードＤ２と抵抗
Ｒ１のそれぞれは、トランジスタＱ１，Ｑ２のベースに
差動対の入力を供給する。トランジスタＱ２のコレクタ
となる帰還増幅器Ａ１の出力は、電流源であるｐｎｐト
ランジスタＩ１，Ｉ２，Ｉ３，Ｉ４のベースに直接入力
されている。電流源は、本発明に適切であることを目的
としてそれぞれ等しい電流を供給し、同様に作用するも
ので、図１に示した電流源と同じものである。
施例であることがすぐに理解できる。帰還増幅器Ａ１
は、ｎｐｎトランジスタＱ１，Ｑ２の対からなる差動入
力段を含む。帰還増幅器Ａ１はトランジスタＱ３，Ｑ４
から構成されるカレントミラー型の負荷を包含する。ト
ランジスタＱ１，Ｑ２のエミッタと接地との間に設けら
れた抵抗Ｒ４は、定電流源として作用する。ダイオード
Ｄ１、および、直列に接続されたダイオードＤ２と抵抗
Ｒ１のそれぞれは、トランジスタＱ１，Ｑ２のベースに
差動対の入力を供給する。トランジスタＱ２のコレクタ
となる帰還増幅器Ａ１の出力は、電流源であるｐｎｐト
ランジスタＩ１，Ｉ２，Ｉ３，Ｉ４のベースに直接入力
されている。電流源は、本発明に適切であることを目的
としてそれぞれ等しい電流を供給し、同様に作用するも
ので、図１に示した電流源と同じものである。
【００３６】図２に示されるバイポーラによるバンドギ
ャップリファレンス回路は、図１に関連する一般的な記
述のすべてに合うものであり、図２に示される回路が含
む細部を図１に合わせる必要はない。第１に、電流源Ｉ
４が帰還増幅器Ａ１の帰還ループ内に含まれることに注
目すべきである。すなわち、抵抗Ｒ２とＲ３の値が大き
な場合、ダイオードＤ１のアノードは抵抗Ｒ２に接続す
ることができ、電流源Ｉ４および第３の接合素子Ｄ３が
切り離される。本発明におけるこのような配置が図３に
示される。加えて、図２および図３に示される回路は、
供給電圧ＶｃｃとトランジスタＱ２のベースとの間に接
続された抵抗Ｒ５を含む。抵抗Ｒ５は、供給電圧Ｖｃｃ
を利用する回路の動作を保証する。このような結果は、
供給電圧がはじめに供給されたときに、図２および図３
に示されるすべてのトランジスタおよびダイオードがカ
ットオフモード（非導通状態）となる状態では発生しな
い。
ャップリファレンス回路は、図１に関連する一般的な記
述のすべてに合うものであり、図２に示される回路が含
む細部を図１に合わせる必要はない。第１に、電流源Ｉ
４が帰還増幅器Ａ１の帰還ループ内に含まれることに注
目すべきである。すなわち、抵抗Ｒ２とＲ３の値が大き
な場合、ダイオードＤ１のアノードは抵抗Ｒ２に接続す
ることができ、電流源Ｉ４および第３の接合素子Ｄ３が
切り離される。本発明におけるこのような配置が図３に
示される。加えて、図２および図３に示される回路は、
供給電圧ＶｃｃとトランジスタＱ２のベースとの間に接
続された抵抗Ｒ５を含む。抵抗Ｒ５は、供給電圧Ｖｃｃ
を利用する回路の動作を保証する。このような結果は、
供給電圧がはじめに供給されたときに、図２および図３
に示されるすべてのトランジスタおよびダイオードがカ
ットオフモード（非導通状態）となる状態では発生しな
い。
【００３７】図２および図３のバンドギャップリファレ
ンス回路は図１に示した概括的な回路に適用される詳細
な解析にしたがって実際の動作を行う。特に、Ｉ１＝Ｉ
２＝Ｉ３とし、Ｄ２のベースからエミッタまでの機能領
域をＤ１の１０倍とし、Ｒ２＝Ｒ３＝１０Ｒ１とする
と、リファレンス電圧Ｖoutは６５０ｍＶとなり、温度
係数は０．２mV／℃である。
ンス回路は図１に示した概括的な回路に適用される詳細
な解析にしたがって実際の動作を行う。特に、Ｉ１＝Ｉ
２＝Ｉ３とし、Ｄ２のベースからエミッタまでの機能領
域をＤ１の１０倍とし、Ｒ２＝Ｒ３＝１０Ｒ１とする
と、リファレンス電圧Ｖoutは６５０ｍＶとなり、温度
係数は０．２mV／℃である。
【００３８】先述したように、本発明は１．０Ｖもしく
はそれよりも低い供給電圧のバンドギャップリファレン
ス回路を提供する。この要求に鑑みて、図２および図３
に示した回路を実現できるかをためすことは有益であ
る。この点について、電流源Ｉ１，Ｉ２，Ｉ３，Ｉ４の
それぞれのコレクタ−エミッタ間電圧がすくなくとも５
０ｍＶであるとすることが安全である。これは、ダイオ
ードＤ１，Ｄ３にかかる電圧が７００ｍＶであり、Ｄ２
／Ｒ１にかかる電圧が６４０ｍＶであり、適当な余裕が
電流源のトランジスタの動作を保証することができる。
トランジスタＱ１，Ｑ２による差動対を考えると、トラ
ンジスタＱ２のベース電圧が７００ｍＶであり、エミッ
タ電圧が６０ｍＶであることが注目される。トランジス
タＱ２のコレクタ電圧はＶｃｃ−Ｖｆであり、ここで、
ｐｎｐ素子のＶｆは２００ｍＶで近似され、トランジス
タＱ２のコレクタ−エミッタ間の降伏電圧は１４０ｍＶ
であり、９０ｍＶの余裕をもって表される。トランジス
タＱ１についても、本質的には同じ解析を適用すること
ができる。図２または図３に示した回路は８１０ｍＶの
供給電圧により動作する。供給電圧が９００ｍＶである
とすると、バンドギャップリファレンス回路は２０℃の
室温ではＶｆが増加し、９０ｍＶ程度で動作する。
はそれよりも低い供給電圧のバンドギャップリファレン
ス回路を提供する。この要求に鑑みて、図２および図３
に示した回路を実現できるかをためすことは有益であ
る。この点について、電流源Ｉ１，Ｉ２，Ｉ３，Ｉ４の
それぞれのコレクタ−エミッタ間電圧がすくなくとも５
０ｍＶであるとすることが安全である。これは、ダイオ
ードＤ１，Ｄ３にかかる電圧が７００ｍＶであり、Ｄ２
／Ｒ１にかかる電圧が６４０ｍＶであり、適当な余裕が
電流源のトランジスタの動作を保証することができる。
トランジスタＱ１，Ｑ２による差動対を考えると、トラ
ンジスタＱ２のベース電圧が７００ｍＶであり、エミッ
タ電圧が６０ｍＶであることが注目される。トランジス
タＱ２のコレクタ電圧はＶｃｃ−Ｖｆであり、ここで、
ｐｎｐ素子のＶｆは２００ｍＶで近似され、トランジス
タＱ２のコレクタ−エミッタ間の降伏電圧は１４０ｍＶ
であり、９０ｍＶの余裕をもって表される。トランジス
タＱ１についても、本質的には同じ解析を適用すること
ができる。図２または図３に示した回路は８１０ｍＶの
供給電圧により動作する。供給電圧が９００ｍＶである
とすると、バンドギャップリファレンス回路は２０℃の
室温ではＶｆが増加し、９０ｍＶ程度で動作する。
【００３９】図４を参照すると、本発明が、図２または
図３に示されるリファレンス電圧発生回路に，バイポー
ラ接合トランジスタだけでなく、ＭＯＳトランジスタを
用いもよいことがわかる。
図３に示されるリファレンス電圧発生回路に，バイポー
ラ接合トランジスタだけでなく、ＭＯＳトランジスタを
用いもよいことがわかる。
【００４０】図４における帰還増幅器Ａ１は、ｎチャネ
ルＭＯＳトランジスタＱ１１，Ｑ１２から構成される入
力対からなる差動入力段を含む。入力対のソース端子は
共通に接続され、ソース抵抗Ｒ１４を介して接地されて
いる。抵抗Ｒ１４は、入力対に対しての電流源に似たよ
うな機能を果たす。帰還増幅器Ａ１は、トランジスタＱ
１３，Ｑ１４から構成されるカレントミラー型の能動負
荷を駆動する。接合ダイオードＤ１はトランジスタＱ１
２の入力ゲートと接地との間に設けられている。トラン
ジスタＱ１２のドレインである帰還増幅器Ａ１の出力
は、直接電流源を構成するトランジスタＩ１，Ｉ２，Ｉ
３，Ｉ４の入力（ゲート）端子に供給されている。電流
源は、本発明の上述した図１ないし図３に示した電流源
と実質的に等しくなるために、それぞれ等しい電流を供
給し、同様に動作を行う。
ルＭＯＳトランジスタＱ１１，Ｑ１２から構成される入
力対からなる差動入力段を含む。入力対のソース端子は
共通に接続され、ソース抵抗Ｒ１４を介して接地されて
いる。抵抗Ｒ１４は、入力対に対しての電流源に似たよ
うな機能を果たす。帰還増幅器Ａ１は、トランジスタＱ
１３，Ｑ１４から構成されるカレントミラー型の能動負
荷を駆動する。接合ダイオードＤ１はトランジスタＱ１
２の入力ゲートと接地との間に設けられている。トラン
ジスタＱ１２のドレインである帰還増幅器Ａ１の出力
は、直接電流源を構成するトランジスタＩ１，Ｉ２，Ｉ
３，Ｉ４の入力（ゲート）端子に供給されている。電流
源は、本発明の上述した図１ないし図３に示した電流源
と実質的に等しくなるために、それぞれ等しい電流を供
給し、同様に動作を行う。
【００４１】図４に示す回路は図２および図３に示した
バイポーラを用いて図１に示された回路と同様に動作
し、リファレンス電圧Ｖoutを発生する。特に、電流源I
4は帰還増幅器Ａ１出力により駆動され、接合ダイオー
ドＤ３にバイアス電流を供給する。ダイオードＤ３、抵
抗Ｒ２，Ｒ３は、テブナンにおける直列抵抗による電圧
源に相当する。直列抵抗は抵抗Ｒ２、Ｒ３を並列に組み
合わせたＲ２／Ｒ３に相当し、ＶoutはダイオードＤ３
を分圧した降下電圧とされる。図１ないし図３に示され
た回路についての解析は図４に示されるMOSを用いたも
のにも適用できる。すなわち、電流源Ｉ１，Ｉ２,Ｉ３
が理想的であるとし、ダイオードＤ２の接合領域がダイ
オードＤ１の接合領域の１０倍以上大きいとし、Ｒ２＝
Ｒ３＝１０Ｒ１とすると、Ｖoutは温度係数が０ｍＶ／
℃の６５０ｍＶとなり、シリコンのバンドギャップ電圧
の半分となる。
バイポーラを用いて図１に示された回路と同様に動作
し、リファレンス電圧Ｖoutを発生する。特に、電流源I
4は帰還増幅器Ａ１出力により駆動され、接合ダイオー
ドＤ３にバイアス電流を供給する。ダイオードＤ３、抵
抗Ｒ２，Ｒ３は、テブナンにおける直列抵抗による電圧
源に相当する。直列抵抗は抵抗Ｒ２、Ｒ３を並列に組み
合わせたＲ２／Ｒ３に相当し、ＶoutはダイオードＤ３
を分圧した降下電圧とされる。図１ないし図３に示され
た回路についての解析は図４に示されるMOSを用いたも
のにも適用できる。すなわち、電流源Ｉ１，Ｉ２,Ｉ３
が理想的であるとし、ダイオードＤ２の接合領域がダイ
オードＤ１の接合領域の１０倍以上大きいとし、Ｒ２＝
Ｒ３＝１０Ｒ１とすると、Ｖoutは温度係数が０ｍＶ／
℃の６５０ｍＶとなり、シリコンのバンドギャップ電圧
の半分となる。
【００４２】上記の内容は、電源ＶＤＤより供給され
る、要求された低い電圧でのＭＯＳによる回路の動作を
保証することに有効となる。解析するため、電源ＶＤＤ
を９００ｍＶとする。電流源Ｉ１，Ｉ２，Ｉ３より供給
される電流が十分な大きさとすると、電流源となるトラ
ンジスタはソース−ドレイン間が５０ｍＶの電位差とな
ると動作する。ダイオードＤ１、Ｄ３にかかる電圧は約
７００ｍＶであり、抵抗Ｒ１／ダイオードＤ２にかかる
電圧は６４０ｍＶとなる。その結果、電流源となるトラ
ンジスタは完全な動作を行うに適当となるソース−ドレ
イン間電圧に１５０ｍＶ程度の許容範囲を持つ。帰還増
幅器Ａ１の入力対Ｑ１１，Ｑ１２は、トランジスタＱ１
２のゲート電圧が７００ｍＶであることが知られてい
る。これは、ＭＯＳトランジスタのゲート−ソース間電
圧が約５００ｍＶであり、トランジスタＱ１２のソース
電圧が２００ｍＶであるためである。トランジスタＱ１
２のドレイン電圧４００ｍＶはＶＤＤに等しく、ＰＭＯ
Ｓトランジスタのゲート−ソース間電圧（約５００ｍ
Ｖ）よりも小さい。したがって、この状況下では、トラ
ンジスタＱ１２のドレイン−ソース間電圧は２００ｍＶ
であり、トランジスタＱ１２は動作するのに必要となる
電圧に１５０ｍＶの余裕を持って動作を行う。実質的に
同様の解析をトランジスタＱ１１の動作に適用できる。
る、要求された低い電圧でのＭＯＳによる回路の動作を
保証することに有効となる。解析するため、電源ＶＤＤ
を９００ｍＶとする。電流源Ｉ１，Ｉ２，Ｉ３より供給
される電流が十分な大きさとすると、電流源となるトラ
ンジスタはソース−ドレイン間が５０ｍＶの電位差とな
ると動作する。ダイオードＤ１、Ｄ３にかかる電圧は約
７００ｍＶであり、抵抗Ｒ１／ダイオードＤ２にかかる
電圧は６４０ｍＶとなる。その結果、電流源となるトラ
ンジスタは完全な動作を行うに適当となるソース−ドレ
イン間電圧に１５０ｍＶ程度の許容範囲を持つ。帰還増
幅器Ａ１の入力対Ｑ１１，Ｑ１２は、トランジスタＱ１
２のゲート電圧が７００ｍＶであることが知られてい
る。これは、ＭＯＳトランジスタのゲート−ソース間電
圧が約５００ｍＶであり、トランジスタＱ１２のソース
電圧が２００ｍＶであるためである。トランジスタＱ１
２のドレイン電圧４００ｍＶはＶＤＤに等しく、ＰＭＯ
Ｓトランジスタのゲート−ソース間電圧（約５００ｍ
Ｖ）よりも小さい。したがって、この状況下では、トラ
ンジスタＱ１２のドレイン−ソース間電圧は２００ｍＶ
であり、トランジスタＱ１２は動作するのに必要となる
電圧に１５０ｍＶの余裕を持って動作を行う。実質的に
同様の解析をトランジスタＱ１１の動作に適用できる。
【００４３】図４に示したＭＯＳを用いた回路には、電
源からの電圧ＶＤＤによる動作を保証するスタートアッ
プ回路Ｓ１が具備される。スタートアップ回路は、ドレ
イン電極が電流源Ｉ１、Ｉ２，Ｉ３，Ｉ４の入力および
帰還増幅器Ａ１の出力に共通に接続されたＮＭＯＳトラ
ンジスタＱ１７を具備する。トランジスタＱ１７のゲー
ト電極はＮＭＯＳトランジスタＱ１６のドレインと共通
に接続されている。トランジスタＱ１６のゲートは、抵
抗Ｒ２とＲ３との中間接続点において電流源Ｉ３の出力
と接続されている。トランジスタＱ１７のゲートとトラ
ンジスタＲ１６のドレインはＰＭＯＳトランジスタＱ１
５を介してＶＤＤに接続されている。動作開始時には、
トランジスタＱ１６は非導通状態にあるが、トランジス
タＱ１７はトランジスタＱ１５を介してバイアスされて
おり、電流源であるトランジスタＩ１，Ｉ２，Ｉ３，Ｉ
４は導通状態となる。この結果、トランジスタＱ１６が
電流を流すことのできるバイアス電圧がトランジスタＱ
１６のゲートに供給される。トランジスタＱ１６の導通
に伴い、トランジスタＱ１７は非導通状態とされ、リフ
ァレンス電圧発生回路が定常状態の間はスタートアップ
回路Ｓ１を実際上無効とする。
源からの電圧ＶＤＤによる動作を保証するスタートアッ
プ回路Ｓ１が具備される。スタートアップ回路は、ドレ
イン電極が電流源Ｉ１、Ｉ２，Ｉ３，Ｉ４の入力および
帰還増幅器Ａ１の出力に共通に接続されたＮＭＯＳトラ
ンジスタＱ１７を具備する。トランジスタＱ１７のゲー
ト電極はＮＭＯＳトランジスタＱ１６のドレインと共通
に接続されている。トランジスタＱ１６のゲートは、抵
抗Ｒ２とＲ３との中間接続点において電流源Ｉ３の出力
と接続されている。トランジスタＱ１７のゲートとトラ
ンジスタＲ１６のドレインはＰＭＯＳトランジスタＱ１
５を介してＶＤＤに接続されている。動作開始時には、
トランジスタＱ１６は非導通状態にあるが、トランジス
タＱ１７はトランジスタＱ１５を介してバイアスされて
おり、電流源であるトランジスタＩ１，Ｉ２，Ｉ３，Ｉ
４は導通状態となる。この結果、トランジスタＱ１６が
電流を流すことのできるバイアス電圧がトランジスタＱ
１６のゲートに供給される。トランジスタＱ１６の導通
に伴い、トランジスタＱ１７は非導通状態とされ、リフ
ァレンス電圧発生回路が定常状態の間はスタートアップ
回路Ｓ１を実際上無効とする。
【００４４】本発明による好適実施例と考えられるもの
を示し説明したが、本発明はこれらの実施例に限定され
るものではない。特許請求の範囲に定義される本発明に
よる技術思想から逸脱することなく、さまざまな修正及
び変更してもよい。例えば、図２および図３に示したバ
イポーラ半導体による本発明の実施例を示し、図４には
ＭＯＳによる本発明の実施例を示したが、本発明は、半
導体の構造により限定されるものではない。特に、本発
明を、図１ないし図３を組み合わせによる、ＢｉＣＭＯ
Ｓ構造により実現してもよい。加えて、図２および図３
におけるＰＮＰトランジスタをＰＭＯＳトランジスタと
することも可能である。
を示し説明したが、本発明はこれらの実施例に限定され
るものではない。特許請求の範囲に定義される本発明に
よる技術思想から逸脱することなく、さまざまな修正及
び変更してもよい。例えば、図２および図３に示したバ
イポーラ半導体による本発明の実施例を示し、図４には
ＭＯＳによる本発明の実施例を示したが、本発明は、半
導体の構造により限定されるものではない。特に、本発
明を、図１ないし図３を組み合わせによる、ＢｉＣＭＯ
Ｓ構造により実現してもよい。加えて、図２および図３
におけるＰＮＰトランジスタをＰＭＯＳトランジスタと
することも可能である。
【００４５】
【発明の効果】前述の通り、任意の温度係数の電圧が得
られる。
られる。
【００４６】特に、電流源I1、I2及びI3の値が等しく、
接合D2は接合D1の10倍の面積を持ち、抵抗R2とR3はとも
に抵抗R1の10倍の値の場合には、前述の通り、従来のバ
ンドギャップリファレンス回路のちょうど半分の安定し
た、温度係数が0で出力電圧が650mVの電圧がえられる。
接合D2は接合D1の10倍の面積を持ち、抵抗R2とR3はとも
に抵抗R1の10倍の値の場合には、前述の通り、従来のバ
ンドギャップリファレンス回路のちょうど半分の安定し
た、温度係数が0で出力電圧が650mVの電圧がえられる。
【００４７】電源電圧Vccがわずか900mVの時を考察す
る。電流源I1、I2、I3及びI4を構成するＭＯＳトランジ
スタの大きさを、ドレイン・ソース間電圧が50ｍV程度
から５極管動作するように設定しておく。接合D1、D3、
の電圧を700mV、(仮定からD2は640mVとなる)としても15
0mVの余裕がある。
る。電流源I1、I2、I3及びI4を構成するＭＯＳトランジ
スタの大きさを、ドレイン・ソース間電圧が50ｍV程度
から５極管動作するように設定しておく。接合D1、D3、
の電圧を700mV、(仮定からD2は640mVとなる)としても15
0mVの余裕がある。
【００４８】トランジスタQ12のゲート電位が700mVにな
るので、ソース電位はこれからゲート・ソース間電圧
(例えば500mV程度に設定可能)を減じた値となる。一方
ドレイン電位は電源電圧VDDからPMOSトランジスタのゲ
ート・ソース間電圧(例えば500mVと設定可能)分下がっ
た電圧であり、150mVの余裕を持って動作する。トラン
ジスタQ11についても同様である。
るので、ソース電位はこれからゲート・ソース間電圧
(例えば500mV程度に設定可能)を減じた値となる。一方
ドレイン電位は電源電圧VDDからPMOSトランジスタのゲ
ート・ソース間電圧(例えば500mVと設定可能)分下がっ
た電圧であり、150mVの余裕を持って動作する。トラン
ジスタQ11についても同様である。
【００４９】従って本実施例は常温では、電源電圧Vcc
が750mV以上で動作する。温度が45゜C低下して-20゜Cに
なったときに接合が790mVの電圧になったとしても、電
源電圧Vcc=840mVでぎりぎりで動作する。
が750mV以上で動作する。温度が45゜C低下して-20゜Cに
なったときに接合が790mVの電圧になったとしても、電
源電圧Vcc=840mVでぎりぎりで動作する。
【００５０】従来のバンドギャップリファレンス回路が
原理的に1.3V以上でしか動作しなかったことを鑑みる
と、電源電圧が1.2Vや1Vの時代に、本発明の回路で電源
電圧840mVまで動作可能な安定な電圧が得られる意義は
極めて大きい。
原理的に1.3V以上でしか動作しなかったことを鑑みる
と、電源電圧が1.2Vや1Vの時代に、本発明の回路で電源
電圧840mVまで動作可能な安定な電圧が得られる意義は
極めて大きい。
【図１】図１は、調整可能な温度係数にて、シリコン半
導体素子のバンドギャップ電圧よりも実際的に小さなリ
ファレンス電圧を発生する本発明によるリファレンス電
圧発生回路の一般的な実施例の回路図である。
導体素子のバンドギャップ電圧よりも実際的に小さなリ
ファレンス電圧を発生する本発明によるリファレンス電
圧発生回路の一般的な実施例の回路図である。
【図２】図２は本発明をバイポーラトランジスタにて構
成した実施例の回路図である。
成した実施例の回路図である。
【図３】図３は本発明をバイポーラトランジスタにて構
成した実施例の回路図である。
成した実施例の回路図である。
【図４】図４は本発明をＭＯＳＦＥＴを用いて大規模に
作製した実施例の回路図である。
作製した実施例の回路図である。
【図５】図５は、シリコン半導体素子のバンドギャップ
電圧におおよそ等しいリファレンス電圧を、温度係数が
おおよそゼロで発生するリファレンス電圧発生回路の回
路図である。
電圧におおよそ等しいリファレンス電圧を、温度係数が
おおよそゼロで発生するリファレンス電圧発生回路の回
路図である。
Ｉ１〜Ｉ４ 電流源 Ａ1 帰還増幅器 Ｒ１〜Ｒ３ 抵抗 Ｄ１〜Ｄ３ ダイオード Ｑ１〜Ｑ４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H410 BB04 CC02 DD02 EA10 EA12 EA33 EA38 EB14 EB37 FF03 FF14 FF23 GG05 LL09 5H420 BB12 CC02 DD02 EA10 EA18 EA43 EB15 EB37 FF03 FF14 FF23 LL07 NA12 NA13 NA20 NA21 NB02 NB12 NB19 NB33 NB36 NC02 NC12 NC18 NC20 NC23 NE22 NE23 NE26 NE28
Claims (42)
- 【請求項１】 半導体のバンドギャップ電圧よりも低い
電圧を供給する電圧発生回路において、 第１の入力および第２の入力を備える増幅器と、 実質的に等しい大きさの電流を供給する第１ないし第３
の電流源と、 前記増幅器の第１の入力と接地との間に設けられた第１
の接合素子と、 前記増幅器の第２の入力と接地との間に直列に設けられ
た第２の接合素子および抵抗と、 バイアス素子と接地との間に設けられた第３の接合素子
と、 前記第３の接合素子のソースと接続される端子を有し、
該第３の接合素子に付設される分圧器と、を具備し、 前記第１の電流源は前記増幅器の第１の入力に接続さ
れ、前記第２の電流源は前記増幅器の第２の入力に接続
されることを特徴とする電圧発生回路。 - 【請求項２】 半導体のバンドギャップ電圧よりも低い
電圧を供給する電圧発生回路において、 第１の極性の温度係数による差動電圧を発生する差動電
圧手段と、 前記差動電圧手段と接続する入力および出力を有する帰
還増幅器と、 前記帰還増幅器出力と接続する制御端子および前記差動
電圧手段と接続する出力を有する第１の電流源と、 前記第１の極性の温度特性と逆の第２の極性の温度係数
の電圧を発生するリファレンス電圧源と、 前記帰還増幅器出力と接続する制御端子および前記リフ
ァレンス電圧源と接続する出力を有し、前記差動電圧に
比例する電流を供給可能な第２の電流源と、 前記第２の電流源とリファレンス電圧源との間に設けら
れ、これにより第２の電流源に比例する電圧がその両端
に表れる抵抗素子と、を具備し、 リファレンス電圧源が発生するリファレンス電圧と前記
抵抗素子の両端の電圧との総和を出力することを特徴と
する電圧発生回路。 - 【請求項３】 請求項２記載の電圧発生回路において、 帰還増幅器は、反転入力と非反転入力とを具備し、 差動電圧手段は、前記帰還増幅器の反転入力と接地との
間に設けられた第１の電圧素子と、前記帰還増幅器の非
反転入力と接地との間に設けられた第２の電圧素子とを
具備することを特徴とする電圧発生回路。 - 【請求項４】 請求項３記載の電圧発生回路において、 第１の電流源は、第１の電圧素子へ第１の電流を供給す
る第１の電流素子と、第２の電圧素子へ第２の電流を供
給する第２の電流素子を具備することを特徴とする電圧
発生回路。 - 【請求項５】 請求項４記載の電圧発生回路において、 第１の電流と第２の電流はその大きさが実質的に等しい
ことを特徴とする電圧発生回路。 - 【請求項６】 請求項２記載の電圧発生回路において、 帰還増幅器は、反転入力と非反転入力とを具備し、 差動電圧手段は、前記帰還増幅器の反転入力と接地との
間に設けられた第１の半導体接合素子と、前記帰還増幅
器の非反転入力と接地との間に直列に設けられた第２の
半導体接合素子および抵抗と、を具備することを特徴と
する電圧発生回路。 - 【請求項７】 請求項６記載の電圧発生回路において、 第１および第２の半導体接合素子がｐｎ接合のダイオー
ドであることを特徴とする電圧発生回路。 - 【請求項８】 請求項７記載の電圧発生回路において、 第１の電流源は、第１の半導体接合素子へ第１の電流を
供給する第１の電流素子と、直列に設けられた第２の半
導体接合素子および抵抗へ第２の電流を供給する第２の
電流素子を具備することを特徴とする電圧発生回路。 - 【請求項９】 請求項８記載の電圧発生回路において、 第１の電流と第２の電流はその大きさが実質的に等しい
ことを特徴とする電圧発生回路。 - 【請求項１０】 請求項９記載の電圧発生回路におい
て、 第１の電流素子は、帰還増幅器出力と接続する制御端子
と帰還増幅器の反転入力および第１の半導体接合素子と
接続する出力端子とを具備するトランジスタとにより構
成され、第２の電流素子は、帰還増幅器出力および直列
に設けられた第２の半導体接合素子および抵抗と接続す
る制御端子を具備するトランジスタにより構成されるこ
とを特徴とする電圧発生回路。 - 【請求項１１】 請求項７記載の電圧発生回路におい
て、 第１の半導体接合素子は第２の半導体接合素子よりも大
きな接合領域を有することを特徴とする電圧発生回路。 - 【請求項１２】 請求項１１記載の電圧発生回路におい
て、 第１の電流源は、第１の半導体接合素子に第１の電流を
供給する第１の電流素子と、直列に設けられた第２の半
導体接合素子と抵抗に第２の電流を供給する第２の電流
素子と、を有することを特徴とする電圧発生回路。 - 【請求項１３】 請求項１２記載の電圧発生回路におい
て、 第１の電流と第２の電流はその大きさが実質的に等しい
ことを特徴とする電圧発生回路。 - 【請求項１４】 請求項１３記載の電圧発生回路におい
て、 第１の電流素子は、帰還増幅器出力と接続する制御端子
と帰還増幅器の反転入力および第１の半導体接合素子と
接続する出力端子とを具備するトランジスタとにより構
成され、第２の電流素子は、帰還増幅器出力および直列
に設けられた第２の半導体接合素子および抵抗と接続す
る制御端子を具備するトランジスタにより構成されるこ
とを特徴とする電圧発生回路。 - 【請求項１５】 請求項７記載の電圧発生回路におい
て、 リファレンス電圧源は、 第３の半導体接合素子と、 前記第３の半導体接合素子に併設され、中間接続点を具
備する抵抗分圧器と、 帰還増幅器出力と接続する制御端子と前記中間接続点と
接続する出力端子とを具備する第２の電流源と、を有す
ることを特徴とする電圧発生回路。 - 【請求項１６】 請求項１５記載の電圧発生回路におい
て、 リファレンス電圧源は、さらに、第３の半導体接合素子
のバイアス電流源を有することを特徴とする電圧発生回
路。 - 【請求項１７】 請求項１５記載の電圧発生回路におい
て、 抵抗分圧器は、第２の電流源と第３の半導体接合素子と
の間に等しい抵抗を直列に形成し、これにより、第３の
半導体接合素子にかかる電圧に比例する電圧と、同じ大
きさの抵抗に第２の電流源により供給される電流が掛け
られた電圧と等しい電圧とが加算された電圧が出力電圧
となることを特徴とする電圧発生回路。 - 【請求項１８】 請求項１７記載の電圧発生回路におい
て、 第１の電流源は、第１の半導体接合素子に第１の電流を
供給する第１の電流素子と、直列に設けられた第２の半
導体接合素子と抵抗に第２の電流を供給する第２の電流
素子と、を有し、第１の電流と第２の電流の大きさは実
質的に等しいことを特徴とする電圧発生回路。 - 【請求項１９】 シリコン半導体のバンドギャップ電圧
よりも低い電圧を供給する電圧発生回路において、 非反転入力、反転入力、および出力を備える差動増幅器
と、 前記差動増幅器の反転入力と接地との間に設けられた第
１の接合素子と、 出力が前記差動増幅器の反転入力および前記第１の半導
体接合素子と接続された第１の電流源と、 前記差動増幅器の非反転入力と接地との間に直列に設け
られた第２の半導体接合素子および抵抗と、 出力が前記差動増幅器の非反転入力および直列に設けら
れた第２の半導体接合素子および第１の抵抗に接続され
た第２の電流源と、 第３の半導体接合素子および該第３の半導体接合素子に
併設された抵抗分圧器を有し、直列に設けられた等しい
抵抗とともにリファレンス電圧を生成するリファレンス
電圧回路と、 前記抵抗分圧器に電流を流すために抵抗分圧器に接続さ
れる第３の電流源と、を具備し、これにより、リファレ
ンス電圧と直列に設けられた等しい抵抗に加えられる電
圧と等しい電圧とが加算された電圧が出力電圧となるこ
とを特徴とする電圧発生回路。 - 【請求項２０】 請求項１９記載の電圧発生回路におい
て、 第１、第２および第３の電流源のそれぞれが差動増幅器
出力と接続する制御端子を有し、これにより各電流源が
供給する電流の大きさが等しいことを特徴とする電圧発
生回路。 - 【請求項２１】 請求項２０記載の電圧発生回路におい
て、 第２の半導体接合素子の接合領域が第１の半導体接合素
子の接合領域よりも大きく、これにより、温度係数が第
１の極性の差動電圧ΔＶｆが第１の抵抗により生成され
ることを特徴とする電圧発生回路。 - 【請求項２２】 請求項２１記載の電圧発生回路におい
て、 リファレンス電圧回路により生成されるリファレンス電
圧が第１の極性と逆の第２の極性の温度係数であること
を特徴とする電圧発生回路。 - 【請求項２３】 請求項２２記載の電圧発生回路におい
て、 抵抗分圧器に流れる電流が差動電圧ΔＶｆに比例するこ
とを特徴とする電圧発生回路。 - 【請求項２４】 請求項２３記載の電圧発生回路におい
て、 リファレンス電圧は、電流源が供給される電流により第
３の半導体接合素子をバイアスすることによって生成さ
れ、これにより、第３の半導体接合素子にかかる電圧お
よび抵抗分圧器による第３の半導体接合素子の分圧が降
下することを特徴とする電圧発生回路。 - 【請求項２５】 請求項１９記載の電圧発生回路におい
て、 差動増幅器が、差動入力トランジスタ対および能動負荷
を有することを特徴とする電圧発生回路。 - 【請求項２６】 請求項２５記載の電圧発生回路におい
て、 能動負荷が、カレントミラー型に配置されたトランジス
タ対により構成されることを特徴とする電圧発生回路。 - 【請求項２７】 請求項１９記載の電圧発生回路におい
て、 第１ないし第３の半導体接合素子のそれぞれが、バイポ
ーラトランジスタのベース−エミッタ接合であることを
特徴とする電圧発生回路。 - 【請求項２８】 請求項２７記載の電圧発生回路におい
て、 第１ないし第３の電流源のそれぞれが、差動増幅器の出
力に接続する制御端子を有し、これにより、第１ないし
第３の電流源のそれぞれが供給する電流の大きさが実質
的に等しいことを特徴とする電圧発生回路。 - 【請求項２９】 請求項２８記載の電圧発生回路におい
て、 第２の半導体接合素子の接合領域が第１の半導体接合領
域よりも大きく、これにより、温度係数が第１の極性の
差動電圧ΔＶｆが第１の抵抗により生成されることを特
徴とする電圧発生回路。 - 【請求項３０】 請求項２９記載の電圧発生回路におい
て、 リファレンス電圧回路により生成されるリファレンス電
圧が第１の極性と逆の第２の極性の温度係数であること
を特徴とする電圧発生回路。 - 【請求項３１】 請求項３０記載の電圧発生回路におい
て、 抵抗分圧器に流れる電流が差動電圧ΔＶｆに比例するこ
とを特徴とする電圧発生回路。 - 【請求項３２】 請求項３１記載の電圧発生回路におい
て、 リファレンス電圧は、電流源が供給される電流により第
３の半導体接合素子をバイアスすることによって生成さ
れ、これにより、第３の半導体接合素子にかかる電圧お
よび抵抗分圧器による第３の半導体接合素子の分圧が降
下することを特徴とする電圧発生回路。 - 【請求項３３】 請求項３２記載の電圧発生回路におい
て、 電圧供給時の動作を保証するスタートアップ回路を有す
ることを特徴とする電圧発生回路。 - 【請求項３４】 半導体のバンドギャップ電圧よりも低
い電圧を供給する電圧発生方法において、 第１の電流を第１の半導体接合素子に供給するステップ
と、 前記第１の半導体接合素子を差動増幅器の反転入力に接
続するステップと、 第１の電流と実質的に等しい第２の電流を、直列に設け
られた、第１の半導体接合素子よりも大きな接合領域を
有する第２の半導体接合素子および第１の抵抗に供給す
るステップと、 直列に設けられた第２の半導体接合素子および第１の抵
抗とを差動増幅器の非反転入力に接続することによって
第１の半導体接合素子における電圧降下を第２の半導体
接合素子における電圧降下よりも大きなものとし、これ
により、第１の抵抗に差動電圧が表れ、第２の電流が差
動電圧に比例する第１の極性の温度係数を有するものと
するステップと、 少なくとも２つの抵抗素子から形成される等しい抵抗に
より、第１の極性と逆の第２の極性の温度係数のリファ
レンス電圧を生成するステップと、 第２の電流と等しい大きさの第３の電流を前記等しい抵
抗に流れるものとし、これにより、出力電圧をリファレ
ンス電圧と前記等しい抵抗にかかる電圧とを加算したも
のとすることを特徴とする電圧発生方法。 - 【請求項３５】 請求項３４記載の電圧発生方法におい
て、 第１ないし第３の電流のそれぞれは第１ないし第３の電
流源により供給され、前記の各電流源は、差動増幅器出
力に共通に接続される制御端子を有することを特徴とす
る電圧発生方法。 - 【請求項３６】 請求項３５記載の電圧発生方法におい
て、 差動増幅器が、差動入力トランジスタ対および能動負荷
を有することを特徴とする電圧発生方法。 - 【請求項３７】 請求項３６記載の電圧発生方法におい
て、 リファレンス電圧は第３の半導体接合素子をバイアスす
ることにより第３の半導体接合素子に表れ、また、抵抗
分圧器を第３の半導体接合素子に接続し、これにより、
抵抗分圧器出力にリファレンス電圧が表れることを特徴
とする電圧発生方法。 - 【請求項３８】 半導体のバンドギャップ電圧よりも低
い電圧を供給する電圧発生回路において、 第１の入力および第２の入力を備える増幅器と、 実質的に等しい大きさの電流を供給する第１ないし第３
の電流源と、 前記増幅器の第１の入力と接地との間に設けられた第１
の接合素子と、 前記増幅器の第２の入力と接地との間に直列に設けられ
た第２の接合素子および第１の抵抗と、 前記増幅器の第１の入力と接地との間に設けられ、前記
第３の電流源と接続される端子を有し、該端子における
電圧がリファレンス電圧となる抵抗分圧器と、を具備
し、 前記第１の電流源は前記増幅器の第１の入力に接続さ
れ、前記第２の電流源は前記増幅器の第２の入力に接続
されることを特徴とする電圧発生回路。 - 【請求項３９】 請求項３８記載の電圧発生回路におい
て、 抵抗分圧器は第１の接合素子と端子との間に設けられた
第２の抵抗と端子と接地との間に設けられた第３の抵抗
とを有し、これにより、リファレンス電圧が、第１の接
合素子にかかる電圧に比例する第１の電圧と第３の電流
源により供給される電流に比例する第２の電圧とを加算
したものとなることを特徴とする電圧発生回路。 - 【請求項４０】 請求項３９記載の電圧発生回路におい
て、 第１の接合素子の接合領域は第２の接合素子の接合領域
よりも小さく、これにより、第１の抵抗に差動電圧ΔＶ
ｆが表れ、該差動電圧の温度特性は、第１の接合素子に
表れる電圧の温度特性の極性と逆の極性であることを特
徴とする電圧発生回路。 - 【請求項４１】 請求項４０記載の電圧発生回路におい
て、 第３の電流源より供給される電流が差動電圧に比例し、
これにより、第１の電圧の温度特性の極性が第２の電圧
の温度特性の極性と逆となることを特徴とする電圧発生
回路。 - 【請求項４２】 請求項４１記載の電圧発生回路におい
て、 第２の抵抗の大きさがＲ２であり、第３の抵抗の大きさ
がＲ３であり、第１の電圧が（Ｒ３）（Ｒ２＋Ｒ３）に
比例し、第２の電圧が［（Ｒ２）（Ｒ３）］（Ｒ２＋Ｒ
３）に比例することを特徴とする電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/733,650 US6384586B1 (en) | 2000-12-08 | 2000-12-08 | Regulated low-voltage generation circuit |
| US09/733650 | 2000-12-08 |
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|---|---|
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|---|---|---|---|
| JP2001369975A Expired - Fee Related JP4179776B2 (ja) | 2000-12-08 | 2001-12-04 | 電圧発生回路および電圧発生方法 |
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|---|---|
| US (1) | US6384586B1 (ja) |
| JP (1) | JP4179776B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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