JP3086687B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JP3086687B2 JP3086687B2 JP01008009A JP800989A JP3086687B2 JP 3086687 B2 JP3086687 B2 JP 3086687B2 JP 01008009 A JP01008009 A JP 01008009A JP 800989 A JP800989 A JP 800989A JP 3086687 B2 JP3086687 B2 JP 3086687B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor pair
- transistor
- electrode
- current
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は差動増幅器に係わり、特に差動入力用のトラ
ンジスタのバイアス電流を負荷に流れる電流と負荷以外
に流れる電流の和とすることにより差動利得を向上させ
た差動増幅器に関する。
ンジスタのバイアス電流を負荷に流れる電流と負荷以外
に流れる電流の和とすることにより差動利得を向上させ
た差動増幅器に関する。
（従来の技術） 従来より、典型的な差動増幅器として第４図に示すも
のが知られている。この差動増幅器は、入力端子1,2に
ベースが接続された差動入力用のトランジスタQ1,Q2の
共通接続されたエミッタを定電流源３を介してＶEE端子
200に接続し、コレクタをそれぞれ負荷抵抗R1,R2を介し
てＶCC端子100に接続するとともに、出力端子4,5に接続
してなるものである。いま、負荷抵抗R1,R2の抵抗値をR
c＝R1＝R2、差動入力用トランジスタQ1,Q2の相互コンダ
クタンスをｇmとすると、この差動増幅器の利得G1は次
式で示される。
のが知られている。この差動増幅器は、入力端子1,2に
ベースが接続された差動入力用のトランジスタQ1,Q2の
共通接続されたエミッタを定電流源３を介してＶEE端子
200に接続し、コレクタをそれぞれ負荷抵抗R1,R2を介し
てＶCC端子100に接続するとともに、出力端子4,5に接続
してなるものである。いま、負荷抵抗R1,R2の抵抗値をR
c＝R1＝R2、差動入力用トランジスタQ1,Q2の相互コンダ
クタンスをｇmとすると、この差動増幅器の利得G1は次
式で示される。
G1＝ｇm×Rc …（１） この式から分るように、差動増幅器の差動利得を上げ
るには、相互コンダクタンスｇm又は負荷抵抗値Rcの値
を大きくする必要がある。しかし、この構成では、相互
コンダクタンスｇmを大きくすると、抵抗負荷Rcにおけ
る電圧降下が大きくなり、その分、電源電圧を大きくし
なければならない。
るには、相互コンダクタンスｇm又は負荷抵抗値Rcの値
を大きくする必要がある。しかし、この構成では、相互
コンダクタンスｇmを大きくすると、抵抗負荷Rcにおけ
る電圧降下が大きくなり、その分、電源電圧を大きくし
なければならない。
そこで高い差動利得を得るために負荷をPNPトランジ
スタにより構成される能動負荷に置換えたものが知られ
ているが、集積回路においては、通常NPNトランジスタ
に最適化を図っているので、PNPトランジスタの周波数
特性はNPNトランジスタに比べて悪く、差動増幅器の周
波数特性が劣化する。従って、通常、高速回路の応用に
は能動負荷を用いずに抵抗負荷を用いた構成が一般的で
ある。
スタにより構成される能動負荷に置換えたものが知られ
ているが、集積回路においては、通常NPNトランジスタ
に最適化を図っているので、PNPトランジスタの周波数
特性はNPNトランジスタに比べて悪く、差動増幅器の周
波数特性が劣化する。従って、通常、高速回路の応用に
は能動負荷を用いずに抵抗負荷を用いた構成が一般的で
ある。
一方、利得を高めた差動増幅器として第５図に示す回
路が提案されている。この回路は、第４図の差動増幅器
の負荷抵抗R1,R2と並列に電流源I2,I3を夫々接続したも
のである。この回路によれば、負荷抵抗R1,R2と並列に
電流源I2,I3を接続することにより、負荷に流す電流は
増やさずに差動ペアトランジスタQ1,Q2のバイアス電流
を増加させ、（１）式における相互コンダクタンスｇm
を大きくできるので、利得を高くできる。即ち、第５図
の差動増幅器は電源電圧を高くすることなく、トランジ
スタQ1,Q2のバイアス電流を増加させて入力信号による
差動ペアトランジスタQ1,Q2のコレクタ電流の変化分を
大きくし、その変化分が全て抵抗負荷R1,R2に流れるよ
うな回路工夫がなされている。しかし、電流源をPNPト
ランジスタで構成すると前述のように周波数特性が劣化
してしまう。
路が提案されている。この回路は、第４図の差動増幅器
の負荷抵抗R1,R2と並列に電流源I2,I3を夫々接続したも
のである。この回路によれば、負荷抵抗R1,R2と並列に
電流源I2,I3を接続することにより、負荷に流す電流は
増やさずに差動ペアトランジスタQ1,Q2のバイアス電流
を増加させ、（１）式における相互コンダクタンスｇm
を大きくできるので、利得を高くできる。即ち、第５図
の差動増幅器は電源電圧を高くすることなく、トランジ
スタQ1,Q2のバイアス電流を増加させて入力信号による
差動ペアトランジスタQ1,Q2のコレクタ電流の変化分を
大きくし、その変化分が全て抵抗負荷R1,R2に流れるよ
うな回路工夫がなされている。しかし、電流源をPNPト
ランジスタで構成すると前述のように周波数特性が劣化
してしまう。
第６図に、上記の方法で利得を高め、しかも高速動作
する差動増幅器の従来例を示す。なお、先に示した部分
と同一なものは同じ記号を付してある。第５図の抵抗負
荷R1は、トランジスタQ3,電圧源ＶBB，負荷抵抗R3で置
き換えられている。トランジスタQ3のベースは電圧源Ｖ
BBに、エミッタはトランジスタQ1のコレクタに、コレク
タは抵抗負荷R3を介してVcc端子100に夫々接続されてい
る。同様に、第５図の抵抗負荷R2も、トランジスタQ4,
電圧源ＶBB，抵抗負荷R4で置き換えられている。トラン
ジスタQ4のベースは電圧源ＶBBに、エミッタはトランジ
スタQ2のコレクタに、コレクタは抵抗負荷R4を介してVc
c端子100に夫々接続されている。
する差動増幅器の従来例を示す。なお、先に示した部分
と同一なものは同じ記号を付してある。第５図の抵抗負
荷R1は、トランジスタQ3,電圧源ＶBB，負荷抵抗R3で置
き換えられている。トランジスタQ3のベースは電圧源Ｖ
BBに、エミッタはトランジスタQ1のコレクタに、コレク
タは抵抗負荷R3を介してVcc端子100に夫々接続されてい
る。同様に、第５図の抵抗負荷R2も、トランジスタQ4,
電圧源ＶBB，抵抗負荷R4で置き換えられている。トラン
ジスタQ4のベースは電圧源ＶBBに、エミッタはトランジ
スタQ2のコレクタに、コレクタは抵抗負荷R4を介してVc
c端子100に夫々接続されている。
この回路はトランジスタQ3及びトランジスタQ4をトラ
ンジスタQ1及びQ2と夫々カスコード接続させ、トランジ
スタQ3,トランジスタQ4のエミッタの電位を動かさない
ようにすることで、電流源I2,I3の周波数特性の影響を
除いたものである。しかし、第６図の回路構成では、カ
スコードトランジスタQ3,Q4のベースに印加する電圧源
ＶBBが必要となり、その分チップ面積や消費電力が大き
くなってしまう。
ンジスタQ1及びQ2と夫々カスコード接続させ、トランジ
スタQ3,トランジスタQ4のエミッタの電位を動かさない
ようにすることで、電流源I2,I3の周波数特性の影響を
除いたものである。しかし、第６図の回路構成では、カ
スコードトランジスタQ3,Q4のベースに印加する電圧源
ＶBBが必要となり、その分チップ面積や消費電力が大き
くなってしまう。
（発明が解決しようとする課題） このように、従来、高速性を保ったまま差動増幅器の
利得を上げるため、電流源を負荷と並列に接続して差動
対トランジスタへバイアス電流を供給し、相互コンダク
タンスを大きくするとともに、差動対トランジスタのコ
レクタ側をカスコードトランジスタと電圧源とで定電圧
化した回路が用いられているが、この構成では、カスコ
ードトランジスタのベースに印加する電圧源が必要とな
り、チップ面積，消費電力が増大してしまうという欠点
がある。
利得を上げるため、電流源を負荷と並列に接続して差動
対トランジスタへバイアス電流を供給し、相互コンダク
タンスを大きくするとともに、差動対トランジスタのコ
レクタ側をカスコードトランジスタと電圧源とで定電圧
化した回路が用いられているが、この構成では、カスコ
ードトランジスタのベースに印加する電圧源が必要とな
り、チップ面積，消費電力が増大してしまうという欠点
がある。
この発明は上記欠点に鑑みなされたもので、カスコー
ドトランジスタ用の電圧源を用いないで、しかも、高速
性をほとんど失うこと無く、高利得な差動増幅器を提供
することを目的とする。
ドトランジスタ用の電圧源を用いないで、しかも、高速
性をほとんど失うこと無く、高利得な差動増幅器を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記の課題を解決するため、本発明に係る差動増幅器
は、差動入力信号が入力される第１、第２の入力端子に
それぞれの制御電極が接続され、それぞれの注入電極が
共通に接続された第１のトランジスタ対と、それぞれの
注入電極が第１のトランジスタ対の集電電極に直接また
はダイオードを介して接続され、それぞれの集電電極が
第１、第２の出力端子に接続された第２のトランジスタ
対と、第２のトランジスタ対の制御電極にそれぞれの一
端が接続され、それぞれの他端が前記第１のトランジス
タ対の集電電極に直接接続された第１の抵抗と、第２の
トランジスタ対の制御電極と基準電位点との間にそれぞ
れ接続された第２の抵抗と、第２のトランジスタ対の集
電電極と基準電位点との間にそれぞれ接続された負荷と
を具備することを特徴とする。
は、差動入力信号が入力される第１、第２の入力端子に
それぞれの制御電極が接続され、それぞれの注入電極が
共通に接続された第１のトランジスタ対と、それぞれの
注入電極が第１のトランジスタ対の集電電極に直接また
はダイオードを介して接続され、それぞれの集電電極が
第１、第２の出力端子に接続された第２のトランジスタ
対と、第２のトランジスタ対の制御電極にそれぞれの一
端が接続され、それぞれの他端が前記第１のトランジス
タ対の集電電極に直接接続された第１の抵抗と、第２の
トランジスタ対の制御電極と基準電位点との間にそれぞ
れ接続された第２の抵抗と、第２のトランジスタ対の集
電電極と基準電位点との間にそれぞれ接続された負荷と
を具備することを特徴とする。
（作用） 本発明によれば、例えば第２のトランジスタがNPN型
のバイポーラトランジスタの場合を例にとると、この第
２のトランジスタ対（カスコードトランジスタ）のベー
ス・エミッタ間は、ほぼ一定の電圧であるため、第１の
抵抗に流れる電流値はほぼ一定となる。この電流が差動
入力用の第１のトランジスタ対のバイアス電流として供
給されるので、第１のトランジスタ対の相互コンダクタ
ンスを大きくすることができる。
のバイポーラトランジスタの場合を例にとると、この第
２のトランジスタ対（カスコードトランジスタ）のベー
ス・エミッタ間は、ほぼ一定の電圧であるため、第１の
抵抗に流れる電流値はほぼ一定となる。この電流が差動
入力用の第１のトランジスタ対のバイアス電流として供
給されるので、第１のトランジスタ対の相互コンダクタ
ンスを大きくすることができる。
一方、第２のトランジスタ対のベース・エミッタ間に
接続された第１の抵抗に流れる電流は、同時に第２のト
ランジスタ対のベースと第１の電源端子との間に接続さ
れた第２の抵抗にも流れる。ここで、第２のトランジス
タ対のベース電流は、上記第1,第２の抵抗に流れる電流
に比べて無視できる程小さいので、結局、第１及び第２
の抵抗に流れる電流はほぼ等しくかつ一定値となる。従
って、第１及び第２の抵抗での電圧降下分は一定とな
り、第１のトランジスタ対のコレクタ若しくはドレイン
の電位も一定となる。
接続された第１の抵抗に流れる電流は、同時に第２のト
ランジスタ対のベースと第１の電源端子との間に接続さ
れた第２の抵抗にも流れる。ここで、第２のトランジス
タ対のベース電流は、上記第1,第２の抵抗に流れる電流
に比べて無視できる程小さいので、結局、第１及び第２
の抵抗に流れる電流はほぼ等しくかつ一定値となる。従
って、第１及び第２の抵抗での電圧降下分は一定とな
り、第１のトランジスタ対のコレクタ若しくはドレイン
の電位も一定となる。
このように、本発明によれば、負荷と並列に接続され
た電流源の電流と第1,第２の抵抗とにより得られる一定
の電圧降下分によって差動入力用のトランジスタ対のコ
レクタ若しくはドレインの定電圧化を図っているので、
電圧源を必要としない。このため、簡単な回路で高速，
高利得な差動増幅器を実現できる。
た電流源の電流と第1,第２の抵抗とにより得られる一定
の電圧降下分によって差動入力用のトランジスタ対のコ
レクタ若しくはドレインの定電圧化を図っているので、
電圧源を必要としない。このため、簡単な回路で高速，
高利得な差動増幅器を実現できる。
（実施例） 以下、この発明を図面を用いて詳細に説明する。な
お、以下に参照する図面において先に示した部分と同一
なものは同じ記号を付す。
お、以下に参照する図面において先に示した部分と同一
なものは同じ記号を付す。
第１図は本発明の一実施例に係る差動増幅器の構成を
示す回路図である。
示す回路図である。
NPN型のトランジスタQ1,トランジスタQ2は、差動入力
用トランジスタペアで、ベースは夫々入力端子1,2と接
続され、共通接続されたエミッタは電流源I1を介して電
源電圧ＶEE端子200に接続されている。また、トランジ
スタQ1,トランジスタQ2のコレクタは、NPN型のトランジ
スタQ3,トランジスタQ4のエミッタに夫々接続されてい
る。これらトランジスタQ3,トランジスタQ4のベース，
エミッタ間には、抗R5,R6が接続され、同ベースと電源
電圧Vcc端子100との間には、抵抗R7,抵抗R8が夫々接続
されている。これら、トランジスタQ3,抵抗R5,抵抗R7及
びトランジスタQ4,抵抗R6,抵抗R8は、後述するように電
流源を構成するものである。また、トランジスタQ3,ト
ランジスタQ4の各コレクタは出力端子4,5に接続される
と共に差動増幅器の負荷である抵抗R9,R10を夫々介して
電源電圧ＶCC端子100に接続されている。
用トランジスタペアで、ベースは夫々入力端子1,2と接
続され、共通接続されたエミッタは電流源I1を介して電
源電圧ＶEE端子200に接続されている。また、トランジ
スタQ1,トランジスタQ2のコレクタは、NPN型のトランジ
スタQ3,トランジスタQ4のエミッタに夫々接続されてい
る。これらトランジスタQ3,トランジスタQ4のベース，
エミッタ間には、抗R5,R6が接続され、同ベースと電源
電圧Vcc端子100との間には、抵抗R7,抵抗R8が夫々接続
されている。これら、トランジスタQ3,抵抗R5,抵抗R7及
びトランジスタQ4,抵抗R6,抵抗R8は、後述するように電
流源を構成するものである。また、トランジスタQ3,ト
ランジスタQ4の各コレクタは出力端子4,5に接続される
と共に差動増幅器の負荷である抵抗R9,R10を夫々介して
電源電圧ＶCC端子100に接続されている。
次に、上述した構成の差動増幅器の動作を説明する。
但し、各トランジスタのベース電流はコレクタ電流に比
べて小さく無視できるものとし、抵抗負荷R9,R10の値は
等しいとする。
但し、各トランジスタのベース電流はコレクタ電流に比
べて小さく無視できるものとし、抵抗負荷R9,R10の値は
等しいとする。
a.DC特性 差動入力電圧が０（Ｖ）のとき、トランジスタQ1のコ
レクタには（I1の電流値）/2の電流が流れる。その電流
がトランジスタQ3と抵抗R5とに分流する。トランジスタ
のベース，エミッタ間のオン電圧ＶBEは動作電流にほと
んど依存せず、ほぼ一定なので、抵抗R5に流れる電流は
ＶBE／（R5の抵抗値）で与えられ、見掛け上、トランジ
スタQ3のエミッタと並列に電流源が付加されたものにな
る。
レクタには（I1の電流値）/2の電流が流れる。その電流
がトランジスタQ3と抵抗R5とに分流する。トランジスタ
のベース，エミッタ間のオン電圧ＶBEは動作電流にほと
んど依存せず、ほぼ一定なので、抵抗R5に流れる電流は
ＶBE／（R5の抵抗値）で与えられ、見掛け上、トランジ
スタQ3のエミッタと並列に電流源が付加されたものにな
る。
この電流が抵抗R7に流れるので、トランジスタQ3のベ
ース電位が決定される。トランジスタQ3のコレクタ電流
は（I1の電流値）/2−（ＶBE／（R5の抵抗値））なの
で、トランジスタQ3のベース電位V6,コレクタ電位V4
（端子４）は次式で表わされる。
ース電位が決定される。トランジスタQ3のコレクタ電流
は（I1の電流値）/2−（ＶBE／（R5の抵抗値））なの
で、トランジスタQ3のベース電位V6,コレクタ電位V4
（端子４）は次式で表わされる。
V6＝Vcc−R7×（ＶBE/R5） …（２） V4＝Vcc−R9×（I1/2−（ＶBE/R5）） …（３） 但し、R5,R7,R9の抵抗値は夫々R5,R7,R9で表わすもの
とする。また、トランジスタQ4のベース電位V7,コレク
タ電位V5（端子５）についても同様に（４），（５）式
で表わされる。
とする。また、トランジスタQ4のベース電位V7,コレク
タ電位V5（端子５）についても同様に（４），（５）式
で表わされる。
V7＝Vcc−R8×（ＶBE/R6） …（４） V5＝Vcc−R10×（I1/2−（ＶBE/R6）） …（５） 但し、R6,R8,R10の抵抗値は、夫々R6,R8,R10で表わす
ものとする。
ものとする。
b.AC特性 差動入力電圧が０（Ｖ）からｖ（Ｖ）になると、トラ
ンジスタQ1のコレクタ電流IC1の変化分ic1は（６）式よ
うに示すことができる。
ンジスタQ1のコレクタ電流IC1の変化分ic1は（６）式よ
うに示すことができる。
ic1（ｇm/2）×ｖ …（６） この電流がトランジスタQ3とインピーダンスZ5（抵抗
R5）とに分れ、それぞれに流れる電流の変化分をic3とi
z5とすると（７）式が成立つ。
R5）とに分れ、それぞれに流れる電流の変化分をic3とi
z5とすると（７）式が成立つ。
ic1ic3＋iz5 …（７） 一般にトランジスタの電流特性は、（８）式で表わさ
れるので、差動入力電圧がｖ（Ｖ）のときのトランジス
タQ3の電流特性は（９）式の如く示すことができる。
れるので、差動入力電圧がｖ（Ｖ）のときのトランジス
タQ3の電流特性は（９）式の如く示すことができる。
IcIs×exp（ＶBE/Vt） …（８） Ic3＋ic3 Is3Xexp（（ＶBE３＋ｖbe３）/Vt） …（９） 但し、Isはトランジスタの飽和電流,vbe３はic3によ
るトランジスタQ3のベース，エミッタ間電圧の変化分,V
tは熱電圧を表わす。
るトランジスタQ3のベース，エミッタ間電圧の変化分,V
tは熱電圧を表わす。
従って、ic3とiz5とは（10），（11）式のように示す
ことができる。
ことができる。
ic3Ic3×ｖbe3/Vt …（10） iz5ｖbe3/R5 …（11） （10）式と（11）式との比は次のようになる。
ic3/iz5R5×Ic3/Vt …（12） ここで、例としてIc3＝２（mA）,VBE＝1.5（Ｖ）（ヘ
テロ接合バイポーラトランジスタの場合）とすると、ic
3/iz5≦40となり、信号のほとんどがトランジスタQ3に
流れることになる。従って、（７）式から（13）式のよ
うに近似することができる。
テロ接合バイポーラトランジスタの場合）とすると、ic
3/iz5≦40となり、信号のほとんどがトランジスタQ3に
流れることになる。従って、（７）式から（13）式のよ
うに近似することができる。
ic1ic3 …（13） ｜差動利得G|＝ｇm×Rlaod …（14） 但し、Rload＝R9＝R10とした。
従って、上述した回路構成をとると、カスコードトラ
ンジスタ用の電圧源を用いないで差動増幅器の利得を大
きくすることができる。
ンジスタ用の電圧源を用いないで差動増幅器の利得を大
きくすることができる。
第２図は電流源を構成する回路の一部であるトランジ
スタQ3,トランジスタQ4のエミッタと差動入力用のトラ
ンジスタQ1,Q2との間に夫々複数のダイオードD11〜D1N,
D21〜D2Mを直列に接続したことを特徴とした差動増幅器
の回路図である。これにより、トランジスタQ1,Q2のコ
レクタとトランジスタQ3,Q4のベースとの間の電位差を
拡大できるので、電流源の電流値を決める抵抗R5,R6の
値を大きくすることができ、電流源の高精度化が実現で
きる。しかもこの場合、オフセット電圧を減らすことが
できる。
スタQ3,トランジスタQ4のエミッタと差動入力用のトラ
ンジスタQ1,Q2との間に夫々複数のダイオードD11〜D1N,
D21〜D2Mを直列に接続したことを特徴とした差動増幅器
の回路図である。これにより、トランジスタQ1,Q2のコ
レクタとトランジスタQ3,Q4のベースとの間の電位差を
拡大できるので、電流源の電流値を決める抵抗R5,R6の
値を大きくすることができ、電流源の高精度化が実現で
きる。しかもこの場合、オフセット電圧を減らすことが
できる。
第３図は抵抗R9,R10を能動負荷である電流源I4,I5に
置換えたものである。この構成では、周波数特性は、劣
化するものの、その分利得を極めて高くすることができ
る。
置換えたものである。この構成では、周波数特性は、劣
化するものの、その分利得を極めて高くすることができ
る。
以上の各実施例では、バイポーラトランジスタを用い
た回路において説明したが、特に差動対トランジスタに
FET（電界効果トランジスタ）系の能動素子を用いた場
合にも適用できることは明らかである。また、上記の各
実施例では、第２の抵抗が接続される第１の電源端子と
負荷が接続される第２の電源端子とを同一の電源ＶCC端
子としたが、これを別の電源端子としても良いことはい
うまでもない。
た回路において説明したが、特に差動対トランジスタに
FET（電界効果トランジスタ）系の能動素子を用いた場
合にも適用できることは明らかである。また、上記の各
実施例では、第２の抵抗が接続される第１の電源端子と
負荷が接続される第２の電源端子とを同一の電源ＶCC端
子としたが、これを別の電源端子としても良いことはい
うまでもない。
［発明の効果］ 本発明によれば、カスコードトランジスタ用電圧源を
必要とせず、しかもカスコードトランジスタのベース，
エミッタ間に抵抗を付加するだけで、高速，高利得な差
動増幅器を実現できるので、チップ面積，消費電力を小
さくすることができる。
必要とせず、しかもカスコードトランジスタのベース，
エミッタ間に抵抗を付加するだけで、高速，高利得な差
動増幅器を実現できるので、チップ面積，消費電力を小
さくすることができる。
第１図は本発明の一実施例に係る差動増幅器の構成を示
す回路図、第２図は本発明の他の実施例に係る差動増幅
器の回路図、第３図は本発明の更に他の実施例に係る差
動増幅器の回路図、第４図〜第６図は従来の差動増幅器
の構成をそれぞれ示す回路図である。 1,2……入力端子、4,5……出力単位、I1〜I5……電流
源、100……ＶCC端子、200……ＶEE端子。
す回路図、第２図は本発明の他の実施例に係る差動増幅
器の回路図、第３図は本発明の更に他の実施例に係る差
動増幅器の回路図、第４図〜第６図は従来の差動増幅器
の構成をそれぞれ示す回路図である。 1,2……入力端子、4,5……出力単位、I1〜I5……電流
源、100……ＶCC端子、200……ＶEE端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−178614（ＪＰ，Ａ) 特開 昭49−129464（ＪＰ，Ａ) 特開 昭63−30012（ＪＰ，Ａ) 特開 昭56−102107（ＪＰ，Ａ) 特開 昭59−50606（ＪＰ，Ａ) 特公 昭35−6315（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03F 1/22
Claims (2)
- 【請求項１】差動入力信号が入力される第１、第２の入
力端子にそれぞれの制御電極が接続され、それぞれの注
入電極が共通に接続された第１のトランジスタ対と、 それぞれの注入電極が前記第１のトランジスタ対の集電
電極に直接接続され、それぞれの集電電極が第１、第２
の出力端子に接続された第２のトランジスタ対と、 前記第２のトランジスタ対の制御電極にそれぞれの一端
が接続され、それぞれの他端が前記第１のトランジスタ
対の集電電極に直接接続された第１の抵抗と、 前記第２のトランジスタ対の制御電極と基準電位点との
間にそれぞれ接続された第２の抵抗と、 前記第２のトランジスタ対の集電電極と前記基準電位点
との間にそれぞれ接続された負荷とを具備することを特
徴とする差動増幅器。 - 【請求項２】差動入力信号が入力される第１、第２の入
力端子にそれぞれの制御電極が接続され、それぞれの注
入電極が共通に接続された第１のトランジスタ対と、 それぞれの注入電極が前記第１のトランジスタ対の集電
電極に接続され、それぞれの集電電極が第１、第２の出
力端子に接続された第２のトランジスタ対と、 前記第１のトランジスタ対の集電電極と前記第２のトラ
ンジスタ対の注入電極との間にそれぞれ挿入されたダイ
オードと、 前記第２のトランジスタ対の制御電極にそれぞれの一端
が接続され、それぞれの他端が前記第１のトランジスタ
対の集電電極に直接接続された第１の抵抗と、 前記第２のトランジスタ対の制御電極と基準電位点との
間にそれぞれ接続された第２の抵抗と、 前記第２のトランジスタ対の集電電極と前記基準電位点
との間にそれぞれ接続された負荷とを具備することを特
徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01008009A JP3086687B2 (ja) | 1989-01-17 | 1989-01-17 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01008009A JP3086687B2 (ja) | 1989-01-17 | 1989-01-17 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188010A JPH02188010A (ja) | 1990-07-24 |
| JP3086687B2 true JP3086687B2 (ja) | 2000-09-11 |
Family
ID=11681356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01008009A Expired - Fee Related JP3086687B2 (ja) | 1989-01-17 | 1989-01-17 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086687B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4721928B2 (ja) * | 2006-02-22 | 2011-07-13 | パナソニック株式会社 | 可変トランスコンダクタ |
-
1989
- 1989-01-17 JP JP01008009A patent/JP3086687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02188010A (ja) | 1990-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4059808A (en) | Differential amplifier | |
| JPH0626290B2 (ja) | 差動増幅器 | |
| KR900008159B1 (ko) | 차동증폭기 | |
| JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
| JP2869664B2 (ja) | 電流増幅器 | |
| US5162751A (en) | Amplifier arrangement | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JP3086687B2 (ja) | 差動増幅器 | |
| US4757275A (en) | Wideband closed loop amplifier | |
| US4237426A (en) | Transistor amplifier | |
| JPH03108756A (ja) | 複合ｐｎｐトランジスタ | |
| US4060770A (en) | Differential amplifier | |
| USRE30572E (en) | Low distortion signal amplifier arrangement | |
| JPH0760981B2 (ja) | 電圧−電流変換回路 | |
| JP2596151B2 (ja) | 電圧比較器 | |
| JPH0645844A (ja) | 差動増幅器 | |
| JP3791319B2 (ja) | 差動増幅器 | |
| JP3349334B2 (ja) | 差動増幅器 | |
| JPS5914813Y2 (ja) | 定電流回路 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP3294355B2 (ja) | 電流源回路 | |
| KR810001084B1 (ko) | 2단자 임피던스회로 | |
| JPH0198307A (ja) | トランジスタ増幅器 | |
| JP2703953B2 (ja) | 電流増幅回路 | |
| JPS6221310A (ja) | 電流定倍回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |