JP4037752B2 - 追尾回路 - Google Patents
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Description
【０００１】
本発明は、絶縁ウェル内に埋め込まれた集積構成部品を基板から絶縁するために設けられた絶縁ウェルの電位を追尾する追尾回路に関する。
【０００２】
図１は、ｎ型ドープ絶縁ウェル内に埋め込まれた集積縦型ＰＮＰトランジスタを介した断面図を示す。図１に示された従来技術による集積縦型ＰＮＰトランジスタは、ＢＩＣＭＯＳ法で製造され得る。縦方向に集積されたバイポーラ・トランジスタの場合には、電流が基板本体に対して直角方向に流れる。電流は、ｐ＋型ドープ・エミッタ領域からｎ型ドープ・ベース領域を介してｐ型ドープ・コレクタ領域に流れる。ｐ＋型ドープ・エミッタ領域はエミッタ端子Ｅに接続され、ｎ型ドープ・ベース領域はベース端子Ｂに接続され、ｐ型ドープ・コレクタ領域はコレクタ端子Ｃに接続されている。ｎ型ドープ絶縁ウェルは、ｎ型ドープ絶縁ウェルの電位を制御するために端子Ｉに接続されている。ｐ型ドープ半導体基板は、基板端子Ｓに接続されている。集積されたトランジスタは、周囲の半導体基板から集積されたトランジスタを絶縁するｎ型ドープ絶縁ウェルによって囲まれている。ｐ型ドープ・コレクタ領域とｎ型ドープ絶縁ウェルの間には、寄生ダイオードＤａを形成するＰＮ接合がある。ｐ型ドープ半導体基板とｎ型ドープ絶縁ウェルの間には、寄生ダイオードＤｂとして表されている別のＰＮ接合がある。２つのダイオードＤａおよびＤｂはそれぞれ、ドーピング、幾何形状、温度等の多種のパラメータによって規定される降伏電圧を有する。ＢＩＣＭＯＳ技術を使用して作製された縦型バイポーラ・トランジスタの場合には、ダイオードＤａの降伏電圧は約１８ボルトであり、一方、ダイオードＤｂの降伏電圧は約３０ボルトである。ｎ型ドープ絶縁ウェルがそこに埋め込まれた集積トランジスタをｐ型ドープ半導体基板から絶縁するために、ｎ型ドープ絶縁ウェルは、常にｐ型ドープ・コレクタ領域およびｐ型ドープ半導体基板より高い電位を有していなければならない。この条件を満たすために、従来型回路の場合には、絶縁ウェルは絶縁ウェル端子Ｉを介して正の供給電圧＋ＶＤＤに終端され、半導体基板は基板端子Ｓを介して負の供給電圧ＶＳＳに終端される。これにより２つのＰＮ接合ＤａおよびＤｂは常に逆方向で確実に動作し、それによって集積トランジスタを半導体基板から確実に絶縁する。コレクタ領域内で、ＰＮ接合Ｄａ部でのｎ型ドープ絶縁ウェルの電気的破壊がないようにするために、供給電圧＋ＶＤＤは、逆方向で動作するダイオードＤａの降伏電圧より常に低くなければならない。すなわち、最大供給電圧は約１８ボルトである。
【０００３】
従来型回路の場合には、ｎ型ドープ絶縁ウェルに印加される供給電圧ＶＤＤが以下の条件を満たさなければならない。
【０００４】
【数１】
上式で、ＵＤＡは、トランジスタのコレクタ領域と絶縁ウェルの間のＰＮ接合の降伏電圧であり、ＵＤＢは、半導体基板と絶縁ウェルの間のＰＮ接合の降伏電圧である。
【０００５】
さらに、ｐ型ドープ・コレクタ領域とｐ＋型ドープ・エミッタ領域の間のコレクタ・エミッタ降伏電圧ＵＣＥＤを超えることはできず、コレクタ・エミッタ降伏電圧は、典型的には約３０ボルトである。
【０００６】
ＰＮ接合Ｄａの降伏電圧は一般にＰＮ接合Ｄｂの降伏電圧より低いので、縦型バイポーラ・トランジスタによって構成された集積回路のための最大供給電圧は、約１８ボルトとなる降伏電圧ＵＤＡによって制限される。供給電圧ＶＤＤが制限されるために、このタイプの集積トランジスタによって構成された回路の出力電圧レベルも同様に、ＰＮ接合の降伏電圧に限定される。しかし、多数の応用例でより高い電圧レベル幅が必要である。例を挙げると、フル・レートＡＤＳＬ駆動回路は、２４ボルトの電圧幅を必要とする。
【０００７】
したがって、本発明の目的は、より高い電圧レベル幅を達成するために、単純な標準的技術で作製された集積構成部品をより高い供給電圧で動作させ得るデバイスを提供することである。
【０００８】
この目的は、本発明の特許請求項１に指定する特徴を有する追尾回路により達成される。
本発明は、絶縁ウェル内に埋め込まれた集積構成部品、特にトランジスタを基板から絶縁するために、絶縁ウェルの電位を追尾する追尾回路を提供する。
【０００９】
絶縁ウェルの電位は、印加された信号電圧と追尾された電位との間の電圧差が集積構成部品と絶縁ウェルとの間の所定の降伏電圧より低くなるような形で、集積構成部品によって出力される信号電圧に応じて追尾される。
【００１０】
絶縁ウェルは、基板内に埋め込まれていることが好ましい。
集積トランジスタは、バイポーラ・トランジスタであることが好ましい。
集積バイポーラ・トランジスタは、縦型バイポーラ・トランジスタであることが好ましい。
縦型バイポーラ・トランジスタは、エミッタ端子としての第１のドーピング領域、ベース端子としての第２のドーピング領域と、および、コレクタ端子としての第３のドーピング領域とを有することが好ましい。
【００１１】
第２のドーピング領域は、第１ドーピング領域と第３ドーピング領域の間にあり、第１および第２のドーピング領域は反対にドーピングされる。
絶縁ウェルは、第３のドーピング領域を封入することが好ましい。
基板と絶縁ウェルとの間の降伏電圧は、第３のドーピング領域と絶縁ウェルとの間の降伏電圧より高いことが好ましい。
【００１２】
追尾回路は、集積トランジスタに印加される信号電圧を受け取る入力と、集積トランジスタの絶縁ウェルに接続される出力とを有することが好ましい。
特に好ましい実施形態では、追尾回路は、集積トランジスタに対して相補的に構成された追尾トランジスタを有する。
【００１３】
追尾トランジスタは、バイポーラ・トランジスタであることが好ましい。
本発明による追尾回路の特に好ましい実施形態では、追尾トランジスタが、追尾回路の出力に接続されるコレクタ端子、追尾回路の入力に接続されるエミッタ端子、及び、所定の基準接地電位に接続されるベース端子とを有する。
【００１４】
第１の抵抗器が、追尾トランジスタのエミッタ端子と追尾回路の入力との間に設けられていることが好ましい。
さらに、第２の抵抗器が、追尾トランジスタのコレクタ端子と追尾回路の供給電圧端子の間に設けられることが好ましい。
【００１５】
本発明による追尾回路の特に好ましい実施形態では、追尾トランジスタの降伏電圧を増大させるためのダイオードが、第１の抵抗器と追尾トランジスタのエミッタ端子との間に設けられている。
【００１６】
集積トランジスタは、ＢＩＣＭＯＳ製造法で製造されることが好ましい。
集積バイポーラ・トランジスタは、ＰＮＰバイポーラ・トランジスタであることが好ましい。
代替実施形態では、集積トランジスタがＮＰＮバイポーラ・トランジスタである。
【００１７】
代替実施形態では、集積トランジスタが、絶縁ウェルによって囲まれたＭＯＳＦＥＴである。
絶縁ウェルは、様々なドーピング強度を有する複数の層によって構成されることが好ましい。
【００１８】
集積トランジスタは、ＡＤＳＬ駆動回路の駆動トランジスタであることが好ましい。
集積トランジスタと絶縁ウェルの間の降伏電圧は、約１８ボルトであることが好ましい。
【００１９】
絶縁ウェルと基板の間の降伏電圧は、約３０ボルトであることが好ましい。
集積トランジスタに印加し得る供給電圧は、約２４ボルトであることが好ましい。
以下、本発明による追尾回路の好ましい実施形態について、本発明に不可欠な特徴を説明するために添付の図を参照して述べる。
【００２０】
図２は、本発明による追尾回路２によって駆動されるトランジスタ１を有する回路図を示す。図２に示された例の場合には、トランジスタ１はＰＮＰバイポーラ・トランジスタ、特に縦型構造ＰＮＰバイポーラ・トランジスタである。トランジスタ１は、エミッタ端子３、ベース端子４、コレクタ端子５を有する。さらに、トランジスタ１は、トランジスタ１を基板から絶縁する絶縁ウェルの接続用に端子６を有する。コレクタ領域と絶縁ウェル端子６の間で、ｐ型ドープ・コレクタ領域とｎ型ドープ絶縁ウェル領域の間のＰＮ接合がダイオードＤａとして破線によって示されている。トランジスタ１のエミッタ端子３は、正の供給電圧ＶＤＤに接続されている。ベース端子部４で、ＰＮＰトランジスタは電圧信号ＵＢ（ｔ）を受け取り、電圧信号ＵＢ（ｔ）はコレクタ端子５部で信号ＶＣ（ｔ）として出力され、ライン７を介して本発明による追尾回路２の信号入力８に印加される。追尾回路２は、同様に供給電圧端子９を介して正の供給電圧ＶＤＤに接続されていることが好ましい。さらに、追尾回路２は、追尾回路を基準接地電位（たとえば接地ＧＮＤ）に接続するために端子１０を有する。追尾回路２は、信号出力１１およびライン１２を介して、バイポーラ・トランジスタ１の絶縁ウェル端子６に追尾制御信号を出力する。この場合、絶縁ウェルの電位は、出力信号電圧ＶＣ（ｔ）と追尾された電位の間の電圧差が集積トランジスタのコレクタ領域と絶縁ウェルの間の所定の降伏電圧ＵＤＡより低くなるような形で、集積トランジスタ１によって出力される信号電圧ＶＣ（ｔ）に応じて追尾される。これにより、ＰＮＰバイポーラ・トランジスタの場合には、ｎ型ドープ絶縁ウェルが常にコレクタ領域より高い電位を確実に有し、２つの領域間の電位差が、たとえば１８ボルトの降伏電圧ＵＤＡを決して超えないようになる。したがって、ＰＮＰバイポーラ・トランジスタ部での最大供給電圧ＶＤＤを増大させることが可能で、それによりバイポーラ・トランジスタ１は、より高い電圧レベル振幅を有する出力信号を出力し得る。
【００２１】
図３は、ＰＮＰバイポーラ・トランジスタ１のｎ型ドープ絶縁ウェルの許容可能な動作電圧範囲を例示するためのタイミングダイアグラムを示す。本発明による追尾回路２は、絶縁ウェルの電位が、常に下限ＶＣ（ｔ）と上限ＶＣ（ｔ）＋ＵＤＡの間の範囲内にある。
【００２２】
【数２】
さらに、次式が有効でなければならない。
【００２３】
【数３】
この場合、ＵＤＡは、集積トランジスタ１のｐ型ドープ・コレクタ領域とｎ型ドープ絶縁ウェルの間の降伏電圧であり、ＵＤＢは、ｐ型ドープ半導体基板とｎ型ドープ絶縁ウェルの降伏電圧である。
【００２４】
ＢＩＣＭＯＳ製造法で作製された集積縦型バイポーラ・トランジスタの場合には、降伏電圧ＵＤＢが約３０ボルトで、降伏電圧ＵＤＡは約１８ボルトであるのが一般的である。
【００２５】
図４は、本発明による追尾回路２が使用されている駆動回路を示す。駆動回路１３は、
電圧／電流変換段階１４、入力段階１５、およびＡＢ級動作のための出力段階１６を有する。駆動回路１３は電流帰還増幅段階である。駆動回路１３は、ＡＤＳＬ駆動回路として使用し得て、図４からわかるように、供給電圧のＶＤＤ＝＋１２ボルトおよびＶＳＳ＝−１２ボルトを供給される。駆動回路１３は、非反転入力１７と反転入力１８とを有する。電圧は、電圧端子１９、２０を介して供給される。さらに、駆動回路１３は低インピーダンス信号出力２１を有し、これと共に大負荷（すなわち抵抗が小さい）を電流駆動し得る。入力段階１５は、電圧電流変換器１４から電流信号を受け取り、電流監視を実行する。この目的のために、入力段階１５は２つの電流ミラー回路２２、２３を有し、これらは互いに相補的に構成され、１：１の比率で電流ミラーを実行する。電流ミラー回路２２はトランジスタＴ１、Ｔ２、Ｔ３を含み、それに対して相補的に構成されている電流ミラー回路２３は、トランジスタ￣Ｔ１、￣Ｔ２、￣Ｔ３を含む。出力段階１６は、互いに相補的に構成された２つの駆動トランジスタＴ５、￣Ｔ５を含む。駆動トランジスタＴ５、￣Ｔ５のコレクタ端子部では、トランジスタＴ６、Ｔ７と￣Ｔ６、￣Ｔ７がそれぞれ、各場合においてエミッタ・フォロワとしてカスケード式に接続される。エミッタ・フォロワは、インピーダンス変換のために働く。ダイオードＤ１、￣Ｄ１、およびＤ２、￣Ｄ２はそれぞれ、各場合において分路電流設定のために働く。トランジスタＴ３、Ｔ４、Ｔ５の場合には、そのコレクタ端子部に可変信号電圧が存在するために、信号に依存した形でｎ型ドープ絶縁ウェルを担持することが必要である。残りのＰＮＰトランジスタのｎ型ドープ絶縁ウェルは、これらのトランジスタのコレクタ端子もまた固定電位またはわずかに変化するだけの電位に接続されるために、固定電位としてセットされる。この場合には、ｎ型ドープ絶縁ウェルの電位が常にコレクタ端子の電位より確実に高くなる。したがって、トランジスタＴ１の、およびトランジスタＴ２のｎ型ドープ・ウェルは、正の供給電圧ＶＤＤに接続される。エミッタ・フォロワとして接続されたトランジスタ￣Ｔ６および￣Ｔ７のｎ型ドープ絶縁ウェルは、接地電位に接続される。トランジスタＴ３のｎ型ドープ絶縁ウェルは、ダイオードＤ１のアノードに接続される。というのは、これが回路によって支配される形で常に、Ｔ３のコレクタ端子の電位より高い２つのダイオード閾値電圧であるためである。トランジスタＴ４のｎ型ドープ絶縁ウェルは、ダイオードＤ１のカソードに接続される。
【００２６】
駆動トランジスタＴ５の場合には、本発明による追尾回路２が、ｎ型ドープ絶縁ウェルの電位を追尾するために使用される。この目的のために、駆動トランジスタＴ５の絶縁ウェル端子Ｉは、駆動ライン１２を介して、本発明による追尾回路２の出力１１に接続される。追尾回路２の入力８は、駆動回路１３の信号出力２１に接続され、２つのベース・エミッタ電圧ＵＢＥによってオフセットされる、駆動トランジスタＴ５のコレクタ出力信号ＶＣ（ｔ）を受け取る。
【００２７】
追尾回路２は、駆動トランジスタＴ５の絶縁ウェルの電位を、駆動トランジスタＴ５によって出力されたコレクタ出力信号ＶＣ（ｔ）に合わせて追尾する。この場合には、絶縁ウェルの電位は、トランジスタＴ５によって出力された信号電圧ＶＣ（ｔ）と絶縁ウェル端子Ｉ部で現れる追尾された電位との間の電圧差が、集積トランジスタＴ５と絶縁ウェルの間の所定の降伏電圧より低くなるような形で追尾される。
【００２８】
追尾回路２は、駆動トランジスタ５に対して相補的に構成されている追尾トランジスタ２４を含む。図４に示された例では、追尾トランジスタ２４がＮＰＮバイポーラ・トランジスタである。追尾トランジスタ２４は、ＢＩＣＭＯＳ作製プロセスで作製された縦型構造バイポーラ・トランジスタであることが好ましい。追尾トランジスタは、ベース端子２５、エミッタ端子２６、コレクタ端子２７を有する。追尾回路２の信号入力８は、第１の抵抗器２８およびダイオード２９を介して追尾トランジスタ２４のエミッタ端子２６に接続される。追尾トランジスタ２４のベース端子２５は、基準接地電位を印加するために、ライン３０を介して端子１０に直接接続される。基準接地電位は、第２の平衡供給電圧、すなわち＋ＶＤＤ１２ボルトと−ＶＳＳ−１２ボルトの間の中央にある接地電位ＧＮＤであることが好ましい。追尾トランジスタ２４のコレクタ端子２７は、ライン３１を介して第２の抵抗器３２に接続され、第２の抵抗器３２は、１つの端子によって正の供給電圧＋ＶＤＤに接続される。ライン３１は分岐ノード３３を有し、分岐ノード３３は、ライン３４を介して追尾回路２の出力１１に接続される。
【００２９】
図５は、図４に示されている本発明による追尾回路２の動作方法を説明するためのタイミングダイアグラムを示す。各場合において１２ボルトの正の供給電圧＋ＶＤＤおよび負の供給電圧−ＶＳＳ、また零ボルトの中央基準接地電位が示されている。追尾回路のスイッチング閾値は、基準接地電位ＧＮＤより下にあり、基準接地電位ＧＮＤより低い２つのベース・エミッタ電圧、すなわち追尾トランジスタ２４とトランジスタとして構成されているダイオード２９のベース・エミッタ電圧である。駆動トランジスタＴ５のコレクタ部での出力信号ＶＣ（ｔ）は、正の供給電圧ＶＤＤによって制限された、また上部の信号波頭に上限のある正弦波信号である。追尾回路２の入力８部での信号も同様に、駆動トランジスタＴ５のコレクタ出力信号より低い２つのベース・エミッタ電圧である。２つのベース・エミッタ電圧は、２つのトランジスタＴ６、Ｔ７のベース・エミッタ電圧ＵＢＥである。ｔ１、ｔ２の瞬間に、追尾回路２の入力８部で現れる電圧信号が追尾回路２のスイッチング閾値を横切る。ｔ１の瞬間まで、またｔ２の瞬間から、駆動トランジスタＴ５の絶縁ウェル端子部の電位が、第２の抵抗器３２を介して正の供給電圧ＶＤＤに接続され、一定となる。ｔ１、ｔ２の瞬間の間で、駆動トランジスタＴ５の絶縁ウェル端子Ｉ部での電位が電圧ΔＵ’だけ下がる。この場合には、次式が適用されなければならない。
【００３０】
【数４】
上式で、ΔＵは、スイッチング閾値Ｓと追尾回路２の入力端子８部での信号電圧との間の差分電圧であり、ＵＢＥＴ６はＴ６のベース・エミッタ電圧であり、ＵＢＥＴ７はＴ７のベース・エミッタ電圧であり、ＵＢＥは、追尾トランジスタ２４の、またはダイオード２９のベース・エミッタ電圧である。
【００３１】
図５は、トランジスタＴ５のｎ型ドープ絶縁ウェル領域が超えてはならない上限を破線でさらに示す。上限の最小値は、次式によって得られる。
【００３２】
【数５】
図５からわかるように、駆動トランジスタＴ５の絶縁ウェル端子Ｉ部での電位は、常に許容可能な上限より下にある。
【００３３】
さらに、次式は、２つの抵抗器２８、３２の大きさを決めるために適用される。
【００３４】
【数６】
したがって、典型的な値について次式となる。
【００３５】
【数７】
抵抗比Ｒ３２：Ｒ２８＝１の上限により、追尾トランジスタ２４のコレクタは、ベース端子２５部で追尾トランジスタ２４のベース電圧より下がらなくなる。というのは、そうでない場合に追尾トランジスタ２４の飽和が発生することになるためである。
【００３６】
駆動トランジスタＴ５の信号依存性のコレクタ電位が基準接地電位より下がらない限り、ｎ型ドープ絶縁ウェルの電位は、抵抗器３２を介して正の供給電位で保持される。コレクタ電位が基準接地電位または接地電位より下がった場合には、追尾トランジスタ２４が開く。抵抗比Ｒ１：Ｒ２＝１とすると、駆動トランジスタＴ５のコレクタ端子部での負の信号半サイクルが、正の供給電圧ＶＤＤ＋２ＵＢＥの大きさを有する電位で表して正の方向にシフトする。したがって、駆動トランジスタＴ５のｎ型ドープ絶縁ウェル部での電位が常に確実に１２ボルト未満になり、約１８ボルトである降伏電圧に決して達しないようになる。
【００３７】
図４からわかるように、本発明による追尾回路２は、本発明による追尾回路２が無い場合にはより低い供給電圧で動作しなければならないはずの従来型駆動トランジスタを使用して、２４ボルトの高い供給電圧（ＶＤＤ、ＶＳＳ）で動作する駆動回路１３を構成することを可能にする。図４に示す駆動回路１３は、高い供給電圧（ＶＤＤ、ＶＳＳ）に対応して高い供給電圧信号振幅を可能にし、同時にトランジスタを、従来の標準的な作製プロセス、たとえばＢＩＣＭＯＳ作製プロセスによって作製し得る。したがって、具体的には、２０ボルトの供給電圧で動作するＡＤＳＬ駆動回路またはフル・レートＡＤＳＬライン・ドライバを構成することが可能である。
【００３８】
バイポーラ・トランジスタ用に使用するほかに、本発明による追尾回路２は、絶縁ウェル内に埋め込まれた、またその降伏電圧が基板に対する絶縁ウェルの絶縁破壊電圧である任意の集積構成部品用に使用可能である。そのような構成部品は、特にＭＯＳＦＥＴトランジスタおよびウェル抵抗器である。
【図面の簡単な説明】
【図１】従来技術による縦型構造集積ｐｎｐバイポーラ・トランジスタの図。
【図２】本発明が基づく原理を説明するための回路図。
【図３】絶縁ウェルの許容可能な電圧範囲を示すタイミングダイアグラム。
【図４】本発明による追尾回路の好ましい実施形態が使用されている駆動回路図。
【図５】図４で使用されている本発明による追尾回路の動作方法を説明するタイミングダイアグラム。
本発明は、絶縁ウェル内に埋め込まれた集積構成部品を基板から絶縁するために設けられた絶縁ウェルの電位を追尾する追尾回路に関する。
【０００２】
図１は、ｎ型ドープ絶縁ウェル内に埋め込まれた集積縦型ＰＮＰトランジスタを介した断面図を示す。図１に示された従来技術による集積縦型ＰＮＰトランジスタは、ＢＩＣＭＯＳ法で製造され得る。縦方向に集積されたバイポーラ・トランジスタの場合には、電流が基板本体に対して直角方向に流れる。電流は、ｐ＋型ドープ・エミッタ領域からｎ型ドープ・ベース領域を介してｐ型ドープ・コレクタ領域に流れる。ｐ＋型ドープ・エミッタ領域はエミッタ端子Ｅに接続され、ｎ型ドープ・ベース領域はベース端子Ｂに接続され、ｐ型ドープ・コレクタ領域はコレクタ端子Ｃに接続されている。ｎ型ドープ絶縁ウェルは、ｎ型ドープ絶縁ウェルの電位を制御するために端子Ｉに接続されている。ｐ型ドープ半導体基板は、基板端子Ｓに接続されている。集積されたトランジスタは、周囲の半導体基板から集積されたトランジスタを絶縁するｎ型ドープ絶縁ウェルによって囲まれている。ｐ型ドープ・コレクタ領域とｎ型ドープ絶縁ウェルの間には、寄生ダイオードＤａを形成するＰＮ接合がある。ｐ型ドープ半導体基板とｎ型ドープ絶縁ウェルの間には、寄生ダイオードＤｂとして表されている別のＰＮ接合がある。２つのダイオードＤａおよびＤｂはそれぞれ、ドーピング、幾何形状、温度等の多種のパラメータによって規定される降伏電圧を有する。ＢＩＣＭＯＳ技術を使用して作製された縦型バイポーラ・トランジスタの場合には、ダイオードＤａの降伏電圧は約１８ボルトであり、一方、ダイオードＤｂの降伏電圧は約３０ボルトである。ｎ型ドープ絶縁ウェルがそこに埋め込まれた集積トランジスタをｐ型ドープ半導体基板から絶縁するために、ｎ型ドープ絶縁ウェルは、常にｐ型ドープ・コレクタ領域およびｐ型ドープ半導体基板より高い電位を有していなければならない。この条件を満たすために、従来型回路の場合には、絶縁ウェルは絶縁ウェル端子Ｉを介して正の供給電圧＋ＶＤＤに終端され、半導体基板は基板端子Ｓを介して負の供給電圧ＶＳＳに終端される。これにより２つのＰＮ接合ＤａおよびＤｂは常に逆方向で確実に動作し、それによって集積トランジスタを半導体基板から確実に絶縁する。コレクタ領域内で、ＰＮ接合Ｄａ部でのｎ型ドープ絶縁ウェルの電気的破壊がないようにするために、供給電圧＋ＶＤＤは、逆方向で動作するダイオードＤａの降伏電圧より常に低くなければならない。すなわち、最大供給電圧は約１８ボルトである。
【０００３】
従来型回路の場合には、ｎ型ドープ絶縁ウェルに印加される供給電圧ＶＤＤが以下の条件を満たさなければならない。
【０００４】
【数１】
【０００５】
さらに、ｐ型ドープ・コレクタ領域とｐ＋型ドープ・エミッタ領域の間のコレクタ・エミッタ降伏電圧ＵＣＥＤを超えることはできず、コレクタ・エミッタ降伏電圧は、典型的には約３０ボルトである。
【０００６】
ＰＮ接合Ｄａの降伏電圧は一般にＰＮ接合Ｄｂの降伏電圧より低いので、縦型バイポーラ・トランジスタによって構成された集積回路のための最大供給電圧は、約１８ボルトとなる降伏電圧ＵＤＡによって制限される。供給電圧ＶＤＤが制限されるために、このタイプの集積トランジスタによって構成された回路の出力電圧レベルも同様に、ＰＮ接合の降伏電圧に限定される。しかし、多数の応用例でより高い電圧レベル幅が必要である。例を挙げると、フル・レートＡＤＳＬ駆動回路は、２４ボルトの電圧幅を必要とする。
【０００７】
したがって、本発明の目的は、より高い電圧レベル幅を達成するために、単純な標準的技術で作製された集積構成部品をより高い供給電圧で動作させ得るデバイスを提供することである。
【０００８】
この目的は、本発明の特許請求項１に指定する特徴を有する追尾回路により達成される。
本発明は、絶縁ウェル内に埋め込まれた集積構成部品、特にトランジスタを基板から絶縁するために、絶縁ウェルの電位を追尾する追尾回路を提供する。
【０００９】
絶縁ウェルの電位は、印加された信号電圧と追尾された電位との間の電圧差が集積構成部品と絶縁ウェルとの間の所定の降伏電圧より低くなるような形で、集積構成部品によって出力される信号電圧に応じて追尾される。
【００１０】
絶縁ウェルは、基板内に埋め込まれていることが好ましい。
集積トランジスタは、バイポーラ・トランジスタであることが好ましい。
集積バイポーラ・トランジスタは、縦型バイポーラ・トランジスタであることが好ましい。
縦型バイポーラ・トランジスタは、エミッタ端子としての第１のドーピング領域、ベース端子としての第２のドーピング領域と、および、コレクタ端子としての第３のドーピング領域とを有することが好ましい。
【００１１】
第２のドーピング領域は、第１ドーピング領域と第３ドーピング領域の間にあり、第１および第２のドーピング領域は反対にドーピングされる。
絶縁ウェルは、第３のドーピング領域を封入することが好ましい。
基板と絶縁ウェルとの間の降伏電圧は、第３のドーピング領域と絶縁ウェルとの間の降伏電圧より高いことが好ましい。
【００１２】
追尾回路は、集積トランジスタに印加される信号電圧を受け取る入力と、集積トランジスタの絶縁ウェルに接続される出力とを有することが好ましい。
特に好ましい実施形態では、追尾回路は、集積トランジスタに対して相補的に構成された追尾トランジスタを有する。
【００１３】
追尾トランジスタは、バイポーラ・トランジスタであることが好ましい。
本発明による追尾回路の特に好ましい実施形態では、追尾トランジスタが、追尾回路の出力に接続されるコレクタ端子、追尾回路の入力に接続されるエミッタ端子、及び、所定の基準接地電位に接続されるベース端子とを有する。
【００１４】
第１の抵抗器が、追尾トランジスタのエミッタ端子と追尾回路の入力との間に設けられていることが好ましい。
さらに、第２の抵抗器が、追尾トランジスタのコレクタ端子と追尾回路の供給電圧端子の間に設けられることが好ましい。
【００１５】
本発明による追尾回路の特に好ましい実施形態では、追尾トランジスタの降伏電圧を増大させるためのダイオードが、第１の抵抗器と追尾トランジスタのエミッタ端子との間に設けられている。
【００１６】
集積トランジスタは、ＢＩＣＭＯＳ製造法で製造されることが好ましい。
集積バイポーラ・トランジスタは、ＰＮＰバイポーラ・トランジスタであることが好ましい。
代替実施形態では、集積トランジスタがＮＰＮバイポーラ・トランジスタである。
【００１７】
代替実施形態では、集積トランジスタが、絶縁ウェルによって囲まれたＭＯＳＦＥＴである。
絶縁ウェルは、様々なドーピング強度を有する複数の層によって構成されることが好ましい。
【００１８】
集積トランジスタは、ＡＤＳＬ駆動回路の駆動トランジスタであることが好ましい。
集積トランジスタと絶縁ウェルの間の降伏電圧は、約１８ボルトであることが好ましい。
【００１９】
絶縁ウェルと基板の間の降伏電圧は、約３０ボルトであることが好ましい。
集積トランジスタに印加し得る供給電圧は、約２４ボルトであることが好ましい。
以下、本発明による追尾回路の好ましい実施形態について、本発明に不可欠な特徴を説明するために添付の図を参照して述べる。
【００２０】
図２は、本発明による追尾回路２によって駆動されるトランジスタ１を有する回路図を示す。図２に示された例の場合には、トランジスタ１はＰＮＰバイポーラ・トランジスタ、特に縦型構造ＰＮＰバイポーラ・トランジスタである。トランジスタ１は、エミッタ端子３、ベース端子４、コレクタ端子５を有する。さらに、トランジスタ１は、トランジスタ１を基板から絶縁する絶縁ウェルの接続用に端子６を有する。コレクタ領域と絶縁ウェル端子６の間で、ｐ型ドープ・コレクタ領域とｎ型ドープ絶縁ウェル領域の間のＰＮ接合がダイオードＤａとして破線によって示されている。トランジスタ１のエミッタ端子３は、正の供給電圧ＶＤＤに接続されている。ベース端子部４で、ＰＮＰトランジスタは電圧信号ＵＢ（ｔ）を受け取り、電圧信号ＵＢ（ｔ）はコレクタ端子５部で信号ＶＣ（ｔ）として出力され、ライン７を介して本発明による追尾回路２の信号入力８に印加される。追尾回路２は、同様に供給電圧端子９を介して正の供給電圧ＶＤＤに接続されていることが好ましい。さらに、追尾回路２は、追尾回路を基準接地電位（たとえば接地ＧＮＤ）に接続するために端子１０を有する。追尾回路２は、信号出力１１およびライン１２を介して、バイポーラ・トランジスタ１の絶縁ウェル端子６に追尾制御信号を出力する。この場合、絶縁ウェルの電位は、出力信号電圧ＶＣ（ｔ）と追尾された電位の間の電圧差が集積トランジスタのコレクタ領域と絶縁ウェルの間の所定の降伏電圧ＵＤＡより低くなるような形で、集積トランジスタ１によって出力される信号電圧ＶＣ（ｔ）に応じて追尾される。これにより、ＰＮＰバイポーラ・トランジスタの場合には、ｎ型ドープ絶縁ウェルが常にコレクタ領域より高い電位を確実に有し、２つの領域間の電位差が、たとえば１８ボルトの降伏電圧ＵＤＡを決して超えないようになる。したがって、ＰＮＰバイポーラ・トランジスタ部での最大供給電圧ＶＤＤを増大させることが可能で、それによりバイポーラ・トランジスタ１は、より高い電圧レベル振幅を有する出力信号を出力し得る。
【００２１】
図３は、ＰＮＰバイポーラ・トランジスタ１のｎ型ドープ絶縁ウェルの許容可能な動作電圧範囲を例示するためのタイミングダイアグラムを示す。本発明による追尾回路２は、絶縁ウェルの電位が、常に下限ＶＣ（ｔ）と上限ＶＣ（ｔ）＋ＵＤＡの間の範囲内にある。
【００２２】
【数２】
【００２３】
【数３】
【００２４】
ＢＩＣＭＯＳ製造法で作製された集積縦型バイポーラ・トランジスタの場合には、降伏電圧ＵＤＢが約３０ボルトで、降伏電圧ＵＤＡは約１８ボルトであるのが一般的である。
【００２５】
図４は、本発明による追尾回路２が使用されている駆動回路を示す。駆動回路１３は、
電圧／電流変換段階１４、入力段階１５、およびＡＢ級動作のための出力段階１６を有する。駆動回路１３は電流帰還増幅段階である。駆動回路１３は、ＡＤＳＬ駆動回路として使用し得て、図４からわかるように、供給電圧のＶＤＤ＝＋１２ボルトおよびＶＳＳ＝−１２ボルトを供給される。駆動回路１３は、非反転入力１７と反転入力１８とを有する。電圧は、電圧端子１９、２０を介して供給される。さらに、駆動回路１３は低インピーダンス信号出力２１を有し、これと共に大負荷（すなわち抵抗が小さい）を電流駆動し得る。入力段階１５は、電圧電流変換器１４から電流信号を受け取り、電流監視を実行する。この目的のために、入力段階１５は２つの電流ミラー回路２２、２３を有し、これらは互いに相補的に構成され、１：１の比率で電流ミラーを実行する。電流ミラー回路２２はトランジスタＴ１、Ｔ２、Ｔ３を含み、それに対して相補的に構成されている電流ミラー回路２３は、トランジスタ￣Ｔ１、￣Ｔ２、￣Ｔ３を含む。出力段階１６は、互いに相補的に構成された２つの駆動トランジスタＴ５、￣Ｔ５を含む。駆動トランジスタＴ５、￣Ｔ５のコレクタ端子部では、トランジスタＴ６、Ｔ７と￣Ｔ６、￣Ｔ７がそれぞれ、各場合においてエミッタ・フォロワとしてカスケード式に接続される。エミッタ・フォロワは、インピーダンス変換のために働く。ダイオードＤ１、￣Ｄ１、およびＤ２、￣Ｄ２はそれぞれ、各場合において分路電流設定のために働く。トランジスタＴ３、Ｔ４、Ｔ５の場合には、そのコレクタ端子部に可変信号電圧が存在するために、信号に依存した形でｎ型ドープ絶縁ウェルを担持することが必要である。残りのＰＮＰトランジスタのｎ型ドープ絶縁ウェルは、これらのトランジスタのコレクタ端子もまた固定電位またはわずかに変化するだけの電位に接続されるために、固定電位としてセットされる。この場合には、ｎ型ドープ絶縁ウェルの電位が常にコレクタ端子の電位より確実に高くなる。したがって、トランジスタＴ１の、およびトランジスタＴ２のｎ型ドープ・ウェルは、正の供給電圧ＶＤＤに接続される。エミッタ・フォロワとして接続されたトランジスタ￣Ｔ６および￣Ｔ７のｎ型ドープ絶縁ウェルは、接地電位に接続される。トランジスタＴ３のｎ型ドープ絶縁ウェルは、ダイオードＤ１のアノードに接続される。というのは、これが回路によって支配される形で常に、Ｔ３のコレクタ端子の電位より高い２つのダイオード閾値電圧であるためである。トランジスタＴ４のｎ型ドープ絶縁ウェルは、ダイオードＤ１のカソードに接続される。
【００２６】
駆動トランジスタＴ５の場合には、本発明による追尾回路２が、ｎ型ドープ絶縁ウェルの電位を追尾するために使用される。この目的のために、駆動トランジスタＴ５の絶縁ウェル端子Ｉは、駆動ライン１２を介して、本発明による追尾回路２の出力１１に接続される。追尾回路２の入力８は、駆動回路１３の信号出力２１に接続され、２つのベース・エミッタ電圧ＵＢＥによってオフセットされる、駆動トランジスタＴ５のコレクタ出力信号ＶＣ（ｔ）を受け取る。
【００２７】
追尾回路２は、駆動トランジスタＴ５の絶縁ウェルの電位を、駆動トランジスタＴ５によって出力されたコレクタ出力信号ＶＣ（ｔ）に合わせて追尾する。この場合には、絶縁ウェルの電位は、トランジスタＴ５によって出力された信号電圧ＶＣ（ｔ）と絶縁ウェル端子Ｉ部で現れる追尾された電位との間の電圧差が、集積トランジスタＴ５と絶縁ウェルの間の所定の降伏電圧より低くなるような形で追尾される。
【００２８】
追尾回路２は、駆動トランジスタ５に対して相補的に構成されている追尾トランジスタ２４を含む。図４に示された例では、追尾トランジスタ２４がＮＰＮバイポーラ・トランジスタである。追尾トランジスタ２４は、ＢＩＣＭＯＳ作製プロセスで作製された縦型構造バイポーラ・トランジスタであることが好ましい。追尾トランジスタは、ベース端子２５、エミッタ端子２６、コレクタ端子２７を有する。追尾回路２の信号入力８は、第１の抵抗器２８およびダイオード２９を介して追尾トランジスタ２４のエミッタ端子２６に接続される。追尾トランジスタ２４のベース端子２５は、基準接地電位を印加するために、ライン３０を介して端子１０に直接接続される。基準接地電位は、第２の平衡供給電圧、すなわち＋ＶＤＤ１２ボルトと−ＶＳＳ−１２ボルトの間の中央にある接地電位ＧＮＤであることが好ましい。追尾トランジスタ２４のコレクタ端子２７は、ライン３１を介して第２の抵抗器３２に接続され、第２の抵抗器３２は、１つの端子によって正の供給電圧＋ＶＤＤに接続される。ライン３１は分岐ノード３３を有し、分岐ノード３３は、ライン３４を介して追尾回路２の出力１１に接続される。
【００２９】
図５は、図４に示されている本発明による追尾回路２の動作方法を説明するためのタイミングダイアグラムを示す。各場合において１２ボルトの正の供給電圧＋ＶＤＤおよび負の供給電圧−ＶＳＳ、また零ボルトの中央基準接地電位が示されている。追尾回路のスイッチング閾値は、基準接地電位ＧＮＤより下にあり、基準接地電位ＧＮＤより低い２つのベース・エミッタ電圧、すなわち追尾トランジスタ２４とトランジスタとして構成されているダイオード２９のベース・エミッタ電圧である。駆動トランジスタＴ５のコレクタ部での出力信号ＶＣ（ｔ）は、正の供給電圧ＶＤＤによって制限された、また上部の信号波頭に上限のある正弦波信号である。追尾回路２の入力８部での信号も同様に、駆動トランジスタＴ５のコレクタ出力信号より低い２つのベース・エミッタ電圧である。２つのベース・エミッタ電圧は、２つのトランジスタＴ６、Ｔ７のベース・エミッタ電圧ＵＢＥである。ｔ１、ｔ２の瞬間に、追尾回路２の入力８部で現れる電圧信号が追尾回路２のスイッチング閾値を横切る。ｔ１の瞬間まで、またｔ２の瞬間から、駆動トランジスタＴ５の絶縁ウェル端子部の電位が、第２の抵抗器３２を介して正の供給電圧ＶＤＤに接続され、一定となる。ｔ１、ｔ２の瞬間の間で、駆動トランジスタＴ５の絶縁ウェル端子Ｉ部での電位が電圧ΔＵ’だけ下がる。この場合には、次式が適用されなければならない。
【００３０】
【数４】
【００３１】
図５は、トランジスタＴ５のｎ型ドープ絶縁ウェル領域が超えてはならない上限を破線でさらに示す。上限の最小値は、次式によって得られる。
【００３２】
【数５】
【００３３】
さらに、次式は、２つの抵抗器２８、３２の大きさを決めるために適用される。
【００３４】
【数６】
【００３５】
【数７】
【００３６】
駆動トランジスタＴ５の信号依存性のコレクタ電位が基準接地電位より下がらない限り、ｎ型ドープ絶縁ウェルの電位は、抵抗器３２を介して正の供給電位で保持される。コレクタ電位が基準接地電位または接地電位より下がった場合には、追尾トランジスタ２４が開く。抵抗比Ｒ１：Ｒ２＝１とすると、駆動トランジスタＴ５のコレクタ端子部での負の信号半サイクルが、正の供給電圧ＶＤＤ＋２ＵＢＥの大きさを有する電位で表して正の方向にシフトする。したがって、駆動トランジスタＴ５のｎ型ドープ絶縁ウェル部での電位が常に確実に１２ボルト未満になり、約１８ボルトである降伏電圧に決して達しないようになる。
【００３７】
図４からわかるように、本発明による追尾回路２は、本発明による追尾回路２が無い場合にはより低い供給電圧で動作しなければならないはずの従来型駆動トランジスタを使用して、２４ボルトの高い供給電圧（ＶＤＤ、ＶＳＳ）で動作する駆動回路１３を構成することを可能にする。図４に示す駆動回路１３は、高い供給電圧（ＶＤＤ、ＶＳＳ）に対応して高い供給電圧信号振幅を可能にし、同時にトランジスタを、従来の標準的な作製プロセス、たとえばＢＩＣＭＯＳ作製プロセスによって作製し得る。したがって、具体的には、２０ボルトの供給電圧で動作するＡＤＳＬ駆動回路またはフル・レートＡＤＳＬライン・ドライバを構成することが可能である。
【００３８】
バイポーラ・トランジスタ用に使用するほかに、本発明による追尾回路２は、絶縁ウェル内に埋め込まれた、またその降伏電圧が基板に対する絶縁ウェルの絶縁破壊電圧である任意の集積構成部品用に使用可能である。そのような構成部品は、特にＭＯＳＦＥＴトランジスタおよびウェル抵抗器である。
【図面の簡単な説明】
【図１】従来技術による縦型構造集積ｐｎｐバイポーラ・トランジスタの図。
【図２】本発明が基づく原理を説明するための回路図。
【図３】絶縁ウェルの許容可能な電圧範囲を示すタイミングダイアグラム。
【図４】本発明による追尾回路の好ましい実施形態が使用されている駆動回路図。
【図５】図４で使用されている本発明による追尾回路の動作方法を説明するタイミングダイアグラム。
Claims (15)
- 出力信号電圧と、同出力信号電圧を追尾する電位と、の間の電圧差が、集積構成部品（１）と絶縁ウェルとの間の所定の降伏電圧（ＵＤＡ）より小さくなるように、集積バイポーラ・トランジスタ（Ｔ５）によって出力される信号電圧に応じて絶縁ウェルの電位を追尾する追尾回路（２）であって、
同追尾回路（２）は、集積バイポーラ・トランジスタ（Ｔ５）によって出力される信号電圧を受け取るための入力（８）と、集積バイポーラ・トランジスタ（Ｔ５）の、絶縁ウェルと接続する出力（１１）と、集積バイポーラ・トランジスタと相補的に構成された追尾トランジスタ（２４）と、を有し、
追尾回路（２）の出力は、追尾トランジスタ（２４）のコレクタ端子（２７）と第２抵抗器との間に設けられ、コレクタ端子（２７）は第２の抵抗器を介して供給電圧端子に接続されていることと、追尾回路（２）の入力（８）と接続するエミッタ端子（２６）と、所定の基準接地電位（ＧＮＤ）と接続するベース端子と、を有する、ことによって、
絶縁ウェル内に埋め込まれた集積バイポーラ・トランジスタ（Ｔ５）を絶縁するために絶縁ウェルの電位を追尾する追尾回路。 - 前記絶縁ウェルが基板内に埋め込まれている請求項１に記載の追尾回路。
- 集積バイポーラ・トランジスタが、集積縦型バイポーラ・トランジスタである請求項１に記載の追尾回路。
- 集積縦型バイポーラ・トランジスタ（１）がエミッタ端子としての第1のドーピング領域と、ベース端子としての第２のドーピング領域と、を有し、該第２のドーピング領域は該第1のドーピング領域と、コレクタ端子としての第３のドーピング領域との間に位置し、かつ、該第1のドーピング領域と該第３のドーピング領域とはＰＮ特性が逆になるようにドーピングされる請求項３に記載の追尾回路。
- 前記絶縁ウェルが第３のドーピング領域を封入する請求項４に記載の追尾回路。
- 基板と絶縁ウェルの間の降伏電圧（ＵＤＢ）が、集積バイポーラ・トランジスタの第３のドーピング領域と絶縁ウェルとの間の降伏電圧（ＵＤＡ）より高い請求項４に記載の追尾回路。
- 第１の抵抗器（２８）が、追尾トランジスタ（２４）のエミッタ端子（２６）と追尾回路（２）の入力（８）との間に設けられている請求項１に記載の追尾回路。
- 第２の抵抗器（３２）が、追尾トランジスタ（２４）のコレクタ端子（２７）と追尾回路（２）の供給電圧端子（９）との間に設けられている請求項１に記載の追尾回路。
- 追尾トランジスタ（２４）の降伏電圧を増大させるためのダイオード（２９）が、第１の抵抗器（２８）と追尾トランジスタ（２４）のエミッタ端子（２６）との間に設けられている請求項７に記載の追尾回路。
- 集積バイポーラ・トランジスタがＢｉＣＭＯＳトランジスタを作製する製造法にて製造される請求項１乃至９のいずれかに記載の追尾回路。
- 前記絶縁ウェルが、ドーピング量の異なる複数の層からなる請求項１乃至１０のいずれかに記載の追尾回路。
- 集積バイポーラ・トランジスタＴ５）がＡＤＳＬ通信用の駆動回路（１３）の駆動トランジスタ（Ｔ５）である請求項１に記載の追尾回路。
- 集積トランジスタ（１）と絶縁ウェルとの間の降伏電圧（ＵＤＡ）が約１８ボルトである請求項1乃至１２のいずれかに記載の追尾回路。
- 前記絶縁ウェルと基板との間の降伏電圧（ＵＤＢ）が約３０ボルトである請求項１乃至１３のいずれかに記載の追尾回路。
- 供給電圧（ＶＤＤ、ＶＳＳ）が約２４ボルトである請求項１乃至１４のいずれかに記載の追尾回路。
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