JP2806369B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に関
し、特にＥＣＬ（Emitter Coupled Logic）回路に関す
る。
し、特にＥＣＬ（Emitter Coupled Logic）回路に関す
る。
【０００２】
【従来の技術】高速論理回路に使用される従来のＥＣＬ
回路の回路構成の一例を図４に示す。図４を参照して、
ＥＣＬ回路は、エミッタが共通接続され、ベースがそれ
ぞれ入力信号ＶＩＮ、リファレンス電圧ＶＲに接続さ
れ、コレクタがそれぞれ、直接に高位側電源ＧＮＤに、
抵抗Ｒ１１を介して高位側電源ＧＮＤに、接続された第
１、第２のトランジスタＱ１、Ｑ２と、コレクタが第
１、第２のトランジスタＱ１、Ｑ２の共通接続されたエ
ミッタに接続され、ベースが基準電位ＶＣＳに接続さ
れ、エミッタが抵抗Ｒ１２を介して低位側電源ＶＥＥに
接続された第３のトランジスタＱ３と、コレクタが高位
側電源ＧＮＤに接続され、ベースが第２のトランジスタ
Ｑ２のコレクタに接続され、エミッタが出力端子ＯＵＴ
に接続されると共に抵抗１３を介して終端電圧ＶＴに接
続された第４のトランジスタＱ４と、を備えて構成さ
れ、第３のトランジスタＱ３と抵抗Ｒ１２により定電流
源を構成し、出力段の第４のトランジスタＱ４はエミッ
タフォロワを構成している。
回路の回路構成の一例を図４に示す。図４を参照して、
ＥＣＬ回路は、エミッタが共通接続され、ベースがそれ
ぞれ入力信号ＶＩＮ、リファレンス電圧ＶＲに接続さ
れ、コレクタがそれぞれ、直接に高位側電源ＧＮＤに、
抵抗Ｒ１１を介して高位側電源ＧＮＤに、接続された第
１、第２のトランジスタＱ１、Ｑ２と、コレクタが第
１、第２のトランジスタＱ１、Ｑ２の共通接続されたエ
ミッタに接続され、ベースが基準電位ＶＣＳに接続さ
れ、エミッタが抵抗Ｒ１２を介して低位側電源ＶＥＥに
接続された第３のトランジスタＱ３と、コレクタが高位
側電源ＧＮＤに接続され、ベースが第２のトランジスタ
Ｑ２のコレクタに接続され、エミッタが出力端子ＯＵＴ
に接続されると共に抵抗１３を介して終端電圧ＶＴに接
続された第４のトランジスタＱ４と、を備えて構成さ
れ、第３のトランジスタＱ３と抵抗Ｒ１２により定電流
源を構成し、出力段の第４のトランジスタＱ４はエミッ
タフォロワを構成している。
【０００３】このＥＣＬ回路の動作を以下に説明する。
【０００４】入力信号電圧ＶＩＮがリファレス電圧ＶＲ
よりも高位側電源側にある場合には、第１のトランジス
タＱ１がオンし、第２のトランジスタＱ２はオフ状態と
なり、電流は、高位側電源ＧＮＤより第１のトランジス
タＱ１、第３のトランジスタＱ３、抵抗Ｒ１２を流れ
る。このため、抵抗Ｒ１１にはほとんど電流が流れない
ことから、第２のトランジスタＱ２のコレクタ電位は高
位側電源電位にまで上昇し、出力端子ＯＵＴの出力電位
は、高位側電源ＧＮＤ電位から第４のトランジスタＱ４
のベース・エミッタ間順方向電圧ＶＦ分だけ低下したハ
イレベルとなる。
よりも高位側電源側にある場合には、第１のトランジス
タＱ１がオンし、第２のトランジスタＱ２はオフ状態と
なり、電流は、高位側電源ＧＮＤより第１のトランジス
タＱ１、第３のトランジスタＱ３、抵抗Ｒ１２を流れ
る。このため、抵抗Ｒ１１にはほとんど電流が流れない
ことから、第２のトランジスタＱ２のコレクタ電位は高
位側電源電位にまで上昇し、出力端子ＯＵＴの出力電位
は、高位側電源ＧＮＤ電位から第４のトランジスタＱ４
のベース・エミッタ間順方向電圧ＶＦ分だけ低下したハ
イレベルとなる。
【０００５】一方、入力信号電圧ＶＩＮがリファレンス
電圧ＶＲよりも低位側電源側にある場合には、第２のト
ランジスタＱ２がオンし、第１のトランジスタＱ１はオ
フ状態となり、電流は、高位側電源ＧＮＤから抵抗Ｒ１
１、第２のトランジスタＱ２、第３のトランジスタＱ
３、抵抗Ｒ１２を流れる。この場合、第２のトランジス
タＱ２のコレクタ電位は、第２のトランジスタＱ２に流
れる電流値をＩ、抵抗Ｒ１１の値をＲとすれば、（高位
側電源電位−Ｉ×Ｒ）となり、出力端子ＯＵＴの出力電
位は、この電位から第４のトランジスタＱ４のベース・
エミッタ間順方向電圧ＶＦ分だけ低下した電位となる。
これをロウレベルとすると、論理振幅Ｉ×ＲのＥＣＬ回
路となる。
電圧ＶＲよりも低位側電源側にある場合には、第２のト
ランジスタＱ２がオンし、第１のトランジスタＱ１はオ
フ状態となり、電流は、高位側電源ＧＮＤから抵抗Ｒ１
１、第２のトランジスタＱ２、第３のトランジスタＱ
３、抵抗Ｒ１２を流れる。この場合、第２のトランジス
タＱ２のコレクタ電位は、第２のトランジスタＱ２に流
れる電流値をＩ、抵抗Ｒ１１の値をＲとすれば、（高位
側電源電位−Ｉ×Ｒ）となり、出力端子ＯＵＴの出力電
位は、この電位から第４のトランジスタＱ４のベース・
エミッタ間順方向電圧ＶＦ分だけ低下した電位となる。
これをロウレベルとすると、論理振幅Ｉ×ＲのＥＣＬ回
路となる。
【０００６】
【発明が解決しようとする課題】近時、素子の微細化、
高性能化が進み、接合の耐圧が小さくなる傾向がある。
特に、バイポーラトランジスタにおいては、高速化の目
安となる遮断周波数ｆＴは、コレクタ−エミッタ間耐圧
ＢＶＣＥＯに対して反比例の関係がある。このため、回
路を高速化するために、バイポーラトランジスタの遮断
周波数ｆＴをあげると、コレクタ−エミッタ間耐圧が小
さくなる傾向がある。
高性能化が進み、接合の耐圧が小さくなる傾向がある。
特に、バイポーラトランジスタにおいては、高速化の目
安となる遮断周波数ｆＴは、コレクタ−エミッタ間耐圧
ＢＶＣＥＯに対して反比例の関係がある。このため、回
路を高速化するために、バイポーラトランジスタの遮断
周波数ｆＴをあげると、コレクタ−エミッタ間耐圧が小
さくなる傾向がある。
【０００７】この一方で、特にＥＣＬ回路では電源電圧
が不変であり、従来の回路構成では絶対最大定格といわ
れる、電源電圧及び入力電圧等に対する素子破壊の保証
値を満たすことが難しくなってきている。
が不変であり、従来の回路構成では絶対最大定格といわ
れる、電源電圧及び入力電圧等に対する素子破壊の保証
値を満たすことが難しくなってきている。
【０００８】例えば図４に示す回路において、入力電圧
がＶＩＮ（但し、ＶＩＮはリファレンス電圧ＶＲよりも
高電位側にあるとする）の時、図中のトランジスタのベ
ースエミッタ順方向電圧をＶＦとすると、第１のトラン
ジスタＱ１のエミッタ電圧すなわち第３のトランジスタ
Ｑ３のコレクタ電圧ＶＣは、 ＶＣ＝ＶＩＮ−ＶＦ …（１） となり、また第３のトランジスタＱ３のエミッタ電圧Ｖ
Ｅは、 ＶＥ＝ＶＣＳ−ＶＦ …（２） となる。
がＶＩＮ（但し、ＶＩＮはリファレンス電圧ＶＲよりも
高電位側にあるとする）の時、図中のトランジスタのベ
ースエミッタ順方向電圧をＶＦとすると、第１のトラン
ジスタＱ１のエミッタ電圧すなわち第３のトランジスタ
Ｑ３のコレクタ電圧ＶＣは、 ＶＣ＝ＶＩＮ−ＶＦ …（１） となり、また第３のトランジスタＱ３のエミッタ電圧Ｖ
Ｅは、 ＶＥ＝ＶＣＳ−ＶＦ …（２） となる。
【０００９】従って、第３のトランジスタＱ３にかかる
コレクタ−エミッタ間電圧ＶＣＥは、 ＶＣＥ＝ＶＩＮ−ＶＣＳ …（３） となる。
コレクタ−エミッタ間電圧ＶＣＥは、 ＶＣＥ＝ＶＩＮ−ＶＣＳ …（３） となる。
【００１０】ここで、第３のトランジスタＱ３のベース
電圧ＶＣＳ＝ＶＥＥ＋１．２Ｖとすれば、上式（３）か
ら第３のトランジスタＱ３のコレクタ−エミッタ間電圧
ＶＣＥは、 ＶＣＥ＝ＶＩＮ−ＶＥＥ−１．２Ｖ …（４） となり、入力電圧ＶＩＮ＝−０．８Ｖの時、コレクタ−
エミッタ間耐圧ＢＶＣＥＯが例えば３．５Ｖの場合、低
位側電源電位ＶＥＥ＝−５．５Ｖで耐圧を越えてしま
う。
電圧ＶＣＳ＝ＶＥＥ＋１．２Ｖとすれば、上式（３）か
ら第３のトランジスタＱ３のコレクタ−エミッタ間電圧
ＶＣＥは、 ＶＣＥ＝ＶＩＮ−ＶＥＥ−１．２Ｖ …（４） となり、入力電圧ＶＩＮ＝−０．８Ｖの時、コレクタ−
エミッタ間耐圧ＢＶＣＥＯが例えば３．５Ｖの場合、低
位側電源電位ＶＥＥ＝−５．５Ｖで耐圧を越えてしま
う。
【００１１】現状、ＥＣＬ回路の電源電圧としては、
「ＥＣＬ−１０ＫＨ」と呼ばれる規格において、ＶＥＥ
＝−５．２±５％Ｖの仕様とされている場合が多いが、
ＶＥＥが例えば＋５％変化した場合に、ＶＥＥは−５．
４６Ｖとなり、第３のトランジスタＱ３のコレクタ−エ
ミッタ間の電圧ＶＣＥは、上記コレクタ−エミッタ間耐
圧とほぼ一致してしまうこととなる。
「ＥＣＬ−１０ＫＨ」と呼ばれる規格において、ＶＥＥ
＝−５．２±５％Ｖの仕様とされている場合が多いが、
ＶＥＥが例えば＋５％変化した場合に、ＶＥＥは−５．
４６Ｖとなり、第３のトランジスタＱ３のコレクタ−エ
ミッタ間の電圧ＶＣＥは、上記コレクタ−エミッタ間耐
圧とほぼ一致してしまうこととなる。
【００１２】また、入力電圧ＶＩＮは−０．８Ｖより上
昇する場合もあり、低位側電源電位ＶＥＥに対するマー
ジンはさらに小さくなる。
昇する場合もあり、低位側電源電位ＶＥＥに対するマー
ジンはさらに小さくなる。
【００１３】上記したように、従来のＥＣＬ回路では、
トランジスタの耐圧が小さくなった場合に、従来と同様
の規格を満足できないという問題点を有している。
トランジスタの耐圧が小さくなった場合に、従来と同様
の規格を満足できないという問題点を有している。
【００１４】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、回路を構成するト
ランジスタのコレクタ−エミッタ間耐圧が小さい場合に
おいても、電源電圧に対する耐性を保持した回路を構成
可能とするＥＣＬ回路を提供することにある。
なされたものであって、その目的は、回路を構成するト
ランジスタのコレクタ−エミッタ間耐圧が小さい場合に
おいても、電源電圧に対する耐性を保持した回路を構成
可能とするＥＣＬ回路を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＥＣＬ回路は、ベースにそれぞれ入力
信号とリファレンス電圧が入力され、エミッタが共通に
接続されたスイッチングトランジスタ対と、定電流源を
構成する第１のトランジスタと、ベースに基準電圧が印
加され、コレクタが前記スイッチングトランジスタ対の
共通エミッタに接続され、エミッタが前記第１のトラン
ジスタのコレクタに接続された第２のトランジスタと、
を備え、前記基準電圧が、前記第１のトランジスタ及び
前記第２のトランジスタが飽和しない電圧とされるよう
にしたものである。
め、本発明に係るＥＣＬ回路は、ベースにそれぞれ入力
信号とリファレンス電圧が入力され、エミッタが共通に
接続されたスイッチングトランジスタ対と、定電流源を
構成する第１のトランジスタと、ベースに基準電圧が印
加され、コレクタが前記スイッチングトランジスタ対の
共通エミッタに接続され、エミッタが前記第１のトラン
ジスタのコレクタに接続された第２のトランジスタと、
を備え、前記基準電圧が、前記第１のトランジスタ及び
前記第２のトランジスタが飽和しない電圧とされるよう
にしたものである。
【００１６】また、本発明においては、前記第２のトラ
ンジスタのベースに印加される前記基準電圧が、コレク
タ及びベースが、前記スイッチングトランジスタ対の前
記リファレンス電圧に接続された第３のトランジスタの
エミッタ電圧で与えられる。
ンジスタのベースに印加される前記基準電圧が、コレク
タ及びベースが、前記スイッチングトランジスタ対の前
記リファレンス電圧に接続された第３のトランジスタの
エミッタ電圧で与えられる。
【００１７】また、本発明においては、前記第２のトラ
ンジスタのベースに印加される前記基準電圧が、コレク
タが高位側電源電位に接続され、ベースが前記スイッチ
ングトランジスタ対の前記リファレンス電圧に接続され
る第３のトランジスタのエミッタ電圧で与えられる。
ンジスタのベースに印加される前記基準電圧が、コレク
タが高位側電源電位に接続され、ベースが前記スイッチ
ングトランジスタ対の前記リファレンス電圧に接続され
る第３のトランジスタのエミッタ電圧で与えられる。
【００１８】さらに、本発明においては、前記定電流源
が、前記第１のトランジスタと、該第１のトランジスタ
のエミッタと低位側電源電位間に接続された第１の抵抗
とから成る。
が、前記第１のトランジスタと、該第１のトランジスタ
のエミッタと低位側電源電位間に接続された第１の抵抗
とから成る。
【００１９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００２０】図１は、本発明の第１の実施の形態の構成
を示す図である。図１を参照すると、本発明の第１の実
施の形態は、エミッタが共通接続され、ベースがそれぞ
れ入力信号ＶＩＮ、及びリファレンス電圧ＶＲに接続さ
れ、コレクタがそれぞれ、直接高位側電源ＧＮＤに、及
び抵抗Ｒ１１を介して高位側電源ＧＮＤに、接続された
第１、及び第２のトランジスタＱ１、Ｑ２と、コレクタ
が第１、及び第２のトランジスタＱ１、Ｑ２の共通接続
されたエミッタに接続され、ベースが第２の基準電位Ｖ
ＣＳ２に接続された第３のトランジスタＱ３と、コレク
タが第３のトランジスタＱ３のエミッタに接続され、ベ
ースが基準電位ＶＣＳに接続され、エミッタが抵抗Ｒ１
２を介して低位側電源ＶＥＥに接続された第４のトラン
ジスタＱ４と、コレクタが高位側電源ＧＮＤに接続さ
れ、ベースが第２のトランジスタＱ２のコレクタに接続
され、エミッタが出力端子ＯＵＴに接続されると共に抵
抗１３を介して終端電圧ＶＴに接続された第５のトラン
ジスタＱ５と、を備えて構成されている。
を示す図である。図１を参照すると、本発明の第１の実
施の形態は、エミッタが共通接続され、ベースがそれぞ
れ入力信号ＶＩＮ、及びリファレンス電圧ＶＲに接続さ
れ、コレクタがそれぞれ、直接高位側電源ＧＮＤに、及
び抵抗Ｒ１１を介して高位側電源ＧＮＤに、接続された
第１、及び第２のトランジスタＱ１、Ｑ２と、コレクタ
が第１、及び第２のトランジスタＱ１、Ｑ２の共通接続
されたエミッタに接続され、ベースが第２の基準電位Ｖ
ＣＳ２に接続された第３のトランジスタＱ３と、コレク
タが第３のトランジスタＱ３のエミッタに接続され、ベ
ースが基準電位ＶＣＳに接続され、エミッタが抵抗Ｒ１
２を介して低位側電源ＶＥＥに接続された第４のトラン
ジスタＱ４と、コレクタが高位側電源ＧＮＤに接続さ
れ、ベースが第２のトランジスタＱ２のコレクタに接続
され、エミッタが出力端子ＯＵＴに接続されると共に抵
抗１３を介して終端電圧ＶＴに接続された第５のトラン
ジスタＱ５と、を備えて構成されている。
【００２１】次に、本発明の第１の実施の形態に係るＥ
ＣＬ回路の動作について説明する。
ＣＬ回路の動作について説明する。
【００２２】入力電圧ＶＩＮがリファレンス電圧ＶＲよ
りも高位側電源側にある場合には、第１のトランジスタ
Ｑ１がオンし、第２のトランジスタＱ２がオフ状態とな
って、電流が、高位側電源ＧＮＤより第１のトランジス
タＱ１、第３のトランジスタＱ３、第４のトランジスタ
Ｑ４、及び抵抗Ｒ１２を流れる。そして、抵抗Ｒ１１に
はほとんど電流が流れないため、第２のトランジスタＱ
２のコレクタ電位は高位側電源電位にまで上昇し、出力
端子ＯＵＴの出力電位は、高位側電源ＧＮＤ電位から第
５のトランジスタＱ５のベース・エミッタ間順方向電圧
ＶＦ分だけ低下したハイレベルとなる。
りも高位側電源側にある場合には、第１のトランジスタ
Ｑ１がオンし、第２のトランジスタＱ２がオフ状態とな
って、電流が、高位側電源ＧＮＤより第１のトランジス
タＱ１、第３のトランジスタＱ３、第４のトランジスタ
Ｑ４、及び抵抗Ｒ１２を流れる。そして、抵抗Ｒ１１に
はほとんど電流が流れないため、第２のトランジスタＱ
２のコレクタ電位は高位側電源電位にまで上昇し、出力
端子ＯＵＴの出力電位は、高位側電源ＧＮＤ電位から第
５のトランジスタＱ５のベース・エミッタ間順方向電圧
ＶＦ分だけ低下したハイレベルとなる。
【００２３】一方、入力信号電圧ＶＩＮがリファレンス
電圧ＶＲよりも低位側電源側にある場合には、第２のト
ランジスタＱ２がオンし、第１のトランジスタＱ１はオ
フ状態となり、電流は、高位側電源ＧＮＤから抵抗Ｒ１
１、第２のトランジスタＱ２、第３のトランジスタＱ
３、第４のトランジスタＱ４、及び抵抗Ｒ１２を流れ
る。その際、第２のトランジスタＱ２のコレクタ電位
は、電流値をＩ、抵抗Ｒ１１の値をＲとすれば、（高位
側電源電位−Ｉ×Ｒ）となり、出力端子ＯＵＴの出力電
位は、この電位から第５のトランジスタＱ５のベース・
エミッタ間順方向電圧ＶＦ分だけ低下したロウレベルと
なる。
電圧ＶＲよりも低位側電源側にある場合には、第２のト
ランジスタＱ２がオンし、第１のトランジスタＱ１はオ
フ状態となり、電流は、高位側電源ＧＮＤから抵抗Ｒ１
１、第２のトランジスタＱ２、第３のトランジスタＱ
３、第４のトランジスタＱ４、及び抵抗Ｒ１２を流れ
る。その際、第２のトランジスタＱ２のコレクタ電位
は、電流値をＩ、抵抗Ｒ１１の値をＲとすれば、（高位
側電源電位−Ｉ×Ｒ）となり、出力端子ＯＵＴの出力電
位は、この電位から第５のトランジスタＱ５のベース・
エミッタ間順方向電圧ＶＦ分だけ低下したロウレベルと
なる。
【００２４】本発明の第１の実施の形態に係るＥＣＬ回
路における、低位側電源ＶＥＥとＶＣＳ２との関係を、
以下に具体的に計算してみる。
路における、低位側電源ＶＥＥとＶＣＳ２との関係を、
以下に具体的に計算してみる。
【００２５】第３のトランジスタＱ３のコレクタ電位Ｖ
Ｃ３は、入力電圧ＶＩＮから第１のトランジスタＱ１の
ベースエミッタ間順方向電圧だけ電位降下した電圧とな
る（但し、入力電圧ＶＩＮはリファレンス電圧ＶＲより
も高電位とする）。
Ｃ３は、入力電圧ＶＩＮから第１のトランジスタＱ１の
ベースエミッタ間順方向電圧だけ電位降下した電圧とな
る（但し、入力電圧ＶＩＮはリファレンス電圧ＶＲより
も高電位とする）。
【００２６】図１において、トランジスタのベースエミ
ッタ間順方向電圧をＶＦとすると、第３のトランジスタ
Ｑ３のコレクタ電位ＶＣ３は、 ＶＣ３＝ＶＩＮ−ＶＦ …（５） となる。
ッタ間順方向電圧をＶＦとすると、第３のトランジスタ
Ｑ３のコレクタ電位ＶＣ３は、 ＶＣ３＝ＶＩＮ−ＶＦ …（５） となる。
【００２７】また、第３のトランジスタＱ３のエミッタ
電位ＶＥ３は、 ＶＥ３＝ＶＣＳ２−ＶＦ …（６） となる。
電位ＶＥ３は、 ＶＥ３＝ＶＣＳ２−ＶＦ …（６） となる。
【００２８】従って、第３のトランジスタＱ３のコレク
タ−エミッタ間電圧ＶＣＥ３は次式（７）で与えられ
る。 ＶＣＥ３＝ＶＩＮ−ＶＣＳ２ …（７）
タ−エミッタ間電圧ＶＣＥ３は次式（７）で与えられ
る。 ＶＣＥ３＝ＶＩＮ−ＶＣＳ２ …（７）
【００２９】次に、第４のトランジスタＱ４のコレクタ
電圧ＶＣ４は、第３のトランジスタＱ３のエミッタ電圧
ＶＥ３と同電位であるから、 ＶＣ４＝ＶＣＳ２−ＶＦ …（８） であり、第４のトランジスタＱ４のエミッタ電圧ＶＥ４
は、 ＶＥ４＝ＶＣＳ−ＶＦ …（９） となる。
電圧ＶＣ４は、第３のトランジスタＱ３のエミッタ電圧
ＶＥ３と同電位であるから、 ＶＣ４＝ＶＣＳ２−ＶＦ …（８） であり、第４のトランジスタＱ４のエミッタ電圧ＶＥ４
は、 ＶＥ４＝ＶＣＳ−ＶＦ …（９） となる。
【００３０】上式（８）、（９）から、第４のトランジ
スタＱ４のコレクタ−エミッタ間電圧ＶＣＥ４は次式
（１０）で与えられる。 ＶＣＥ４＝ＶＣＳ２−ＶＣＳ …（１０）
スタＱ４のコレクタ−エミッタ間電圧ＶＣＥ４は次式
（１０）で与えられる。 ＶＣＥ４＝ＶＣＳ２−ＶＣＳ …（１０）
【００３１】従って、第３、第４のトランジスタＱ３、
Ｑ４のコレクタ−エミッタ間電圧ＶＶＥ３、ＶＣＥ４
を、飽和状態（約０．４Ｖ以下）とならず、かつ耐圧を
越えないように設定することにより、低位側電源電圧Ｖ
ＥＥの可能の範囲、すなわち絶対最大規格を保つことが
可能になる。
Ｑ４のコレクタ−エミッタ間電圧ＶＶＥ３、ＶＣＥ４
を、飽和状態（約０．４Ｖ以下）とならず、かつ耐圧を
越えないように設定することにより、低位側電源電圧Ｖ
ＥＥの可能の範囲、すなわち絶対最大規格を保つことが
可能になる。
【００３２】例えば、トランジスタのコレクタ−エミッ
タ間の耐圧を３．５Ｖとすると、 ０．４＜ＶＣＥ３＜３．５ ０．４＜ＶＣＥ４＜３．５…（１１） であることから、上式（７）、（１０）より、 ０．４＜ＶＩＮ−ＶＣＳ２＜３．５ ０．４＜ＶＣＳ２−ＶＣＳ＜３．５…（１２） となる。
タ間の耐圧を３．５Ｖとすると、 ０．４＜ＶＣＥ３＜３．５ ０．４＜ＶＣＥ４＜３．５…（１１） であることから、上式（７）、（１０）より、 ０．４＜ＶＩＮ−ＶＣＳ２＜３．５ ０．４＜ＶＣＳ２−ＶＣＳ＜３．５…（１２） となる。
【００３３】基準電位ＶＣＳを、ＶＣＳ＝ＶＥＥ＋１．
２、入力電圧を、＋０．５〜１．２Ｖ、低位側電源電圧
ＶＥＥの範囲として、−４．２〜−６．５Ｖ、の場合、
第２の基準電位ＶＣＳ２は、 −１．８＜ＶＣＳ２＜−２．６…（１３） となる。
２、入力電圧を、＋０．５〜１．２Ｖ、低位側電源電圧
ＶＥＥの範囲として、−４．２〜−６．５Ｖ、の場合、
第２の基準電位ＶＣＳ２は、 −１．８＜ＶＣＳ２＜−２．６…（１３） となる。
【００３４】第２の基準電位ＶＣＳ２がこの電圧であれ
ば、この電圧の供給源として、ＥＣＬ回路によって縦型
２段回路で使用されるリファレンス電圧ＶＲ２を使用す
ることが可能となる（なお、トランジスタＱ２のベース
に接続されるリファレンス電圧ＶＲはＶＲ１とされ
る）。
ば、この電圧の供給源として、ＥＣＬ回路によって縦型
２段回路で使用されるリファレンス電圧ＶＲ２を使用す
ることが可能となる（なお、トランジスタＱ２のベース
に接続されるリファレンス電圧ＶＲはＶＲ１とされ
る）。
【００３５】図２に、本発明の第２の実施の形態の構成
を示す。図２において、前記第１の実施の形態の説明で
参照した図１の要素と同一又は同等の要素には同一の参
照符号が付されている。以下では、前記第１の実施の形
態と同一部分の説明は省略し、相違点を中心に説明す
る。図２を参照して、この実施の形態においては、前記
第１の実施の形態に、ダイオード接続された第６のトラ
ンジスタＱ６をリファレンス電圧ＶＲの入力端子と第３
のトランジスタＱ３のベースの間に挿入したものであ
る。
を示す。図２において、前記第１の実施の形態の説明で
参照した図１の要素と同一又は同等の要素には同一の参
照符号が付されている。以下では、前記第１の実施の形
態と同一部分の説明は省略し、相違点を中心に説明す
る。図２を参照して、この実施の形態においては、前記
第１の実施の形態に、ダイオード接続された第６のトラ
ンジスタＱ６をリファレンス電圧ＶＲの入力端子と第３
のトランジスタＱ３のベースの間に挿入したものであ
る。
【００３６】この実施の形態の回路の動作は、前記第１
の実施の形態と同様であるが、第３のトランジスタＱ３
のベースを、第６のトランジスタＱ６のエミッタに接続
し、第６のトランジスタＱ６のベースとコレクタをリフ
ァレンス電位ＶＲに接続し、第３のトランジスタ３のベ
ース電位をリファレンス電圧ＶＲからダイオードのＶＦ
１段落ちとすることで、前記第１の実施の形態の第２の
基準電位ＶＣＳ２の規格を満たすようにし、第２の基準
電位ＶＣＳ２のための電圧発生回路等を不要としたもの
である。
の実施の形態と同様であるが、第３のトランジスタＱ３
のベースを、第６のトランジスタＱ６のエミッタに接続
し、第６のトランジスタＱ６のベースとコレクタをリフ
ァレンス電位ＶＲに接続し、第３のトランジスタ３のベ
ース電位をリファレンス電圧ＶＲからダイオードのＶＦ
１段落ちとすることで、前記第１の実施の形態の第２の
基準電位ＶＣＳ２の規格を満たすようにし、第２の基準
電位ＶＣＳ２のための電圧発生回路等を不要としたもの
である。
【００３７】さらに、図３に、本発明の第３の実施の形
態の構成を示す。図３を参照して、本発明の実施の形態
においては、第３のトランジスタＱ３のベースを、第６
のトランジスタＱ６のエミッタに接続し、第６のトラン
ジスタＱ６のベースをリファレンス電圧ＶＲに接続、コ
レクタを高位側電源ＧＮＤに接続した構成とし、リファ
レンス電圧ＶＲの負荷を、図２に示した前記第２の実施
の形態の回路に比べ、１／ｈＦＥ（ｈＦＥ：電流増幅
率）低減することを可能としている。
態の構成を示す。図３を参照して、本発明の実施の形態
においては、第３のトランジスタＱ３のベースを、第６
のトランジスタＱ６のエミッタに接続し、第６のトラン
ジスタＱ６のベースをリファレンス電圧ＶＲに接続、コ
レクタを高位側電源ＧＮＤに接続した構成とし、リファ
レンス電圧ＶＲの負荷を、図２に示した前記第２の実施
の形態の回路に比べ、１／ｈＦＥ（ｈＦＥ：電流増幅
率）低減することを可能としている。
【００３８】上記いずれの実施の形態においても、第３
のトランジスタＱ３のベース、エミッタ、および第４の
トランジスタＱ４のコレクタ、ベース、エミッタ各点の
電位は一定であり、第３のトランジスタＱ３のコレクタ
電位は、図４における第３のトランジスタＱ３のコレク
タの電位と同電位であるから、動作時のトランジスタの
寄生容量による影響は従来例と変わらず、動作速度を損
なうこともない。
のトランジスタＱ３のベース、エミッタ、および第４の
トランジスタＱ４のコレクタ、ベース、エミッタ各点の
電位は一定であり、第３のトランジスタＱ３のコレクタ
電位は、図４における第３のトランジスタＱ３のコレク
タの電位と同電位であるから、動作時のトランジスタの
寄生容量による影響は従来例と変わらず、動作速度を損
なうこともない。
【００３９】
【発明の効果】以上説明したように、本発明のＥＣＬ回
路によれば、トランジスタのコレクタ−エミッタ間耐圧
が小さくなった場合においても、電源電圧に対する耐性
を保持した回路を構成することができるという効果を奏
するものである。
路によれば、トランジスタのコレクタ−エミッタ間耐圧
が小さくなった場合においても、電源電圧に対する耐性
を保持した回路を構成することができるという効果を奏
するものである。
【図１】本発明の第１の実施の形態の回路構成を示す図
である。
である。
【図２】本発明の第２の実施の形態の回路構成を示す図
である。
である。
【図３】本発明の第３の実施の形態の回路構成を示す図
である。
である。
【図４】従来のＥＣＬ回路の回路構成を示す図である。
Ｑ１〜Ｑ６ バイポーラトランジスタ Ｒ１１〜Ｒ１３ 抵抗 ＧＮＤ 高位側電源 ＶＥＥ 低位側電源 ＶＣＳ１、ＶＣＳ２ 基準電圧端子 ＶＩＮ 入力端子 ＯＵＴ 出力端子 ＶＲ リファレンス電圧端子 ＶＴ 出力端子終端用電源
Claims (7)
- 【請求項１】ベースにそれぞれ入力信号とリファレンス
電圧が入力され、エミッタが共通に接続されたスイッチ
ングトランジスタ対と、 定電流源を構成する第１のトランジスタと、 ベースに基準電圧が印加され、コレクタが前記スイッチ
ングトランジスタ対の共通エミッタに接続され、エミッ
タが前記第１のトランジスタのコレクタに接続された第
２ のトランジスタと、 を備え、 前記基準電圧が、前記第１のトランジスタ及び前記第２
のトランジスタが飽和しない電圧とされてなる、 ことを
特徴とするＥＣＬ回路。 - 【請求項２】前記第２のトランジスタのベースに印加さ
れる前記基準電電圧が、コレクタ及びベースが、前記ス
イッチングトランジスタ対の前記リファレンス電圧に接
続された第３のトランジスタのエミッタ電圧で与えられ
る、ことを特徴とする請求項１記載のＥＣＬ回路。 - 【請求項３】前記第２のトランジスタのベースに印加さ
れる前記基準電圧が、コレクタが高位側電源電位に接続
され、ベースが前記スイッチングトランジスタ対の前記
リファレンス電圧に接続される第３のトランジスタのエ
ミッタ電圧で与えられる、ことを特徴とする請求項１記
載のＥＣＬ回路。 - 【請求項４】前記定電流源が、前記第１のトランジスタ
と、該第１のトランジスタのエミッタと低位側電源電位
間に接続された第１の抵抗とから成る、ことを特徴とす
る請求項１記載のＥＣＬ回路。 - 【請求項５】前記スイッチングトランジスタ対が、コレ
クタが高位側電源電位に接続され、ベースが入力端子が
接続された第４のトランジスタと、 コレクタが第２の抵抗を介して前記高位側電源電位に接
続され、ベースが前記リファレンス電圧端子が接続され
た第５のトランジスタと、 からなる、ことを特徴とする請求項１乃至３のいずれか
一に記載の ＥＣＬ回路。 - 【請求項６】前記スイッチングトランジスタ対の前記リ
ファレンス電圧が印加される側のトランジスタの出力
に、エミッタフォロワ回路を設けたことを特徴とする請
求項１乃至３のいずれか一に記載のＥＣＬ回路。 - 【請求項７】前記エミッタフォロワ回路が、コレクタが
高位側電源電位に接続され、ベースが、前記スイッチン
グトランジスタ対のリファレンス電圧が印加される側の
トランジスタのコレクタに接続され、エミッタが出力端
子が接続された第６のトランジスタと、該第６のトランジスタのエミッタと終端電位間に設けら
れた第３の抵抗とからなる、 ことを特徴とする請求項６
記載のＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181184A JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181184A JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013211A JPH1013211A (ja) | 1998-01-16 |
| JP2806369B2 true JP2806369B2 (ja) | 1998-09-30 |
Family
ID=16096341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181184A Expired - Fee Related JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806369B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197921A (ja) * | 1982-04-26 | 1983-11-17 | シ−メンス・アクチエンゲゼルシヤフト | 論理素子 |
-
1996
- 1996-06-21 JP JP8181184A patent/JP2806369B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197921A (ja) * | 1982-04-26 | 1983-11-17 | シ−メンス・アクチエンゲゼルシヤフト | 論理素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1013211A (ja) | 1998-01-16 |
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