JP2806369B2 - Ecl回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、半導体回路に関
し、特にECL(Emitter Coupled Logic)回路に関す
る。
し、特にECL(Emitter Coupled Logic)回路に関す
る。
【0002】
【従来の技術】高速論理回路に使用される従来のECL
回路の回路構成の一例を図4に示す。図4を参照して、
ECL回路は、エミッタが共通接続され、ベースがそれ
ぞれ入力信号VIN、リファレンス電圧VRに接続さ
れ、コレクタがそれぞれ、直接に高位側電源GNDに、
抵抗R11を介して高位側電源GNDに、接続された第
1、第2のトランジスタQ1、Q2と、コレクタが第
1、第2のトランジスタQ1、Q2の共通接続されたエ
ミッタに接続され、ベースが基準電位VCSに接続さ
れ、エミッタが抵抗R12を介して低位側電源VEEに
接続された第3のトランジスタQ3と、コレクタが高位
側電源GNDに接続され、ベースが第2のトランジスタ
Q2のコレクタに接続され、エミッタが出力端子OUT
に接続されると共に抵抗13を介して終端電圧VTに接
続された第4のトランジスタQ4と、を備えて構成さ
れ、第3のトランジスタQ3と抵抗R12により定電流
源を構成し、出力段の第4のトランジスタQ4はエミッ
タフォロワを構成している。
回路の回路構成の一例を図4に示す。図4を参照して、
ECL回路は、エミッタが共通接続され、ベースがそれ
ぞれ入力信号VIN、リファレンス電圧VRに接続さ
れ、コレクタがそれぞれ、直接に高位側電源GNDに、
抵抗R11を介して高位側電源GNDに、接続された第
1、第2のトランジスタQ1、Q2と、コレクタが第
1、第2のトランジスタQ1、Q2の共通接続されたエ
ミッタに接続され、ベースが基準電位VCSに接続さ
れ、エミッタが抵抗R12を介して低位側電源VEEに
接続された第3のトランジスタQ3と、コレクタが高位
側電源GNDに接続され、ベースが第2のトランジスタ
Q2のコレクタに接続され、エミッタが出力端子OUT
に接続されると共に抵抗13を介して終端電圧VTに接
続された第4のトランジスタQ4と、を備えて構成さ
れ、第3のトランジスタQ3と抵抗R12により定電流
源を構成し、出力段の第4のトランジスタQ4はエミッ
タフォロワを構成している。
【0003】このECL回路の動作を以下に説明する。
【0004】入力信号電圧VINがリファレス電圧VR
よりも高位側電源側にある場合には、第1のトランジス
タQ1がオンし、第2のトランジスタQ2はオフ状態と
なり、電流は、高位側電源GNDより第1のトランジス
タQ1、第3のトランジスタQ3、抵抗R12を流れ
る。このため、抵抗R11にはほとんど電流が流れない
ことから、第2のトランジスタQ2のコレクタ電位は高
位側電源電位にまで上昇し、出力端子OUTの出力電位
は、高位側電源GND電位から第4のトランジスタQ4
のベース・エミッタ間順方向電圧VF分だけ低下したハ
イレベルとなる。
よりも高位側電源側にある場合には、第1のトランジス
タQ1がオンし、第2のトランジスタQ2はオフ状態と
なり、電流は、高位側電源GNDより第1のトランジス
タQ1、第3のトランジスタQ3、抵抗R12を流れ
る。このため、抵抗R11にはほとんど電流が流れない
ことから、第2のトランジスタQ2のコレクタ電位は高
位側電源電位にまで上昇し、出力端子OUTの出力電位
は、高位側電源GND電位から第4のトランジスタQ4
のベース・エミッタ間順方向電圧VF分だけ低下したハ
イレベルとなる。
【0005】一方、入力信号電圧VINがリファレンス
電圧VRよりも低位側電源側にある場合には、第2のト
ランジスタQ2がオンし、第1のトランジスタQ1はオ
フ状態となり、電流は、高位側電源GNDから抵抗R1
1、第2のトランジスタQ2、第3のトランジスタQ
3、抵抗R12を流れる。この場合、第2のトランジス
タQ2のコレクタ電位は、第2のトランジスタQ2に流
れる電流値をI、抵抗R11の値をRとすれば、(高位
側電源電位−I×R)となり、出力端子OUTの出力電
位は、この電位から第4のトランジスタQ4のベース・
エミッタ間順方向電圧VF分だけ低下した電位となる。
これをロウレベルとすると、論理振幅I×RのECL回
路となる。
電圧VRよりも低位側電源側にある場合には、第2のト
ランジスタQ2がオンし、第1のトランジスタQ1はオ
フ状態となり、電流は、高位側電源GNDから抵抗R1
1、第2のトランジスタQ2、第3のトランジスタQ
3、抵抗R12を流れる。この場合、第2のトランジス
タQ2のコレクタ電位は、第2のトランジスタQ2に流
れる電流値をI、抵抗R11の値をRとすれば、(高位
側電源電位−I×R)となり、出力端子OUTの出力電
位は、この電位から第4のトランジスタQ4のベース・
エミッタ間順方向電圧VF分だけ低下した電位となる。
これをロウレベルとすると、論理振幅I×RのECL回
路となる。
【0006】
【発明が解決しようとする課題】近時、素子の微細化、
高性能化が進み、接合の耐圧が小さくなる傾向がある。
特に、バイポーラトランジスタにおいては、高速化の目
安となる遮断周波数fTは、コレクタ−エミッタ間耐圧
BVCEOに対して反比例の関係がある。このため、回
路を高速化するために、バイポーラトランジスタの遮断
周波数fTをあげると、コレクタ−エミッタ間耐圧が小
さくなる傾向がある。
高性能化が進み、接合の耐圧が小さくなる傾向がある。
特に、バイポーラトランジスタにおいては、高速化の目
安となる遮断周波数fTは、コレクタ−エミッタ間耐圧
BVCEOに対して反比例の関係がある。このため、回
路を高速化するために、バイポーラトランジスタの遮断
周波数fTをあげると、コレクタ−エミッタ間耐圧が小
さくなる傾向がある。
【0007】この一方で、特にECL回路では電源電圧
が不変であり、従来の回路構成では絶対最大定格といわ
れる、電源電圧及び入力電圧等に対する素子破壊の保証
値を満たすことが難しくなってきている。
が不変であり、従来の回路構成では絶対最大定格といわ
れる、電源電圧及び入力電圧等に対する素子破壊の保証
値を満たすことが難しくなってきている。
【0008】例えば図4に示す回路において、入力電圧
がVIN(但し、VINはリファレンス電圧VRよりも
高電位側にあるとする)の時、図中のトランジスタのベ
ースエミッタ順方向電圧をVFとすると、第1のトラン
ジスタQ1のエミッタ電圧すなわち第3のトランジスタ
Q3のコレクタ電圧VCは、 VC=VIN−VF …(1) となり、また第3のトランジスタQ3のエミッタ電圧V
Eは、 VE=VCS−VF …(2) となる。
がVIN(但し、VINはリファレンス電圧VRよりも
高電位側にあるとする)の時、図中のトランジスタのベ
ースエミッタ順方向電圧をVFとすると、第1のトラン
ジスタQ1のエミッタ電圧すなわち第3のトランジスタ
Q3のコレクタ電圧VCは、 VC=VIN−VF …(1) となり、また第3のトランジスタQ3のエミッタ電圧V
Eは、 VE=VCS−VF …(2) となる。
【0009】従って、第3のトランジスタQ3にかかる
コレクタ−エミッタ間電圧VCEは、 VCE=VIN−VCS …(3) となる。
コレクタ−エミッタ間電圧VCEは、 VCE=VIN−VCS …(3) となる。
【0010】ここで、第3のトランジスタQ3のベース
電圧VCS=VEE+1.2Vとすれば、上式(3)か
ら第3のトランジスタQ3のコレクタ−エミッタ間電圧
VCEは、 VCE=VIN−VEE−1.2V …(4) となり、入力電圧VIN=−0.8Vの時、コレクタ−
エミッタ間耐圧BVCEOが例えば3.5Vの場合、低
位側電源電位VEE=−5.5Vで耐圧を越えてしま
う。
電圧VCS=VEE+1.2Vとすれば、上式(3)か
ら第3のトランジスタQ3のコレクタ−エミッタ間電圧
VCEは、 VCE=VIN−VEE−1.2V …(4) となり、入力電圧VIN=−0.8Vの時、コレクタ−
エミッタ間耐圧BVCEOが例えば3.5Vの場合、低
位側電源電位VEE=−5.5Vで耐圧を越えてしま
う。
【0011】現状、ECL回路の電源電圧としては、
「ECL−10KH」と呼ばれる規格において、VEE
=−5.2±5%Vの仕様とされている場合が多いが、
VEEが例えば+5%変化した場合に、VEEは−5.
46Vとなり、第3のトランジスタQ3のコレクタ−エ
ミッタ間の電圧VCEは、上記コレクタ−エミッタ間耐
圧とほぼ一致してしまうこととなる。
「ECL−10KH」と呼ばれる規格において、VEE
=−5.2±5%Vの仕様とされている場合が多いが、
VEEが例えば+5%変化した場合に、VEEは−5.
46Vとなり、第3のトランジスタQ3のコレクタ−エ
ミッタ間の電圧VCEは、上記コレクタ−エミッタ間耐
圧とほぼ一致してしまうこととなる。
【0012】また、入力電圧VINは−0.8Vより上
昇する場合もあり、低位側電源電位VEEに対するマー
ジンはさらに小さくなる。
昇する場合もあり、低位側電源電位VEEに対するマー
ジンはさらに小さくなる。
【0013】上記したように、従来のECL回路では、
トランジスタの耐圧が小さくなった場合に、従来と同様
の規格を満足できないという問題点を有している。
トランジスタの耐圧が小さくなった場合に、従来と同様
の規格を満足できないという問題点を有している。
【0014】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、回路を構成するト
ランジスタのコレクタ−エミッタ間耐圧が小さい場合に
おいても、電源電圧に対する耐性を保持した回路を構成
可能とするECL回路を提供することにある。
なされたものであって、その目的は、回路を構成するト
ランジスタのコレクタ−エミッタ間耐圧が小さい場合に
おいても、電源電圧に対する耐性を保持した回路を構成
可能とするECL回路を提供することにある。
【0015】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るECL回路は、ベースにそれぞれ入力
信号とリファレンス電圧が入力され、エミッタが共通に
接続されたスイッチングトランジスタ対と、定電流源を
構成する第1のトランジスタと、ベースに基準電圧が印
加され、コレクタが前記スイッチングトランジスタ対の
共通エミッタに接続され、エミッタが前記第1のトラン
ジスタのコレクタに接続された第2のトランジスタと、
を備え、前記基準電圧が、前記第1のトランジスタ及び
前記第2のトランジスタが飽和しない電圧とされるよう
にしたものである。
め、本発明に係るECL回路は、ベースにそれぞれ入力
信号とリファレンス電圧が入力され、エミッタが共通に
接続されたスイッチングトランジスタ対と、定電流源を
構成する第1のトランジスタと、ベースに基準電圧が印
加され、コレクタが前記スイッチングトランジスタ対の
共通エミッタに接続され、エミッタが前記第1のトラン
ジスタのコレクタに接続された第2のトランジスタと、
を備え、前記基準電圧が、前記第1のトランジスタ及び
前記第2のトランジスタが飽和しない電圧とされるよう
にしたものである。
【0016】また、本発明においては、前記第2のトラ
ンジスタのベースに印加される前記基準電圧が、コレク
タ及びベースが、前記スイッチングトランジスタ対の前
記リファレンス電圧に接続された第3のトランジスタの
エミッタ電圧で与えられる。
ンジスタのベースに印加される前記基準電圧が、コレク
タ及びベースが、前記スイッチングトランジスタ対の前
記リファレンス電圧に接続された第3のトランジスタの
エミッタ電圧で与えられる。
【0017】また、本発明においては、前記第2のトラ
ンジスタのベースに印加される前記基準電圧が、コレク
タが高位側電源電位に接続され、ベースが前記スイッチ
ングトランジスタ対の前記リファレンス電圧に接続され
る第3のトランジスタのエミッタ電圧で与えられる。
ンジスタのベースに印加される前記基準電圧が、コレク
タが高位側電源電位に接続され、ベースが前記スイッチ
ングトランジスタ対の前記リファレンス電圧に接続され
る第3のトランジスタのエミッタ電圧で与えられる。
【0018】さらに、本発明においては、前記定電流源
が、前記第1のトランジスタと、該第1のトランジスタ
のエミッタと低位側電源電位間に接続された第1の抵抗
とから成る。
が、前記第1のトランジスタと、該第1のトランジスタ
のエミッタと低位側電源電位間に接続された第1の抵抗
とから成る。
【0019】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【0020】図1は、本発明の第1の実施の形態の構成
を示す図である。図1を参照すると、本発明の第1の実
施の形態は、エミッタが共通接続され、ベースがそれぞ
れ入力信号VIN、及びリファレンス電圧VRに接続さ
れ、コレクタがそれぞれ、直接高位側電源GNDに、及
び抵抗R11を介して高位側電源GNDに、接続された
第1、及び第2のトランジスタQ1、Q2と、コレクタ
が第1、及び第2のトランジスタQ1、Q2の共通接続
されたエミッタに接続され、ベースが第2の基準電位V
CS2に接続された第3のトランジスタQ3と、コレク
タが第3のトランジスタQ3のエミッタに接続され、ベ
ースが基準電位VCSに接続され、エミッタが抵抗R1
2を介して低位側電源VEEに接続された第4のトラン
ジスタQ4と、コレクタが高位側電源GNDに接続さ
れ、ベースが第2のトランジスタQ2のコレクタに接続
され、エミッタが出力端子OUTに接続されると共に抵
抗13を介して終端電圧VTに接続された第5のトラン
ジスタQ5と、を備えて構成されている。
を示す図である。図1を参照すると、本発明の第1の実
施の形態は、エミッタが共通接続され、ベースがそれぞ
れ入力信号VIN、及びリファレンス電圧VRに接続さ
れ、コレクタがそれぞれ、直接高位側電源GNDに、及
び抵抗R11を介して高位側電源GNDに、接続された
第1、及び第2のトランジスタQ1、Q2と、コレクタ
が第1、及び第2のトランジスタQ1、Q2の共通接続
されたエミッタに接続され、ベースが第2の基準電位V
CS2に接続された第3のトランジスタQ3と、コレク
タが第3のトランジスタQ3のエミッタに接続され、ベ
ースが基準電位VCSに接続され、エミッタが抵抗R1
2を介して低位側電源VEEに接続された第4のトラン
ジスタQ4と、コレクタが高位側電源GNDに接続さ
れ、ベースが第2のトランジスタQ2のコレクタに接続
され、エミッタが出力端子OUTに接続されると共に抵
抗13を介して終端電圧VTに接続された第5のトラン
ジスタQ5と、を備えて構成されている。
【0021】次に、本発明の第1の実施の形態に係るE
CL回路の動作について説明する。
CL回路の動作について説明する。
【0022】入力電圧VINがリファレンス電圧VRよ
りも高位側電源側にある場合には、第1のトランジスタ
Q1がオンし、第2のトランジスタQ2がオフ状態とな
って、電流が、高位側電源GNDより第1のトランジス
タQ1、第3のトランジスタQ3、第4のトランジスタ
Q4、及び抵抗R12を流れる。そして、抵抗R11に
はほとんど電流が流れないため、第2のトランジスタQ
2のコレクタ電位は高位側電源電位にまで上昇し、出力
端子OUTの出力電位は、高位側電源GND電位から第
5のトランジスタQ5のベース・エミッタ間順方向電圧
VF分だけ低下したハイレベルとなる。
りも高位側電源側にある場合には、第1のトランジスタ
Q1がオンし、第2のトランジスタQ2がオフ状態とな
って、電流が、高位側電源GNDより第1のトランジス
タQ1、第3のトランジスタQ3、第4のトランジスタ
Q4、及び抵抗R12を流れる。そして、抵抗R11に
はほとんど電流が流れないため、第2のトランジスタQ
2のコレクタ電位は高位側電源電位にまで上昇し、出力
端子OUTの出力電位は、高位側電源GND電位から第
5のトランジスタQ5のベース・エミッタ間順方向電圧
VF分だけ低下したハイレベルとなる。
【0023】一方、入力信号電圧VINがリファレンス
電圧VRよりも低位側電源側にある場合には、第2のト
ランジスタQ2がオンし、第1のトランジスタQ1はオ
フ状態となり、電流は、高位側電源GNDから抵抗R1
1、第2のトランジスタQ2、第3のトランジスタQ
3、第4のトランジスタQ4、及び抵抗R12を流れ
る。その際、第2のトランジスタQ2のコレクタ電位
は、電流値をI、抵抗R11の値をRとすれば、(高位
側電源電位−I×R)となり、出力端子OUTの出力電
位は、この電位から第5のトランジスタQ5のベース・
エミッタ間順方向電圧VF分だけ低下したロウレベルと
なる。
電圧VRよりも低位側電源側にある場合には、第2のト
ランジスタQ2がオンし、第1のトランジスタQ1はオ
フ状態となり、電流は、高位側電源GNDから抵抗R1
1、第2のトランジスタQ2、第3のトランジスタQ
3、第4のトランジスタQ4、及び抵抗R12を流れ
る。その際、第2のトランジスタQ2のコレクタ電位
は、電流値をI、抵抗R11の値をRとすれば、(高位
側電源電位−I×R)となり、出力端子OUTの出力電
位は、この電位から第5のトランジスタQ5のベース・
エミッタ間順方向電圧VF分だけ低下したロウレベルと
なる。
【0024】本発明の第1の実施の形態に係るECL回
路における、低位側電源VEEとVCS2との関係を、
以下に具体的に計算してみる。
路における、低位側電源VEEとVCS2との関係を、
以下に具体的に計算してみる。
【0025】第3のトランジスタQ3のコレクタ電位V
C3は、入力電圧VINから第1のトランジスタQ1の
ベースエミッタ間順方向電圧だけ電位降下した電圧とな
る(但し、入力電圧VINはリファレンス電圧VRより
も高電位とする)。
C3は、入力電圧VINから第1のトランジスタQ1の
ベースエミッタ間順方向電圧だけ電位降下した電圧とな
る(但し、入力電圧VINはリファレンス電圧VRより
も高電位とする)。
【0026】図1において、トランジスタのベースエミ
ッタ間順方向電圧をVFとすると、第3のトランジスタ
Q3のコレクタ電位VC3は、 VC3=VIN−VF …(5) となる。
ッタ間順方向電圧をVFとすると、第3のトランジスタ
Q3のコレクタ電位VC3は、 VC3=VIN−VF …(5) となる。
【0027】また、第3のトランジスタQ3のエミッタ
電位VE3は、 VE3=VCS2−VF …(6) となる。
電位VE3は、 VE3=VCS2−VF …(6) となる。
【0028】従って、第3のトランジスタQ3のコレク
タ−エミッタ間電圧VCE3は次式(7)で与えられ
る。 VCE3=VIN−VCS2 …(7)
タ−エミッタ間電圧VCE3は次式(7)で与えられ
る。 VCE3=VIN−VCS2 …(7)
【0029】次に、第4のトランジスタQ4のコレクタ
電圧VC4は、第3のトランジスタQ3のエミッタ電圧
VE3と同電位であるから、 VC4=VCS2−VF …(8) であり、第4のトランジスタQ4のエミッタ電圧VE4
は、 VE4=VCS−VF …(9) となる。
電圧VC4は、第3のトランジスタQ3のエミッタ電圧
VE3と同電位であるから、 VC4=VCS2−VF …(8) であり、第4のトランジスタQ4のエミッタ電圧VE4
は、 VE4=VCS−VF …(9) となる。
【0030】上式(8)、(9)から、第4のトランジ
スタQ4のコレクタ−エミッタ間電圧VCE4は次式
(10)で与えられる。 VCE4=VCS2−VCS …(10)
スタQ4のコレクタ−エミッタ間電圧VCE4は次式
(10)で与えられる。 VCE4=VCS2−VCS …(10)
【0031】従って、第3、第4のトランジスタQ3、
Q4のコレクタ−エミッタ間電圧VVE3、VCE4
を、飽和状態(約0.4V以下)とならず、かつ耐圧を
越えないように設定することにより、低位側電源電圧V
EEの可能の範囲、すなわち絶対最大規格を保つことが
可能になる。
Q4のコレクタ−エミッタ間電圧VVE3、VCE4
を、飽和状態(約0.4V以下)とならず、かつ耐圧を
越えないように設定することにより、低位側電源電圧V
EEの可能の範囲、すなわち絶対最大規格を保つことが
可能になる。
【0032】例えば、トランジスタのコレクタ−エミッ
タ間の耐圧を3.5Vとすると、 0.4<VCE3<3.5 0.4<VCE4<3.5…(11) であることから、上式(7)、(10)より、 0.4<VIN−VCS2<3.5 0.4<VCS2−VCS<3.5…(12) となる。
タ間の耐圧を3.5Vとすると、 0.4<VCE3<3.5 0.4<VCE4<3.5…(11) であることから、上式(7)、(10)より、 0.4<VIN−VCS2<3.5 0.4<VCS2−VCS<3.5…(12) となる。
【0033】基準電位VCSを、VCS=VEE+1.
2、入力電圧を、+0.5〜1.2V、低位側電源電圧
VEEの範囲として、−4.2〜−6.5V、の場合、
第2の基準電位VCS2は、 −1.8<VCS2<−2.6…(13) となる。
2、入力電圧を、+0.5〜1.2V、低位側電源電圧
VEEの範囲として、−4.2〜−6.5V、の場合、
第2の基準電位VCS2は、 −1.8<VCS2<−2.6…(13) となる。
【0034】第2の基準電位VCS2がこの電圧であれ
ば、この電圧の供給源として、ECL回路によって縦型
2段回路で使用されるリファレンス電圧VR2を使用す
ることが可能となる(なお、トランジスタQ2のベース
に接続されるリファレンス電圧VRはVR1とされ
る)。
ば、この電圧の供給源として、ECL回路によって縦型
2段回路で使用されるリファレンス電圧VR2を使用す
ることが可能となる(なお、トランジスタQ2のベース
に接続されるリファレンス電圧VRはVR1とされ
る)。
【0035】図2に、本発明の第2の実施の形態の構成
を示す。図2において、前記第1の実施の形態の説明で
参照した図1の要素と同一又は同等の要素には同一の参
照符号が付されている。以下では、前記第1の実施の形
態と同一部分の説明は省略し、相違点を中心に説明す
る。図2を参照して、この実施の形態においては、前記
第1の実施の形態に、ダイオード接続された第6のトラ
ンジスタQ6をリファレンス電圧VRの入力端子と第3
のトランジスタQ3のベースの間に挿入したものであ
る。
を示す。図2において、前記第1の実施の形態の説明で
参照した図1の要素と同一又は同等の要素には同一の参
照符号が付されている。以下では、前記第1の実施の形
態と同一部分の説明は省略し、相違点を中心に説明す
る。図2を参照して、この実施の形態においては、前記
第1の実施の形態に、ダイオード接続された第6のトラ
ンジスタQ6をリファレンス電圧VRの入力端子と第3
のトランジスタQ3のベースの間に挿入したものであ
る。
【0036】この実施の形態の回路の動作は、前記第1
の実施の形態と同様であるが、第3のトランジスタQ3
のベースを、第6のトランジスタQ6のエミッタに接続
し、第6のトランジスタQ6のベースとコレクタをリフ
ァレンス電位VRに接続し、第3のトランジスタ3のベ
ース電位をリファレンス電圧VRからダイオードのVF
1段落ちとすることで、前記第1の実施の形態の第2の
基準電位VCS2の規格を満たすようにし、第2の基準
電位VCS2のための電圧発生回路等を不要としたもの
である。
の実施の形態と同様であるが、第3のトランジスタQ3
のベースを、第6のトランジスタQ6のエミッタに接続
し、第6のトランジスタQ6のベースとコレクタをリフ
ァレンス電位VRに接続し、第3のトランジスタ3のベ
ース電位をリファレンス電圧VRからダイオードのVF
1段落ちとすることで、前記第1の実施の形態の第2の
基準電位VCS2の規格を満たすようにし、第2の基準
電位VCS2のための電圧発生回路等を不要としたもの
である。
【0037】さらに、図3に、本発明の第3の実施の形
態の構成を示す。図3を参照して、本発明の実施の形態
においては、第3のトランジスタQ3のベースを、第6
のトランジスタQ6のエミッタに接続し、第6のトラン
ジスタQ6のベースをリファレンス電圧VRに接続、コ
レクタを高位側電源GNDに接続した構成とし、リファ
レンス電圧VRの負荷を、図2に示した前記第2の実施
の形態の回路に比べ、1/hFE(hFE:電流増幅
率)低減することを可能としている。
態の構成を示す。図3を参照して、本発明の実施の形態
においては、第3のトランジスタQ3のベースを、第6
のトランジスタQ6のエミッタに接続し、第6のトラン
ジスタQ6のベースをリファレンス電圧VRに接続、コ
レクタを高位側電源GNDに接続した構成とし、リファ
レンス電圧VRの負荷を、図2に示した前記第2の実施
の形態の回路に比べ、1/hFE(hFE:電流増幅
率)低減することを可能としている。
【0038】上記いずれの実施の形態においても、第3
のトランジスタQ3のベース、エミッタ、および第4の
トランジスタQ4のコレクタ、ベース、エミッタ各点の
電位は一定であり、第3のトランジスタQ3のコレクタ
電位は、図4における第3のトランジスタQ3のコレク
タの電位と同電位であるから、動作時のトランジスタの
寄生容量による影響は従来例と変わらず、動作速度を損
なうこともない。
のトランジスタQ3のベース、エミッタ、および第4の
トランジスタQ4のコレクタ、ベース、エミッタ各点の
電位は一定であり、第3のトランジスタQ3のコレクタ
電位は、図4における第3のトランジスタQ3のコレク
タの電位と同電位であるから、動作時のトランジスタの
寄生容量による影響は従来例と変わらず、動作速度を損
なうこともない。
【0039】
【発明の効果】以上説明したように、本発明のECL回
路によれば、トランジスタのコレクタ−エミッタ間耐圧
が小さくなった場合においても、電源電圧に対する耐性
を保持した回路を構成することができるという効果を奏
するものである。
路によれば、トランジスタのコレクタ−エミッタ間耐圧
が小さくなった場合においても、電源電圧に対する耐性
を保持した回路を構成することができるという効果を奏
するものである。
【図1】本発明の第1の実施の形態の回路構成を示す図
である。
である。
【図2】本発明の第2の実施の形態の回路構成を示す図
である。
である。
【図3】本発明の第3の実施の形態の回路構成を示す図
である。
である。
【図4】従来のECL回路の回路構成を示す図である。
Q1〜Q6 バイポーラトランジスタ R11〜R13 抵抗 GND 高位側電源 VEE 低位側電源 VCS1、VCS2 基準電圧端子 VIN 入力端子 OUT 出力端子 VR リファレンス電圧端子 VT 出力端子終端用電源
Claims (7)
- 【請求項1】ベースにそれぞれ入力信号とリファレンス
電圧が入力され、エミッタが共通に接続されたスイッチ
ングトランジスタ対と、 定電流源を構成する第1のトランジスタと、 ベースに基準電圧が印加され、コレクタが前記スイッチ
ングトランジスタ対の共通エミッタに接続され、エミッ
タが前記第1のトランジスタのコレクタに接続された第
2 のトランジスタと、 を備え、 前記基準電圧が、前記第1のトランジスタ及び前記第2
のトランジスタが飽和しない電圧とされてなる、 ことを
特徴とするECL回路。 - 【請求項2】前記第2のトランジスタのベースに印加さ
れる前記基準電電圧が、コレクタ及びベースが、前記ス
イッチングトランジスタ対の前記リファレンス電圧に接
続された第3のトランジスタのエミッタ電圧で与えられ
る、ことを特徴とする請求項1記載のECL回路。 - 【請求項3】前記第2のトランジスタのベースに印加さ
れる前記基準電圧が、コレクタが高位側電源電位に接続
され、ベースが前記スイッチングトランジスタ対の前記
リファレンス電圧に接続される第3のトランジスタのエ
ミッタ電圧で与えられる、ことを特徴とする請求項1記
載のECL回路。 - 【請求項4】前記定電流源が、前記第1のトランジスタ
と、該第1のトランジスタのエミッタと低位側電源電位
間に接続された第1の抵抗とから成る、ことを特徴とす
る請求項1記載のECL回路。 - 【請求項5】前記スイッチングトランジスタ対が、コレ
クタが高位側電源電位に接続され、ベースが入力端子が
接続された第4のトランジスタと、 コレクタが第2の抵抗を介して前記高位側電源電位に接
続され、ベースが前記リファレンス電圧端子が接続され
た第5のトランジスタと、 からなる、ことを特徴とする請求項1乃至3のいずれか
一に記載の ECL回路。 - 【請求項6】前記スイッチングトランジスタ対の前記リ
ファレンス電圧が印加される側のトランジスタの出力
に、エミッタフォロワ回路を設けたことを特徴とする請
求項1乃至3のいずれか一に記載のECL回路。 - 【請求項7】前記エミッタフォロワ回路が、コレクタが
高位側電源電位に接続され、ベースが、前記スイッチン
グトランジスタ対のリファレンス電圧が印加される側の
トランジスタのコレクタに接続され、エミッタが出力端
子が接続された第6のトランジスタと、該第6のトランジスタのエミッタと終端電位間に設けら
れた第3の抵抗とからなる、 ことを特徴とする請求項6
記載のECL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181184A JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ecl回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181184A JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ecl回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1013211A JPH1013211A (ja) | 1998-01-16 |
JP2806369B2 true JP2806369B2 (ja) | 1998-09-30 |
Family
ID=16096341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8181184A Expired - Fee Related JP2806369B2 (ja) | 1996-06-21 | 1996-06-21 | Ecl回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2806369B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58197921A (ja) * | 1982-04-26 | 1983-11-17 | シ−メンス・アクチエンゲゼルシヤフト | 論理素子 |
-
1996
- 1996-06-21 JP JP8181184A patent/JP2806369B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58197921A (ja) * | 1982-04-26 | 1983-11-17 | シ−メンス・アクチエンゲゼルシヤフト | 論理素子 |
Also Published As
Publication number | Publication date |
---|---|
JPH1013211A (ja) | 1998-01-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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