JPS6276544A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6276544A JPS6276544A JP21560485A JP21560485A JPS6276544A JP S6276544 A JPS6276544 A JP S6276544A JP 21560485 A JP21560485 A JP 21560485A JP 21560485 A JP21560485 A JP 21560485A JP S6276544 A JPS6276544 A JP S6276544A
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- JP
- Japan
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- transistors
- transistor
- circuit
- lateral pnp
- hysteresis
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ヒステリシス付コンパレータのラテラルＰＮＰトランジ
スタのベースを共通にし、一つの島に各トランジスタを
形成するようにし、回路面積を縮小する。
スタのベースを共通にし、一つの島に各トランジスタを
形成するようにし、回路面積を縮小する。
この発明は集積回路に組み込むコンパレータに係り、特
にヒステリシス特性を持たせたコンパレータの回路面積
を小さくした集積回路に関する。
にヒステリシス特性を持たせたコンパレータの回路面積
を小さくした集積回路に関する。
従来、コンパレータの特性にヒステリシスを持たせて入
力信号にノイズが乗った場合の誤動作を阻止することが
なされている。
力信号にノイズが乗った場合の誤動作を阻止することが
なされている。
第４図に半導体止積回路に搭載された従来のヒステリシ
スイ」コンパレータの一例の回路図を表している。第４
図において、Ａ、Ｂは入力端子、Ｅは出力端子でＧ Ｎ
Ｄ端子との間に出力信号が得られる。Ｖｃｅ は集
猜回路の高位の電源電圧である。
スイ」コンパレータの一例の回路図を表している。第４
図において、Ａ、Ｂは入力端子、Ｅは出力端子でＧ Ｎ
Ｄ端子との間に出力信号が得られる。Ｖｃｅ は集
猜回路の高位の電源電圧である。
このヒステリシス付」ン１＜”レータはＰＮＰトランジ
スタＱ４１． Ｑ４２． Ｑ４９． Ｑ４１０ 、
Ｑ４１１ 、 Ｑ４１２、及びＮＰＮ トランジ
スタＱ４３〜Ｑ／１８、及び抵抗Ｒ４１〜Ｒ４３を有す
る。
スタＱ４１． Ｑ４２． Ｑ４９． Ｑ４１０ 、
Ｑ４１１ 、 Ｑ４１２、及びＮＰＮ トランジ
スタＱ４３〜Ｑ／１８、及び抵抗Ｒ４１〜Ｒ４３を有す
る。
該回路は基本的には、入力回路のＰＮＰ トランジスタ
Ｑ４１、Ｑ４２、とスイッチ回路のコレクタ。
Ｑ４１、Ｑ４２、とスイッチ回路のコレクタ。
ベース交差接続のＮＰＮトランジスタＱ４３、Ｑ４４と
、ヒステリシス付与回路の抵抗Ｒ４２，Ｒ４３とダイオ
ード接続のＮＰＮ＋−ランジスタＱ４５． Ｑ４６で
構成される。ＰＮＰ トランジスタＱ４１０及びダイオ
ード接続のＰＮＰトランジスタＱ４９、抵抗Ｒ４１は」
二記入力回路及びスイッチ回路に定電流を供給する電源
回路であり、Ｑ４７． Ｑ４８． Ｑ４１１ は出
力取り出し回路及びその電源のトランジスタ、Ｑ４１２
はオーブンコレクタの出力トランジスタである。
、ヒステリシス付与回路の抵抗Ｒ４２，Ｒ４３とダイオ
ード接続のＮＰＮ＋−ランジスタＱ４５． Ｑ４６で
構成される。ＰＮＰ トランジスタＱ４１０及びダイオ
ード接続のＰＮＰトランジスタＱ４９、抵抗Ｒ４１は」
二記入力回路及びスイッチ回路に定電流を供給する電源
回路であり、Ｑ４７． Ｑ４８． Ｑ４１１ は出
力取り出し回路及びその電源のトランジスタ、Ｑ４１２
はオーブンコレクタの出力トランジスタである。
動作は、初め端子Ａの電位がＢより十分低く、従って、
Ｑ４１ベースの力の電位が十分低く、大部分の電流がＱ
４１に流れているとする。その電流はＲ４３，Ｑ４６に
流れる。Ｑ４４のベースの節点ＣはＲ４３の電圧降下と
Ｑ４６のエミッターベース電圧ＶＢＥだけ高くなり、Ｑ
４４はＯＮしている。従ってＱ４３のベースはＧＮＤに
なりＱ４３はＯＦＦである。
Ｑ４１ベースの力の電位が十分低く、大部分の電流がＱ
４１に流れているとする。その電流はＲ４３，Ｑ４６に
流れる。Ｑ４４のベースの節点ＣはＲ４３の電圧降下と
Ｑ４６のエミッターベース電圧ＶＢＥだけ高くなり、Ｑ
４４はＯＮしている。従ってＱ４３のベースはＧＮＤに
なりＱ４３はＯＦＦである。
この時、への電位が高くなり、０．４１のベース電位が
高くなったとする。その時、Ｑ４２の方に流れる電流が
増えるが、Ｑ４４のベースの節点Ｃの電圧は、Ｒ４３，
Ｑ４６に流れでいる電流でＲ４３の電圧降下＋Ｑ４６の
ＶＢＥだけ高いのでＱ４４がＯＮしており、Ｑ４２に流
れる電流を吸い取ってしまう。そのためＱ４４のベース
節点りの電位は直ぐには上がらない。
高くなったとする。その時、Ｑ４２の方に流れる電流が
増えるが、Ｑ４４のベースの節点Ｃの電圧は、Ｒ４３，
Ｑ４６に流れでいる電流でＲ４３の電圧降下＋Ｑ４６の
ＶＢＥだけ高いのでＱ４４がＯＮしており、Ｑ４２に流
れる電流を吸い取ってしまう。そのためＱ４４のベース
節点りの電位は直ぐには上がらない。
Ｑ４１のベース電位が十分高くなると、抵抗Ｒ４３とト
ランジスタＱ４６に流れる電流が少なくなり、Ｑ４４の
ベース節点の電位が下がり、トランジスタＱ４４が飽和
状態からぬけだして、活性状態になる。
ランジスタＱ４６に流れる電流が少なくなり、Ｑ４４の
ベース節点の電位が下がり、トランジスタＱ４４が飽和
状態からぬけだして、活性状態になる。
そして、Ｑ４４のコレクタ電圧が上がり、そして０騎で
吸いきれなくなった電流は抵抗Ｒ４２とダイオード接続
のトランジスタＱ４５側に流れるようになる。そして、
Ｑ４５のＶＢ□と抵抗Ｒ４２の電圧降下の和の電圧がか
かってトランジスタＱ４３のベース節点りにかかってト
ランジスタＱ４３が働きだす。Ｑ４３のコレクタ電流は
少ないからすぐ飽和し、そのコレクタ電位、従ってＱ４
４のベース節点Ｃの電位をＧＮＤに落とす。Ｑ、４４の
コレクタ電位がますます上がり、従ってＱ４３のベース
電位はますます上がってそこでトランジスタＱ４３とト
ランジスタＱ４４が切り替わる。第６図にその動作を波
形図で示している。
吸いきれなくなった電流は抵抗Ｒ４２とダイオード接続
のトランジスタＱ４５側に流れるようになる。そして、
Ｑ４５のＶＢ□と抵抗Ｒ４２の電圧降下の和の電圧がか
かってトランジスタＱ４３のベース節点りにかかってト
ランジスタＱ４３が働きだす。Ｑ４３のコレクタ電流は
少ないからすぐ飽和し、そのコレクタ電位、従ってＱ４
４のベース節点Ｃの電位をＧＮＤに落とす。Ｑ、４４の
コレクタ電位がますます上がり、従ってＱ４３のベース
電位はますます上がってそこでトランジスタＱ４３とト
ランジスタＱ４４が切り替わる。第６図にその動作を波
形図で示している。
端子Ａ、Ｂ’の差電圧Ｂ −Ａが図のように、減少し、
次に上昇する場合を考えると、節点Ｃ，Ｄの電位は図の
様に、Ｂ−Ａが０になってトランジスタＱｌとトランジ
スタＱ４２の電流がバランスしてもトランジスタＱ４２
のコレクタ電流はＱ４４を通して全部ＧＮＤに落として
いるから、Ｑ４３はＯＦＦしたままで電流は依然として
Ｑ４４を流れる。端子Ｂの電位がますます下がり、Ｑ／
ＩＩの電流がさらに少なくなると、その分Ｃ点の電位が
下がり、トランジスタＱ４３に電流がながれ始める。そ
して、ますますＱ４４のコレクタ電位が上がって、Ｑ４
３が結局ＯＮＬ、Ｑ４４がＯＦＦとなり、反転する。そ
の結果、出力端子Ｅには図のＥのような波形が現れ、Ｂ
−Ａがバランスした点からトランジスタＱ４３、Ｑ４４
が反転するのに図示ａだけ差があり、−万Ｂ−Ａが増加
に転じる場合図示すだけ差が付かなければＱ４３、Ｑ４
４は反転しない。このａ、ｂがヒステリシスである。普
通抵抗Ｒ４２とＲ４３は同じ値にするのでａ＝ｂである
。
次に上昇する場合を考えると、節点Ｃ，Ｄの電位は図の
様に、Ｂ−Ａが０になってトランジスタＱｌとトランジ
スタＱ４２の電流がバランスしてもトランジスタＱ４２
のコレクタ電流はＱ４４を通して全部ＧＮＤに落として
いるから、Ｑ４３はＯＦＦしたままで電流は依然として
Ｑ４４を流れる。端子Ｂの電位がますます下がり、Ｑ／
ＩＩの電流がさらに少なくなると、その分Ｃ点の電位が
下がり、トランジスタＱ４３に電流がながれ始める。そ
して、ますますＱ４４のコレクタ電位が上がって、Ｑ４
３が結局ＯＮＬ、Ｑ４４がＯＦＦとなり、反転する。そ
の結果、出力端子Ｅには図のＥのような波形が現れ、Ｂ
−Ａがバランスした点からトランジスタＱ４３、Ｑ４４
が反転するのに図示ａだけ差があり、−万Ｂ−Ａが増加
に転じる場合図示すだけ差が付かなければＱ４３、Ｑ４
４は反転しない。このａ、ｂがヒステリシスである。普
通抵抗Ｒ４２とＲ４３は同じ値にするのでａ＝ｂである
。
〔発明が解決しようとする問題点〕
ところが、集積回路を設計する場合第４図の回路のＰＮ
ＰトランジスタとＮＰＮ トランジスタとを入れ換えた
い場合がある。その場合、回路は第５図のようになり、
Ｑｌ、Ｑ２、Ｑ９〜Ｑ１３がＮＰＮトランジスタであり
、Ｑ３〜Ｑ８がＰＮＰトランジスタであり、抵抗Ｒ２，
Ｒ３がヒステリシス付与回路の抵抗、Ｒ１が入力回路と
スイッチ回路の電源の抵抗である。動作は第４図の回路
と同じである。この回路をラテラルトランジスタで実現
することを考えると、 トランジスタＱ７、Ｑ５、Ｑ３は第３図のようになる。
ＰトランジスタとＮＰＮ トランジスタとを入れ換えた
い場合がある。その場合、回路は第５図のようになり、
Ｑｌ、Ｑ２、Ｑ９〜Ｑ１３がＮＰＮトランジスタであり
、Ｑ３〜Ｑ８がＰＮＰトランジスタであり、抵抗Ｒ２，
Ｒ３がヒステリシス付与回路の抵抗、Ｒ１が入力回路と
スイッチ回路の電源の抵抗である。動作は第４図の回路
と同じである。この回路をラテラルトランジスタで実現
することを考えると、 トランジスタＱ７、Ｑ５、Ｑ３は第３図のようになる。
ラテラルＰＮＰ ）ランジスクの特性上ベース共通だと
同じ島に作れるが、トランジスタＱ３のベースとＱ５、
Ｑｌのベース間に抵抗Ｒ２が入るのでＱ３は別の、１に
つくらなければならない。
同じ島に作れるが、トランジスタＱ３のベースとＱ５、
Ｑｌのベース間に抵抗Ｒ２が入るのでＱ３は別の、１に
つくらなければならない。
従って、第３図の様に、アイソレーションの幅とトラン
ジスタＱ３のアイソ１／−ジョンとコレクタの間隔の和
のスペーサをとらなければならない。
ジスタＱ３のアイソ１／−ジョンとコレクタの間隔の和
のスペーサをとらなければならない。
これは集積度向上の点で不利である。
従って、本発明は、従来の第５図の回路はラテラルトラ
ンジスタで構成する場合に、面積的に不利であったとい
う一ヒ記問題を解決しようとするものである。
ンジスタで構成する場合に、面積的に不利であったとい
う一ヒ記問題を解決しようとするものである。
本発明においては、ラテラルトランジスタの特性を考慮
して、第５図の回路を改良し、ラテラルＰＮＰ トラン
ジスタのベースを共通にし、一つの島に各トランジスタ
を形成するようにするものである。即ち、本発明は、検
出すべき信号を印加する１対の入力端子と、該端子にそ
れぞれのベースが接続したエミッタ共通接続の１対のＮ
Ｐ Ｎ トランジスタと、該トランジスタに定電流を
供給する回路と、入力の該トランジスタのコレクタにそ
れぞれのコレクタが接続し、それぞれのベースとコレク
タを交差接続した第１及び第２のラテラルＰＮＰトラン
ジスタと、該各トランジスタと各々ベースを共通にし、
べ一實りタをショートし前記それぞれの交差接続のラテ
ラルＰＮＰ トランジスタのコレクタと入力トランジス
タのコレクタに接続した第３及び第４のラテラルＰＮＰ
トランジスタと、該第３及び第４のラテラルＰＮＰ
トランジスタのエミッタと高位の電源との間に各々挿入
された抵抗とを含むヒステリシス付コンパレータを有す
る集積回路を提供する。
して、第５図の回路を改良し、ラテラルＰＮＰ トラン
ジスタのベースを共通にし、一つの島に各トランジスタ
を形成するようにするものである。即ち、本発明は、検
出すべき信号を印加する１対の入力端子と、該端子にそ
れぞれのベースが接続したエミッタ共通接続の１対のＮ
Ｐ Ｎ トランジスタと、該トランジスタに定電流を
供給する回路と、入力の該トランジスタのコレクタにそ
れぞれのコレクタが接続し、それぞれのベースとコレク
タを交差接続した第１及び第２のラテラルＰＮＰトラン
ジスタと、該各トランジスタと各々ベースを共通にし、
べ一實りタをショートし前記それぞれの交差接続のラテ
ラルＰＮＰ トランジスタのコレクタと入力トランジス
タのコレクタに接続した第３及び第４のラテラルＰＮＰ
トランジスタと、該第３及び第４のラテラルＰＮＰ
トランジスタのエミッタと高位の電源との間に各々挿入
された抵抗とを含むヒステリシス付コンパレータを有す
る集積回路を提供する。
本発明において、ベースを共通にすることにより、ラテ
ラルＰＮＰ ！−ランジスタを一つの島に形成すること
が可能になり、従来のように余分な面積をとらず、ヒス
テリシス付コンパレータに要する回路の面積をそれだけ
縮小することが可能になる。
ラルＰＮＰ ！−ランジスタを一つの島に形成すること
が可能になり、従来のように余分な面積をとらず、ヒス
テリシス付コンパレータに要する回路の面積をそれだけ
縮小することが可能になる。
第１図に本発明の実施例の回路図を示している。
図において、各部の符号は第５図と統一してあり、同一
部分には同一符号で指示している。
部分には同一符号で指示している。
第１図はＮＰＮ トランジスタについては第５図と全く
同じであるが、ＰＮＰ トランジスタ及び抵抗について
は変更部分を「′」をつけて表しである。
同じであるが、ＰＮＰ トランジスタ及び抵抗について
は変更部分を「′」をつけて表しである。
即ち、ヒステリシス付与の抵抗Ｒ２’、Ｒ３’をそれぞ
れトランジスタＱ３ ’、Ｑ４ ’のエミッタ側に配置
した構成にしている。その結果、トランジスタＱ３’、
Ｑ５’及びＱｌのベースが共通であり、トランジスタＱ
４’、Ｑ６’及びＱ８のベースが共通である。従って、
各トランジスタをラテラルＰＮＰ トランジスタで構成
する場合、トランジスタＱ３’、Ｑ５’及びＱｌを一つ
の島に、またトランジスタＱ４’、Ｑ６’及びＱ８を他
の一つの島に形成することができる。それを第２図に図
示している。
れトランジスタＱ３ ’、Ｑ４ ’のエミッタ側に配置
した構成にしている。その結果、トランジスタＱ３’、
Ｑ５’及びＱｌのベースが共通であり、トランジスタＱ
４’、Ｑ６’及びＱ８のベースが共通である。従って、
各トランジスタをラテラルＰＮＰ トランジスタで構成
する場合、トランジスタＱ３’、Ｑ５’及びＱｌを一つ
の島に、またトランジスタＱ４’、Ｑ６’及びＱ８を他
の一つの島に形成することができる。それを第２図に図
示している。
第１図の回路の動作は第４図、第５図の回路と同様であ
り、入力端子Ｂが端子Ａより十分電位が高くなった後は
、ＱｌがＯＮで、Ｑ２がＯＦＦであり、共通接続のトラ
ンジスタＱ３ ’、Ｑ５ ’、Ｑｌのベース電位は十分
低いからいずれもＯＮ状態であり、一方共通ベース接続
のトランジスタＱ４′、Ｑ６′、Ｑ８のベースはトラン
ジスタＱ５’によりＶｃｃ に引き上げられているか
らいずれもＯＦＦである。逆に端子Ａの方が十分電位が
高くなった後は、この逆でトランジスタＱ３’、Ｑ５’
Ｑ７がＯＦＦとなり、トランジスタＱ４．Ｑ６゜Ｑ８が
ＯＮとなる。従って、ｂＮ４子Ｂが十分電位が高い時、
出力のトランジスタＱ１２は０Ｎ＝ＱＩ３はＯＦＦとな
り、−万端子への方が十分電位が高いとＱｌがＯＦＦ、
Ｑ８がＯＮでＱｌ３のベースが高電位になり、Ｑｌ３が
ＯＮ状態になり出力端子ＥをＧＮＤに落とす。
り、入力端子Ｂが端子Ａより十分電位が高くなった後は
、ＱｌがＯＮで、Ｑ２がＯＦＦであり、共通接続のトラ
ンジスタＱ３ ’、Ｑ５ ’、Ｑｌのベース電位は十分
低いからいずれもＯＮ状態であり、一方共通ベース接続
のトランジスタＱ４′、Ｑ６′、Ｑ８のベースはトラン
ジスタＱ５’によりＶｃｃ に引き上げられているか
らいずれもＯＦＦである。逆に端子Ａの方が十分電位が
高くなった後は、この逆でトランジスタＱ３’、Ｑ５’
Ｑ７がＯＦＦとなり、トランジスタＱ４．Ｑ６゜Ｑ８が
ＯＮとなる。従って、ｂＮ４子Ｂが十分電位が高い時、
出力のトランジスタＱ１２は０Ｎ＝ＱＩ３はＯＦＦとな
り、−万端子への方が十分電位が高いとＱｌがＯＦＦ、
Ｑ８がＯＮでＱｌ３のベースが高電位になり、Ｑｌ３が
ＯＮ状態になり出力端子ＥをＧＮＤに落とす。
そして、入力端子Ａ、Ｂの電位が変わって、スイッチ回
路Ｑ３．Ｑ４が切り替わる時には、前記と同様にトラン
ジスタＱ３のベース−エミッタ電圧ＶＢＥと抵抗Ｒ２の
電圧降下のためＡ、Ｂがバランスしてもベースの節点り
の電位はすぐには下がらず、また、逆の場合節点Ｃの電
位がすぐには下がらずヒステリシス特性が生ずる。
路Ｑ３．Ｑ４が切り替わる時には、前記と同様にトラン
ジスタＱ３のベース−エミッタ電圧ＶＢＥと抵抗Ｒ２の
電圧降下のためＡ、Ｂがバランスしてもベースの節点り
の電位はすぐには下がらず、また、逆の場合節点Ｃの電
位がすぐには下がらずヒステリシス特性が生ずる。
以上のように、本発明によればヒステリシス付コンパレ
ータをラテラルトランジスタで構成するとき、スイッチ
回路のＰＮＰトランジスタとヒステリシス付与抵抗回路
のＰＮＰ トランジスタとを同一の島に形成出来るので
回路の所要面積を低減できるという効果が得られる。
ータをラテラルトランジスタで構成するとき、スイッチ
回路のＰＮＰトランジスタとヒステリシス付与抵抗回路
のＰＮＰ トランジスタとを同一の島に形成出来るので
回路の所要面積を低減できるという効果が得られる。
第１図は本発明の実施例のヒステリシス付コンパレータ
の回路図、第２図は第１図の回路を実現した集積回路上
の部分配置を示す図、第３図は従来のヒステリシス付コ
ンパレータの集積回路上の部分配置図、第４図は従来例
１の回路図、第５図は従来例２の回路図、第６図はヒス
テリシス付コンパレータの特性を示す波形図 主な符号 Ｑ３〜Ｑ８、Ｑ３’、Ｑ４’・・・ラテラルＰＮＰ ト
ランジスタ Ｒ２，Ｒ３、Ｒ２’、Ｒ３’・−・ヒステリシスを付与
する抵抗 Ａ、Ｂ・・・入力端子 Ｅ・・・出力端子 Ｑｌ、Ｑ２、Ｑ９〜Ｑ１３・・・ＮＰＮトランジスタＶ
ｃｃ ・・・高位の電源電圧 ＧＮＤ・・・接地
の回路図、第２図は第１図の回路を実現した集積回路上
の部分配置を示す図、第３図は従来のヒステリシス付コ
ンパレータの集積回路上の部分配置図、第４図は従来例
１の回路図、第５図は従来例２の回路図、第６図はヒス
テリシス付コンパレータの特性を示す波形図 主な符号 Ｑ３〜Ｑ８、Ｑ３’、Ｑ４’・・・ラテラルＰＮＰ ト
ランジスタ Ｒ２，Ｒ３、Ｒ２’、Ｒ３’・−・ヒステリシスを付与
する抵抗 Ａ、Ｂ・・・入力端子 Ｅ・・・出力端子 Ｑｌ、Ｑ２、Ｑ９〜Ｑ１３・・・ＮＰＮトランジスタＶ
ｃｃ ・・・高位の電源電圧 ＧＮＤ・・・接地
Claims (1)
- 【特許請求の範囲】 検出すべき信号を印加する１対の入力端子と、該入力端
子にそれぞれのベースが接続し、エミッタを共通接続し
た１対のＮＰＮトランジスタと、該１対のＮＰＮトラン
ジスタに定電流を供給する回路と、 該１対のＮＰＮトランジスタのコレクタにそれぞれのコ
レクタが接続し、それぞれのベースとコレクタを交差接
続した第１及び第２のラテラルＰＮＰトランジスタと、 該第１及び第２のラテラルＰＮＰトランジスタとそれぞ
れベースを共通にし、ベース−コレクタ間をショートし
てそれぞれ前記第１及び第２のラテラルＰＮＰトランジ
スタのコレクタと前記１対のＮＰＮトランジスタのコレ
クタに接続した第３及び第４のラテラルＰＮＰトランジ
スタと、該第３及び第４のラテラルＰＮＰトランジスタ
のエミッタと高位の電源との間に挿入された抵抗とを含
むヒステリシス付コンパレータを有することを特徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21560485A JPS6276544A (ja) | 1985-09-28 | 1985-09-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21560485A JPS6276544A (ja) | 1985-09-28 | 1985-09-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276544A true JPS6276544A (ja) | 1987-04-08 |
Family
ID=16675179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21560485A Pending JPS6276544A (ja) | 1985-09-28 | 1985-09-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255600B1 (en) | 1993-03-01 | 2001-07-03 | The Board Of Trustees Of The University Of Arkansas | Electronic interconnection medium having offset electrical mesh plane |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359352A (en) * | 1976-11-09 | 1978-05-29 | Mitsubishi Electric Corp | Comparator |
| JPS5913223A (ja) * | 1982-07-15 | 1984-01-24 | Daicel Chem Ind Ltd | エレクトロクロミツク表示装置 |
| JPS59132223A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | ヒステリシスアンプ |
-
1985
- 1985-09-28 JP JP21560485A patent/JPS6276544A/ja active Pending
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| US6297460B1 (en) | 1993-03-01 | 2001-10-02 | The Board Of Trustees Of The University Of Arkansas | Multichip module and method of forming same |
| US6388200B2 (en) | 1993-03-01 | 2002-05-14 | The Board Of Trustees Of The University Of Arkansas | Electronic interconnection medium having offset electrical mesh plane |
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