JP3656505B2 - Cmos定電圧回路 - Google Patents
Cmos定電圧回路 Download PDFInfo
- Publication number
- JP3656505B2 JP3656505B2 JP2000062860A JP2000062860A JP3656505B2 JP 3656505 B2 JP3656505 B2 JP 3656505B2 JP 2000062860 A JP2000062860 A JP 2000062860A JP 2000062860 A JP2000062860 A JP 2000062860A JP 3656505 B2 JP3656505 B2 JP 3656505B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- constant voltage
- mos transistor
- voltage
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Electrical Variables (AREA)
Description
【発明の属する技術分野】
本発明は定電圧を発生するCMOS回路に関し、特に定電圧エラーを起こす動作安定点が存在することを防いだ定電圧回路に関するものである。
【0002】
【従来の技術】
縦型寄生トランジスタを利用する従来のCMOS定電圧回路の一つを図3に示してある。電源電圧VDDは端子11に印加され、回路接地は端子12において設定され、それはCMOS集積回路の基板に対応している。トランジスタQ11及びQ12は寄生PNPトランジスタであり、その各々はそのコレクタとしてIC基板を使用し、そのベースとしてNウェルを使用し、且つそのエミッタとしてP型ドレイン・ソース領域を使用する。また、Q11とQ12は同一形状のトランジスタであり、Q12はQ11のN倍のエミッタ面積を有する。MOSトランジスタQ13はPchMOSトランジスタであり、抵抗R11とR12は同一の抵抗値を有する。差動増幅器14の入力端は、同じ値の抵抗R11とR12を横断して接続されており、且つその出力端子14cは抵抗R11とR12に電流を流す為のMOSトランジスタQ13のゲートにフィードバックされる。抵抗R14は電源立ち上げ時にMOSトランジスタQ13を起動させるためのトリガー抵抗であり、電源電圧VDDがMOSトランジスタQ13のスレッショルド電圧VTを超えるとQ13に電流が流れ、抵抗R11及びR12に電流が流れはじめ、差動増幅器の入力電圧が発生する。先のフィードバックのため、ノード14a及びノード14bにおける差動入力を横断しての電位は等しくなる。接地電位とR11とR12の共通接続点15との間の電位がCMOS定電圧回路の出力電圧V10である。
【0003】
図3の従来の定電圧回路における出力電圧V10は、次の式によって示される。
【0004】
V10=VBE11+I11・R11 ・・・(1)
ここでVBE11はトランジスタQ11のベース・エミッタ間電圧、I11は抵抗R11に流れる電流である。また、ノード14a及びノード14bにおける電位が等しく、差動増幅器14の入力には電流が流れないことから(増幅器14が無限の入力インピーダンスをもつものと仮定する。)、抵抗R12に流れる電流をI12とすると次の式が成り立つ。
【0005】
I11=I12=(VBE11−VBE12)/R13 ・・・(2)
さらに、バイポーラトランジスタでは、ベース・エミッタ間電圧は次の式で示される。
【0006】
VBE=kT/Q・lnI/Is ・・・(3)
ここで、kはボルツマン定数、Tは絶対温度、Qは電子の素電荷、Isは飽和電流、Iはトランジスタの電流である。従って、次の式が成り立つ。
【0007】
ここで、A11、A12はそれぞれQ11、Q12のエミッタ面積である。式(3)及び式(4)により、式(1)は次の式となる。
【0008】
V10=VBE11+(R11/R13)・(kT/Q)・ln(A12/A11)・・・(5)
【0009】
【発明が解決しようとする課題】
しかしながら、CMOS集積回路において図3に例示した従来の定電圧回路の出力端子15は通常MOSトランジスタのゲートに接続されるだけで、浮遊容量のみとなり、放電パスは寄生バイポーラトランジスタQ11とQ12だけである。従って、電源ノイズ等の原因で一旦MOSトランジスタQ13がOFFしてしまうと、出力端子15の電圧はQ11及びQ12を通して放電を始める。しかし、出力端子15の電圧が低くなってくるとQ11及びQ12のインピーダンスが高くなり、電流が流れなくなる。このとき、差動増幅器14の入力を構成するMOSトランジスタのVTにずれがあり、例えば、正入力端子を構成するMOSトランジスタのVTが、負入力端子を構成するMOSトランジスタのVTより大きかったとすると差動増幅器14の出力端子14cの電圧はHighとなり、ゲートが14cに接続されたQ13はOFFとなる。したがって前記フィードバックは正帰還がかかった状態で安定してしまう。すなわち定電圧エラーを起こす動作安定点が存在するのである。
【0010】
本発明は、比較的簡単な回路構成により、上記従来の課題を解決することのできるCMOS定電圧回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明においては、増幅器の出力端子と接地端子の間にトリガー抵抗を備えるのではなく、第1抵抗と第2抵抗の共通接続点と電源端子の間、または第1抵抗と第2抵抗の共通接続点と電源に接続されたカレントミラーを構成するMOSトランジスタのゲートとの間にトリガー抵抗を備えたものである。この構成により、常に第1抵抗と第2抵抗に電流が流れ、定電圧エラーを起こす動作安定点が存在するという欠点を解消することのできるCMOS定電圧回路が得られる。
【0012】
【発明の実施の形態】
以下、添付の図面を参考に、本発明の具体的実施の形態について詳細に説明する。
【0013】
図1は本発明の請求項1に記載の発明の一実施例であるCMOS定電圧回路の一例を示すものである。図1において縦型寄生バイポーラトランジスタQ1、Q2及びMOSトランジスタQ3及び、抵抗R1、R2、R3及び増幅器4により構成される定電圧回路3は図3の従来技術と同様であり、トリガー抵抗R4は抵抗R1とR2の共通接続点5と電源端子1の間に接続される。この例で示されるCMOS定電圧回路の動作は以下の如くである。電源電圧VDDを印加していき、その電圧が縦型寄生バイポーラトランジスタQ1及びQ2のスレッショルド電圧を超えるとQ1、Q2に電流が流れる。従って、R4を通して電流I4がR1から接地電位までの経路、R2から接地電位までの経路においてそれぞれのインピーダンスに応じて分割されてR1及びR2に流れる。R1、R2に電流が流れるため、増幅器4の入力端子であるノード4aとノード4bに電圧が発生し、増幅器4の出力に電圧が発生する。増幅器4の出力端子4cはMOSトランジスタQ3のゲートに接続されているので、出力端子4cの電圧に応じた電流I3がQ3に流れる。次にI3とI4が足し合わさった電流が分割されてR1、R2に流れ、その電流に応じて電圧降下が発生し、増幅器4の入力端子4a、4bの電圧が変化し、出力端子4cの電圧が変化する。すなわち、Q3の電流が変化し再びR1、R2による電圧降下の量が変化する。
【0014】
以上のようなフィードバックが増幅器4の入力端子であるノード4a及び4bの電圧が等しくなるまで繰り返される。動作安定点における抵抗R1、R2に流れる電流I1、I2及び出力電圧V0は、従来の技術と同様に次式で示される。
【0015】
I1=I2=(VBE1−VBE2)/R3 ・・・(6)
V0=VBE1+R1/R3・(kT/Q)・ln(A2/A1) ・・・(7)
VBE1、VBE2はトランジスタQ1、Q2のベース・エミッタ間電圧、I1、I2は抵抗R1、R2に流れる電流、A1、A2はトランジスタQ1、Q2のエミッタ面積である。つまり、図1に例示される回路構成の動作安定点において、R1、R2に流れる電流は等しく、その電流はトランジスタQ1とQ2のベース・エミッタ間電圧の差と抵抗R3によって決まり、その結果、出力電圧V0が決定する。
【0016】
ここで、電源ノイズ等の原因でMOSトランジスタQ3がOFFしてしまった場合を考える。Q3がOFFしてしまっても、図3に例示した従来技術の回路構成とは異なり、出力端子5と電源端子1との間に抵抗R4が挿入されているため、抵抗R1及びR2には電流が常に供給される。したがって、Q3がOFFした場合には、R1から接地電位までの経路、R2から接地電位までの経路において、それぞれのインピーダンスに応じた電流が流れるため、増幅器4の入力端子4a及び4bの電圧に差が生じ、再び、4aと4bの電圧が等しくなるまで、上記で説明したフィードバックが機能することになる。すなわち、図3の従来技術の説明で述べたような、定電圧エラーを起こす動作安定点は存在せず、期待する電圧でのみ安定することになる。
【0017】
図2は本発明の請求項2に記載の発明の一実施例であるCMOS定電圧回路の一例を示すものである。図2において図1と同一符号の構成要素は同一の機能を有する。トリガー抵抗R5は抵抗R1とR2の共通接続点5と電源に接続されているカレントミラーを構成するMOSトランジスタQ4及びQ5のゲートとの間に接続される。この例で示されるCMOS定電圧回路の動作は基本的には図1の説明で述べたものと同様であるが、抵抗R1及びR2に電流が流れ始める電源電圧が異なる。トリガー抵抗R5の一端は電源端子1ではなくカレントミラー6を構成するMOSトランジスタのゲートに接続されており、カレントミラーの一次側MOSトランジスタはゲートとドレインが短絡されているため、電源電圧VDDが縦型寄生バイポーラトランジスタQ1及びQ2のスレッショルド電圧とMOSトランジスタQ4のスレッショルド電圧の合計した電圧を超えた時点からQ4のドレインを通して抵抗R5に電流I5が流れ始め、I5が分割されてR1、R2にそれぞれ流れる。
【0018】
図2の例において電源ノイズ等の原因でMOSトランジスタQ3がOFFしてしまった場合、MOSトランジスタQ4のドレイン及び抵抗R5を通して抵抗R1及びR2に電流が常に供給されるため図1の説明で述べたような理由により、定電圧エラーを起こす動作安定点は存在せず、期待する電圧でのみ安定する。さらに図2の例において、図1の例より有効な点は、トリガー抵抗の大きさにある。図1、図2のどちらも抵抗R1、R2に供給される電流は、動作安定点で一定であり、トリガー抵抗R4、R5に流れる電流も一定になる。すなわち、トリガー抵抗の値が小さすぎると、電流が多く流れてしまいMOSトランジスタQ3からの電流が不要となり、結果フィードバックがなりたたなくなる可能性が生じる。これを防ぐため、トリガー抵抗はある程度大きな値をもたせなければならない。図1のトリガー抵抗R4は電源端子1と出力端子5との間に挿入されているが、図2のトリガー抵抗は出力端子5とMOSトランジスタQ4のゲート、すなわち電源電圧からスレッショルド電圧VTだけ下がった電圧のノードとの間に挿入されている。したがって、トリガー抵抗から抵抗R1及びR2に供給する電流が同じだとするとR5の方が小さい値で実現できることになる。小さな値の抵抗ということは、シート抵抗値が同じならマスク設計上でも少ない面積で実現できるという効果が得られるのである。
【0019】
なお、図1、図2の本発明の具体的実施形態についてはスタンダードなNウェルCMOSプロセスを用いて説明したが、PウェルCMOSプロセスについても同様に実現が可能である。
【0020】
以上、本発明の具体的実施の形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能であり、また何れかの特定の抵抗値及びバイアス電圧値に制限されるべきものではない。
【0021】
【発明の効果】
以上のように本発明は、第1抵抗と第2抵抗の共通接続点と電源端子の間、または第1抵抗と第2抵抗の共通接続点と電源に接続されたカレントミラーを構成するMOSトランジスタのゲートとの間にトリガー抵抗を備えることにより、唯一の動作安定点を持つという優れたCMOS定電圧回路を実現できるものである。
【図面の簡単な説明】
【図1】本発明の請求項1に記載の発明の一実施例であるCMOS定電圧回路の一例を示す回路図
【図2】本発明の請求項2に記載の発明の一実施例であるCMOS定電圧回路の一例を示す回路図
【図3】従来のCMOS定電圧回路の一例を示す回路図
【符号の説明】
1 電源端子
2 接地端子
3 定電圧回路
4 増幅器
4a 増幅器負入力端子
4b 増幅器正入力端子
4c 増幅器出力端子
Q1、Q2 縦型寄生トランジスタ
Q3 MOSトランジスタ(第1のMOSトランジスタ)
R1〜R3 抵抗(第1〜第3の抵抗)
R4、R5 トリガー抵抗(第4、第5の抵抗)
5 出力端子
6 カレントミラー
Q4、Q5 MOSトランジスタ
Claims (1)
- CMOS電圧源回路において、第1及び第2寄生バイポーラトランジスタが備えられており、前記第1及び第2寄生バイポーラトランジスタは、基板をコレクタとし、前記基板内のウェルをベースとし、前記ウェル内の拡散領域をエミッタとする縦型バイポーラトランジスタ構造を有しており、前記第1及び第2寄生バイポーラトランジスタのベースは各々のコレクタに接続されており、前記第1寄生バイポーラトランジスタのエミッタへ接続されている一端を持った第1抵抗が備えられており、前記第2寄生バイポーラトランジスタのエミッタへ接続される一端を持った第3抵抗が備えられており、ソースを電源に接続した第1MOSトランジスタのドレインへ接続されると共に前記第1抵抗の他端へ接続された一端を持っており、且つ前記第3抵抗の他端へ接続された他端を持っている第2抵抗が備えられており、前記電源へ接続されたカレントミラーが備えられており、前記第1抵抗及び第2抵抗の共通接続点へ接続された一端を持っており、且つ前記カレントミラーを構成するMOSトランジスタのゲートへ接続された他端を持っている第5抵抗が備えられており、前記第1抵抗及び第1寄生バイポーラトランジスタの共通接続点及び、前記第2抵抗及び第3抵抗の共通接続点を入力端とした増幅器が備えられており、前記増幅器の出力端は前記第1MOSトランジスタのゲートへ接続されており、接地電位と前記第1抵抗及び第2抵抗の共通接続点との間の電位を定電圧としたことを特徴とするCMOS定電圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000062860A JP3656505B2 (ja) | 2000-03-08 | 2000-03-08 | Cmos定電圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000062860A JP3656505B2 (ja) | 2000-03-08 | 2000-03-08 | Cmos定電圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001249728A JP2001249728A (ja) | 2001-09-14 |
JP3656505B2 true JP3656505B2 (ja) | 2005-06-08 |
Family
ID=18582816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000062860A Expired - Fee Related JP3656505B2 (ja) | 2000-03-08 | 2000-03-08 | Cmos定電圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3656505B2 (ja) |
-
2000
- 2000-03-08 JP JP2000062860A patent/JP3656505B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001249728A (ja) | 2001-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0194031B1 (en) | Cmos bandgap reference voltage circuits | |
JPH06175742A (ja) | 基準電圧発生回路 | |
JP2843832B2 (ja) | 演算増幅器回路 | |
CN102622038B (zh) | 带隙基准电压源电路和带隙基准电压源 | |
JPH05173659A (ja) | バンドギャップ参照回路装置 | |
KR20070080153A (ko) | 딥 엔웰 씨모스 공정으로 구현한 수직형 바이폴라 정션트랜지스터를 이용한 전압 기준 회로 및 전류 기준 회로 | |
JPH0727425B2 (ja) | 電圧発生回路 | |
US6242897B1 (en) | Current stacked bandgap reference voltage source | |
US4931718A (en) | CMOS voltage reference | |
US5187395A (en) | BIMOS voltage bias with low temperature coefficient | |
US5485074A (en) | High ratio current mirror with enhanced power supply rejection ratio | |
JP3656505B2 (ja) | Cmos定電圧回路 | |
KR100292924B1 (ko) | 전류원 회로 | |
JPS63214009A (ja) | 複合トランジスタ | |
Jiang et al. | A 1.2 V bandgap reference based on transimpedance amplifier | |
JPH09105763A (ja) | コンパレータ回路 | |
JP4852435B2 (ja) | 定電流源 | |
JP3176053B2 (ja) | 電流源回路 | |
US6020731A (en) | Constant voltage output circuit which determines a common base electric potential for first and second bipolar transistors whose bases are connected | |
JP4119076B2 (ja) | 基準電圧発生回路 | |
JP2772069B2 (ja) | 定電流回路 | |
CN113589874A (zh) | 无片外电容的线性电源集成电路及无线充电设备 | |
JPS63178611A (ja) | 利得制御回路 | |
JPH0477329B2 (ja) | ||
JPH0646370B2 (ja) | 定電流回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050215 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |