JP3656505B2 - Ｃｍｏｓ定電圧回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は定電圧を発生するＣＭＯＳ回路に関し、特に定電圧エラーを起こす動作安定点が存在することを防いだ定電圧回路に関するものである。
【０００２】
【従来の技術】
縦型寄生トランジスタを利用する従来のＣＭＯＳ定電圧回路の一つを図３に示してある。電源電圧ＶＤＤは端子１１に印加され、回路接地は端子１２において設定され、それはＣＭＯＳ集積回路の基板に対応している。トランジスタＱ₁₁及びＱ₁₂は寄生ＰＮＰトランジスタであり、その各々はそのコレクタとしてＩＣ基板を使用し、そのベースとしてＮウェルを使用し、且つそのエミッタとしてＰ型ドレイン・ソース領域を使用する。また、Ｑ₁₁とＱ₁₂は同一形状のトランジスタであり、Ｑ₁₂はＱ₁₁のＮ倍のエミッタ面積を有する。ＭＯＳトランジスタＱ₁₃はＰｃｈＭＯＳトランジスタであり、抵抗Ｒ₁₁とＲ₁₂は同一の抵抗値を有する。差動増幅器１４の入力端は、同じ値の抵抗Ｒ₁₁とＲ₁₂を横断して接続されており、且つその出力端子１４ｃは抵抗Ｒ₁₁とＲ₁₂に電流を流す為のＭＯＳトランジスタＱ₁₃のゲートにフィードバックされる。抵抗Ｒ₁₄は電源立ち上げ時にＭＯＳトランジスタＱ₁₃を起動させるためのトリガー抵抗であり、電源電圧ＶＤＤがＭＯＳトランジスタＱ₁₃のスレッショルド電圧ＶＴを超えるとＱ₁₃に電流が流れ、抵抗Ｒ₁₁及びＲ₁₂に電流が流れはじめ、差動増幅器の入力電圧が発生する。先のフィードバックのため、ノード１４ａ及びノード１４ｂにおける差動入力を横断しての電位は等しくなる。接地電位とＲ₁₁とＲ₁₂の共通接続点１５との間の電位がＣＭＯＳ定電圧回路の出力電圧Ｖ₁₀である。
【０００３】
図３の従来の定電圧回路における出力電圧Ｖ₁₀は、次の式によって示される。
【０００４】
Ｖ₁₀＝Ｖ_BE11＋Ｉ₁₁・Ｒ₁₁ ・・・（１）
ここでＶ_BE11はトランジスタＱ₁₁のベース・エミッタ間電圧、Ｉ₁₁は抵抗Ｒ₁₁に流れる電流である。また、ノード１４ａ及びノード１４ｂにおける電位が等しく、差動増幅器１４の入力には電流が流れないことから（増幅器１４が無限の入力インピーダンスをもつものと仮定する。）、抵抗Ｒ₁₂に流れる電流をＩ₁₂とすると次の式が成り立つ。
【０００５】
Ｉ₁₁＝Ｉ₁₂＝（Ｖ_BE11−Ｖ_BE12）／Ｒ₁₃ ・・・（２）
さらに、バイポーラトランジスタでは、ベース・エミッタ間電圧は次の式で示される。
【０００６】
Ｖ_BE＝ｋＴ／Ｑ・ｌｎＩ／Ｉｓ ・・・（３）
ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｑは電子の素電荷、Ｉｓは飽和電流、Ｉはトランジスタの電流である。従って、次の式が成り立つ。
【０００７】

ここで、Ａ₁₁、Ａ₁₂はそれぞれＱ₁₁、Ｑ₁₂のエミッタ面積である。式（３）及び式（４）により、式（１）は次の式となる。
【０００８】
Ｖ₁₀＝Ｖ_BE11＋（Ｒ₁₁／Ｒ₁₃）・（ｋＴ／Ｑ）・ｌｎ（Ａ₁₂／Ａ₁₁）・・・（５）
【０００９】
【発明が解決しようとする課題】
しかしながら、ＣＭＯＳ集積回路において図３に例示した従来の定電圧回路の出力端子１５は通常ＭＯＳトランジスタのゲートに接続されるだけで、浮遊容量のみとなり、放電パスは寄生バイポーラトランジスタＱ₁₁とＱ₁₂だけである。従って、電源ノイズ等の原因で一旦ＭＯＳトランジスタＱ₁₃がＯＦＦしてしまうと、出力端子１５の電圧はＱ₁₁及びＱ₁₂を通して放電を始める。しかし、出力端子１５の電圧が低くなってくるとＱ₁₁及びＱ₁₂のインピーダンスが高くなり、電流が流れなくなる。このとき、差動増幅器１４の入力を構成するＭＯＳトランジスタのＶＴにずれがあり、例えば、正入力端子を構成するＭＯＳトランジスタのＶＴが、負入力端子を構成するＭＯＳトランジスタのＶＴより大きかったとすると差動増幅器１４の出力端子１４ｃの電圧はＨｉｇｈとなり、ゲートが１４ｃに接続されたＱ₁₃はＯＦＦとなる。したがって前記フィードバックは正帰還がかかった状態で安定してしまう。すなわち定電圧エラーを起こす動作安定点が存在するのである。
【００１０】
本発明は、比較的簡単な回路構成により、上記従来の課題を解決することのできるＣＭＯＳ定電圧回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明においては、増幅器の出力端子と接地端子の間にトリガー抵抗を備えるのではなく、第１抵抗と第２抵抗の共通接続点と電源端子の間、または第１抵抗と第２抵抗の共通接続点と電源に接続されたカレントミラーを構成するＭＯＳトランジスタのゲートとの間にトリガー抵抗を備えたものである。この構成により、常に第１抵抗と第２抵抗に電流が流れ、定電圧エラーを起こす動作安定点が存在するという欠点を解消することのできるＣＭＯＳ定電圧回路が得られる。
【００１２】
【発明の実施の形態】
以下、添付の図面を参考に、本発明の具体的実施の形態について詳細に説明する。
【００１３】
図１は本発明の請求項１に記載の発明の一実施例であるＣＭＯＳ定電圧回路の一例を示すものである。図１において縦型寄生バイポーラトランジスタＱ₁、Ｑ₂及びＭＯＳトランジスタＱ₃及び、抵抗Ｒ₁、Ｒ₂、Ｒ₃及び増幅器４により構成される定電圧回路３は図３の従来技術と同様であり、トリガー抵抗Ｒ₄は抵抗Ｒ₁とＲ₂の共通接続点５と電源端子１の間に接続される。この例で示されるＣＭＯＳ定電圧回路の動作は以下の如くである。電源電圧ＶＤＤを印加していき、その電圧が縦型寄生バイポーラトランジスタＱ₁及びＱ₂のスレッショルド電圧を超えるとＱ₁、Ｑ₂に電流が流れる。従って、Ｒ₄を通して電流Ｉ₄がＲ₁から接地電位までの経路、Ｒ₂から接地電位までの経路においてそれぞれのインピーダンスに応じて分割されてＲ₁及びＲ₂に流れる。Ｒ₁、Ｒ₂に電流が流れるため、増幅器４の入力端子であるノード４ａとノード４ｂに電圧が発生し、増幅器４の出力に電圧が発生する。増幅器４の出力端子４ｃはＭＯＳトランジスタＱ₃のゲートに接続されているので、出力端子４ｃの電圧に応じた電流Ｉ₃がＱ₃に流れる。次にＩ₃とＩ₄が足し合わさった電流が分割されてＲ₁、Ｒ₂に流れ、その電流に応じて電圧降下が発生し、増幅器４の入力端子４ａ、４ｂの電圧が変化し、出力端子４ｃの電圧が変化する。すなわち、Ｑ₃の電流が変化し再びＲ₁、Ｒ₂による電圧降下の量が変化する。
【００１４】
以上のようなフィードバックが増幅器４の入力端子であるノード４ａ及び４ｂの電圧が等しくなるまで繰り返される。動作安定点における抵抗Ｒ₁、Ｒ₂に流れる電流Ｉ₁、Ｉ₂及び出力電圧Ｖ₀は、従来の技術と同様に次式で示される。
【００１５】
Ｉ₁＝Ｉ₂＝（Ｖ_BE1−Ｖ_BE2）／Ｒ₃ ・・・（６）
Ｖ₀＝Ｖ_BE1＋Ｒ₁／Ｒ₃・（ｋＴ／Ｑ）・ｌｎ（Ａ₂／Ａ₁） ・・・（７）
Ｖ_BE1、Ｖ_BE2はトランジスタＱ₁、Ｑ₂のベース・エミッタ間電圧、Ｉ₁、Ｉ₂は抵抗Ｒ₁、Ｒ₂に流れる電流、Ａ₁、Ａ₂はトランジスタＱ₁、Ｑ₂のエミッタ面積である。つまり、図１に例示される回路構成の動作安定点において、Ｒ₁、Ｒ₂に流れる電流は等しく、その電流はトランジスタＱ₁とＱ₂のベース・エミッタ間電圧の差と抵抗Ｒ₃によって決まり、その結果、出力電圧Ｖ₀が決定する。
【００１６】
ここで、電源ノイズ等の原因でＭＯＳトランジスタＱ₃がＯＦＦしてしまった場合を考える。Ｑ₃がＯＦＦしてしまっても、図３に例示した従来技術の回路構成とは異なり、出力端子５と電源端子１との間に抵抗Ｒ４が挿入されているため、抵抗Ｒ₁及びＲ₂には電流が常に供給される。したがって、Ｑ₃がＯＦＦした場合には、Ｒ₁から接地電位までの経路、Ｒ₂から接地電位までの経路において、それぞれのインピーダンスに応じた電流が流れるため、増幅器４の入力端子４ａ及び４ｂの電圧に差が生じ、再び、４ａと４ｂの電圧が等しくなるまで、上記で説明したフィードバックが機能することになる。すなわち、図３の従来技術の説明で述べたような、定電圧エラーを起こす動作安定点は存在せず、期待する電圧でのみ安定することになる。
【００１７】
図２は本発明の請求項２に記載の発明の一実施例であるＣＭＯＳ定電圧回路の一例を示すものである。図２において図１と同一符号の構成要素は同一の機能を有する。トリガー抵抗Ｒ₅は抵抗Ｒ₁とＲ₂の共通接続点５と電源に接続されているカレントミラーを構成するＭＯＳトランジスタＱ₄及びＱ₅のゲートとの間に接続される。この例で示されるＣＭＯＳ定電圧回路の動作は基本的には図１の説明で述べたものと同様であるが、抵抗Ｒ₁及びＲ₂に電流が流れ始める電源電圧が異なる。トリガー抵抗Ｒ₅の一端は電源端子１ではなくカレントミラー６を構成するＭＯＳトランジスタのゲートに接続されており、カレントミラーの一次側ＭＯＳトランジスタはゲートとドレインが短絡されているため、電源電圧ＶＤＤが縦型寄生バイポーラトランジスタＱ₁及びＱ₂のスレッショルド電圧とＭＯＳトランジスタＱ₄のスレッショルド電圧の合計した電圧を超えた時点からＱ₄のドレインを通して抵抗Ｒ₅に電流Ｉ₅が流れ始め、Ｉ₅が分割されてＲ₁、Ｒ₂にそれぞれ流れる。
【００１８】
図２の例において電源ノイズ等の原因でＭＯＳトランジスタＱ₃がＯＦＦしてしまった場合、ＭＯＳトランジスタＱ₄のドレイン及び抵抗Ｒ₅を通して抵抗Ｒ₁及びＲ₂に電流が常に供給されるため図１の説明で述べたような理由により、定電圧エラーを起こす動作安定点は存在せず、期待する電圧でのみ安定する。さらに図２の例において、図１の例より有効な点は、トリガー抵抗の大きさにある。図１、図２のどちらも抵抗Ｒ₁、Ｒ₂に供給される電流は、動作安定点で一定であり、トリガー抵抗Ｒ₄、Ｒ₅に流れる電流も一定になる。すなわち、トリガー抵抗の値が小さすぎると、電流が多く流れてしまいＭＯＳトランジスタＱ₃からの電流が不要となり、結果フィードバックがなりたたなくなる可能性が生じる。これを防ぐため、トリガー抵抗はある程度大きな値をもたせなければならない。図１のトリガー抵抗Ｒ₄は電源端子１と出力端子５との間に挿入されているが、図２のトリガー抵抗は出力端子５とＭＯＳトランジスタＱ₄のゲート、すなわち電源電圧からスレッショルド電圧ＶＴだけ下がった電圧のノードとの間に挿入されている。したがって、トリガー抵抗から抵抗Ｒ₁及びＲ₂に供給する電流が同じだとするとＲ₅の方が小さい値で実現できることになる。小さな値の抵抗ということは、シート抵抗値が同じならマスク設計上でも少ない面積で実現できるという効果が得られるのである。
【００１９】
なお、図１、図２の本発明の具体的実施形態についてはスタンダードなＮウェルＣＭＯＳプロセスを用いて説明したが、ＰウェルＣＭＯＳプロセスについても同様に実現が可能である。
【００２０】
以上、本発明の具体的実施の形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能であり、また何れかの特定の抵抗値及びバイアス電圧値に制限されるべきものではない。
【００２１】
【発明の効果】
以上のように本発明は、第１抵抗と第２抵抗の共通接続点と電源端子の間、または第１抵抗と第２抵抗の共通接続点と電源に接続されたカレントミラーを構成するＭＯＳトランジスタのゲートとの間にトリガー抵抗を備えることにより、唯一の動作安定点を持つという優れたＣＭＯＳ定電圧回路を実現できるものである。
【図面の簡単な説明】
【図１】本発明の請求項１に記載の発明の一実施例であるＣＭＯＳ定電圧回路の一例を示す回路図
【図２】本発明の請求項２に記載の発明の一実施例であるＣＭＯＳ定電圧回路の一例を示す回路図
【図３】従来のＣＭＯＳ定電圧回路の一例を示す回路図
【符号の説明】
１ 電源端子
２ 接地端子
３ 定電圧回路
４ 増幅器
４ａ 増幅器負入力端子
４ｂ 増幅器正入力端子
４ｃ 増幅器出力端子
Ｑ₁、Ｑ₂ 縦型寄生トランジスタ
Ｑ₃ ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｒ₁〜Ｒ₃ 抵抗（第１〜第３の抵抗）
Ｒ₄、Ｒ₅ トリガー抵抗（第４、第５の抵抗）
５ 出力端子
６ カレントミラー
Ｑ₄、Ｑ₅ ＭＯＳトランジスタ

Claims (1)

1. ＣＭＯＳ電圧源回路において、第１及び第２寄生バイポーラトランジスタが備えられており、前記第１及び第２寄生バイポーラトランジスタは、基板をコレクタとし、前記基板内のウェルをベースとし、前記ウェル内の拡散領域をエミッタとする縦型バイポーラトランジスタ構造を有しており、前記第１及び第２寄生バイポーラトランジスタのベースは各々のコレクタに接続されており、前記第１寄生バイポーラトランジスタのエミッタへ接続されている一端を持った第１抵抗が備えられており、前記第２寄生バイポーラトランジスタのエミッタへ接続される一端を持った第３抵抗が備えられており、ソースを電源に接続した第１ＭＯＳトランジスタのドレインへ接続されると共に前記第１抵抗の他端へ接続された一端を持っており、且つ前記第３抵抗の他端へ接続された他端を持っている第２抵抗が備えられており、前記電源へ接続されたカレントミラーが備えられており、前記第１抵抗及び第２抵抗の共通接続点へ接続された一端を持っており、且つ前記カレントミラーを構成するＭＯＳトランジスタのゲートへ接続された他端を持っている第５抵抗が備えられており、前記第１抵抗及び第１寄生バイポーラトランジスタの共通接続点及び、前記第２抵抗及び第３抵抗の共通接続点を入力端とした増幅器が備えられており、前記増幅器の出力端は前記第１ＭＯＳトランジスタのゲートへ接続されており、接地電位と前記第１抵抗及び第２抵抗の共通接続点との間の電位を定電圧としたことを特徴とするＣＭＯＳ定電圧回路。

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