JP3176053B2 - 電流源回路 - Google Patents
電流源回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体回路に係り、特にバイポーラ形トラン
ジスタを基本として構成した電流源回路の電流値の電源
電圧依存性を低減するのに好適な回路技術に関する。
ジスタを基本として構成した電流源回路の電流値の電源
電圧依存性を低減するのに好適な回路技術に関する。
［従来の技術］ 第２図（ａ）に、従来の電流源回路の回路図を示す。
この図では、バイポーラトランジスタQCSのコレクタか
ら、負荷Ｚに電流を供給している。なお、この図で、括
弧で示した数値は、各バイポーラトランジスタのエミッ
タ電流密度の比を示している。すなわち、Q1（１）,Q3
（１）,QCS（１）は、トランジスタQ1,Q3,QCSのエミッ
タ電流密度の比が、1:1:1であることを示している。こ
の電流源回路は、現在多用されている回路の１つである
が、電流値の温度（Tj）依存性及び電源電圧（VEE）依
存性が極めて大きいという問題があった。
この図では、バイポーラトランジスタQCSのコレクタか
ら、負荷Ｚに電流を供給している。なお、この図で、括
弧で示した数値は、各バイポーラトランジスタのエミッ
タ電流密度の比を示している。すなわち、Q1（１）,Q3
（１）,QCS（１）は、トランジスタQ1,Q3,QCSのエミッ
タ電流密度の比が、1:1:1であることを示している。こ
の電流源回路は、現在多用されている回路の１つである
が、電流値の温度（Tj）依存性及び電源電圧（VEE）依
存性が極めて大きいという問題があった。
［発明が解決しようとする課題］ 第２図（ａ）に示す電流源回路の電流値の温度（Tj）
依存性及び電源電圧（VEE）依存性が大きいことを明確
にするために、負荷Ｚを抵抗RLとし、出力電圧VOUTの温
度（Tj）依存性及び電源電圧（VEE）依存性を回路シミ
ュレーションで求めた結果を第２図（ｂ）に示す。ここ
で抵抗の温度係数は、2.5％/100℃を仮定した。またバ
イポーラトランジスタのベース・エミッタ間電圧VBEの
温度依存性は、 VBE＝（nkT/q）ln（Ic/Io（Ｔ）） Io（Ｔ）＝Ioexp（−qEg/kT）TPt ここで、 n :接合電圧・電流特性の勾配係数＝1.0066 k :ボルツマン定数＝1.38×10-23J/K T :絶対温度 q :電子電荷＝1.602×10-13C Ic:バイポーラトランジスタのコレクタ電流 Io:ベース・エミッタ接合逆方向飽和電流 ＝2.77×10-18A Eg:半導体のエネルギ−ギャップ＝1.134V Pt:Ioの温度変化指数＝3.0 を仮定した。
依存性及び電源電圧（VEE）依存性が大きいことを明確
にするために、負荷Ｚを抵抗RLとし、出力電圧VOUTの温
度（Tj）依存性及び電源電圧（VEE）依存性を回路シミ
ュレーションで求めた結果を第２図（ｂ）に示す。ここ
で抵抗の温度係数は、2.5％/100℃を仮定した。またバ
イポーラトランジスタのベース・エミッタ間電圧VBEの
温度依存性は、 VBE＝（nkT/q）ln（Ic/Io（Ｔ）） Io（Ｔ）＝Ioexp（−qEg/kT）TPt ここで、 n :接合電圧・電流特性の勾配係数＝1.0066 k :ボルツマン定数＝1.38×10-23J/K T :絶対温度 q :電子電荷＝1.602×10-13C Ic:バイポーラトランジスタのコレクタ電流 Io:ベース・エミッタ接合逆方向飽和電流 ＝2.77×10-18A Eg:半導体のエネルギ−ギャップ＝1.134V Pt:Ioの温度変化指数＝3.0 を仮定した。
この図より、標準の使用温度50℃、標準の電源電圧−
5.2Vに対し、温度が０℃〜100℃変化すると、電流値は
＋2,35％〜−2.06％変化し、電源電圧が−10％〜＋10％
変化すると、電流値は−7.76％〜＋6.71％変化すること
がわかる。最近、ECL回路の高速化に伴い、ECL回路の遅
延時間のばらつきは、１％程度以下にする必要がある。
ECL回路の遅延時間はECL回路の駆動電流にほぼ比例する
ので、電流源回路の電流値の温度（Tj）依存性及び電源
電圧（VEE）依存性は、１％程度以下にする必要があ
る。このことから、第２図（ａ）に示す電流源回路の電
流値の温度（Tj）依存性及び電源電圧（VEE）依存性は
極めて大きく問題であるといえる。
5.2Vに対し、温度が０℃〜100℃変化すると、電流値は
＋2,35％〜−2.06％変化し、電源電圧が−10％〜＋10％
変化すると、電流値は−7.76％〜＋6.71％変化すること
がわかる。最近、ECL回路の高速化に伴い、ECL回路の遅
延時間のばらつきは、１％程度以下にする必要がある。
ECL回路の遅延時間はECL回路の駆動電流にほぼ比例する
ので、電流源回路の電流値の温度（Tj）依存性及び電源
電圧（VEE）依存性は、１％程度以下にする必要があ
る。このことから、第２図（ａ）に示す電流源回路の電
流値の温度（Tj）依存性及び電源電圧（VEE）依存性は
極めて大きく問題であるといえる。
そこで、発明者らは、特願昭63−232179号で、電流値
の温度（Tj）依存性をほぼ零にできる電流電源回路を提
案した。
の温度（Tj）依存性をほぼ零にできる電流電源回路を提
案した。
第３図（ａ）に、上記提案の電流源回路の回路図を示
す。この図では、バイポーラトランジスタQCSのコレク
タから、負荷Ｚに電流を供給している。なお、この図
で、括弧で示した数値は、各バイポーラトランジスタの
エミッタ電流密度の比を示している。すなわち、トラン
ジスタQ1,Q2,Q3,QCSのエミッタ電流密度の比は、1:1:1/
20:1である。本回路では、Q3のエミッタ電流密度を小さ
くすることで、VBEの温度依存性を大きくし、Q3の温度
依存性とQ1,Q2,QCSの温度依存性とがお互いに相殺する
ようにしている。この電流源回路の電流値の温度（Tj）
依存性及び電源電圧（VEE）依存性を明らかにするため
に、負荷Ｚを抵抗RLとし、出力電圧VOUTの温度（Tj）依
存性及び電源電圧（VEE）依存性を回路シミュレーショ
ンで求めた結果を第３図（ｂ）に示す。ここで抵抗の温
度係数及びバイポーラトランジスタのベース・エミッタ
間電圧VBEの温度依存性は、第２図（ｂ）の場合と同様
とした。この図より、標準の使用温度50℃、標準の電源
電圧−5.2Vに対し、温度が０℃〜100℃変化すると、電
流値は、＋0.03％〜−0.07％変化し、電源電圧が−10％
〜＋10％変化すると、電流値は、−4.47％〜＋3.81％変
化することがわかる。すなわち、第３図（ａ）に示す電
流源回路の電流値の温度（Tj）依存性は、ほぼ零になっ
ている。しかし、電流値の電源電圧（VEE）依存性は依
然、極めて大きく問題である。
す。この図では、バイポーラトランジスタQCSのコレク
タから、負荷Ｚに電流を供給している。なお、この図
で、括弧で示した数値は、各バイポーラトランジスタの
エミッタ電流密度の比を示している。すなわち、トラン
ジスタQ1,Q2,Q3,QCSのエミッタ電流密度の比は、1:1:1/
20:1である。本回路では、Q3のエミッタ電流密度を小さ
くすることで、VBEの温度依存性を大きくし、Q3の温度
依存性とQ1,Q2,QCSの温度依存性とがお互いに相殺する
ようにしている。この電流源回路の電流値の温度（Tj）
依存性及び電源電圧（VEE）依存性を明らかにするため
に、負荷Ｚを抵抗RLとし、出力電圧VOUTの温度（Tj）依
存性及び電源電圧（VEE）依存性を回路シミュレーショ
ンで求めた結果を第３図（ｂ）に示す。ここで抵抗の温
度係数及びバイポーラトランジスタのベース・エミッタ
間電圧VBEの温度依存性は、第２図（ｂ）の場合と同様
とした。この図より、標準の使用温度50℃、標準の電源
電圧−5.2Vに対し、温度が０℃〜100℃変化すると、電
流値は、＋0.03％〜−0.07％変化し、電源電圧が−10％
〜＋10％変化すると、電流値は、−4.47％〜＋3.81％変
化することがわかる。すなわち、第３図（ａ）に示す電
流源回路の電流値の温度（Tj）依存性は、ほぼ零になっ
ている。しかし、電流値の電源電圧（VEE）依存性は依
然、極めて大きく問題である。
本発明の目的は、電流値の電源電圧（VEE）依存性が
小さい電流源回路を提案することにある。
小さい電流源回路を提案することにある。
［課題を解決するための手段］ 上記目的を達成するための本発明の電流源回路は、例
えば第１図または第６図のように、第１と第２の電圧源
の間に抵抗（RE）を含む回路を設け、該抵抗を含む回路
として、該抵抗の一端を第１の電圧源（VEE）に直接ま
たは順方向バイアスとなるように接続されているダイオ
ード（Q4）による第１の低インピーダンス回路を介して
接続し、他端を第２の電圧源（接地電圧）に高インピー
ダンス回路を介して接続するとともに第１の電圧源（VE
E）に第２の低インピーダンス回路を介して接続するも
のとし、かつ、上記抵抗に流れる電流を直接またはカレ
ントミラー回路を介して外部に供給することを特徴とす
る。
えば第１図または第６図のように、第１と第２の電圧源
の間に抵抗（RE）を含む回路を設け、該抵抗を含む回路
として、該抵抗の一端を第１の電圧源（VEE）に直接ま
たは順方向バイアスとなるように接続されているダイオ
ード（Q4）による第１の低インピーダンス回路を介して
接続し、他端を第２の電圧源（接地電圧）に高インピー
ダンス回路を介して接続するとともに第１の電圧源（VE
E）に第２の低インピーダンス回路を介して接続するも
のとし、かつ、上記抵抗に流れる電流を直接またはカレ
ントミラー回路を介して外部に供給することを特徴とす
る。
ここで上記高インピーダンス回路として、電流源の回
路を用いることができる。
路を用いることができる。
この電流源は例えば第４図（ａ）のようにMOSトラン
ジスタで構成してもよい。
ジスタで構成してもよい。
あるいはこの電流源を例えば第５図のようにバイポー
ラトランジスタで構成してもよい。
ラトランジスタで構成してもよい。
また上記第１または第２の低インピーダンス回路を、
例えば第10図のようにコンデンサを含む回路とすれば交
流的に低インピーダンスにするのに好ましい。
例えば第10図のようにコンデンサを含む回路とすれば交
流的に低インピーダンスにするのに好ましい。
［作 用］ 本発明における、抵抗（RE）を含む回路において、こ
の抵抗の一端は第１の電圧源（VEE）とは低インピーダ
ンスとなり、他端は第２の電圧源（接地電圧）と高イン
ピーダンス、かつ第１の電圧源（VEE）と低インピーダ
ンスとなるので、第１の電圧源（VEE）の電圧が変動し
ても、抵抗（RE）の両端に印加される電圧が、ほとんど
一定となる。このため、この抵抗（RE）に流れる電流を
直接、またはカレントミラー回路を介して外部に供給す
る場合の供給電流もほとんど一定となる。すなわち本発
明の構成は、外部への供給電流の電源電圧（VEE）依存
性を極めて小さくするものである。
の抵抗の一端は第１の電圧源（VEE）とは低インピーダ
ンスとなり、他端は第２の電圧源（接地電圧）と高イン
ピーダンス、かつ第１の電圧源（VEE）と低インピーダ
ンスとなるので、第１の電圧源（VEE）の電圧が変動し
ても、抵抗（RE）の両端に印加される電圧が、ほとんど
一定となる。このため、この抵抗（RE）に流れる電流を
直接、またはカレントミラー回路を介して外部に供給す
る場合の供給電流もほとんど一定となる。すなわち本発
明の構成は、外部への供給電流の電源電圧（VEE）依存
性を極めて小さくするものである。
［実施例］ 第１図は、本発明の第１の実施例を示す図である。第
１図の回路は、一端が第１の電圧源（VEE）に直接接続
され、他端が第２の電圧源（接地電圧）に高インピーダ
ンス回路（電流源I1,Q3,QCS）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,Q2,Q3,QCS）を介して接続される抵抗（RE）を含む回
路であって、上記抵抗（RE）に流れる電流をQCSを介し
て直接外部に供給している。よって、第１の電圧源（VE
E）の電圧が変動しても、抵抗（RE）の両端に印加され
る電圧が、ほとんど一定であるため、電流値の電源電圧
（VEE）依存性が極めて小さい。
１図の回路は、一端が第１の電圧源（VEE）に直接接続
され、他端が第２の電圧源（接地電圧）に高インピーダ
ンス回路（電流源I1,Q3,QCS）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,Q2,Q3,QCS）を介して接続される抵抗（RE）を含む回
路であって、上記抵抗（RE）に流れる電流をQCSを介し
て直接外部に供給している。よって、第１の電圧源（VE
E）の電圧が変動しても、抵抗（RE）の両端に印加され
る電圧が、ほとんど一定であるため、電流値の電源電圧
（VEE）依存性が極めて小さい。
第４図（ａ）は、本発明の第２の実施例を示す図であ
り、第１図の電流源I1を、PMOSトランジスタ MP1,MP2
で構成した例を示している。なお、この図で、括弧で示
した数値は、各バイポーラトランジスタのエミッタ電流
密度の比を示している。すなわち、トランジスタQ1,Q2,
Q3,QCSのエミッタ電流密度の比は、1:1:1/20:1である。
この電流源回路の電流値の温度（Tj）依存性及び電源電
圧（VEE）依存性を明らかにするために、負荷Ｚを抵抗R
Lとし、出力電圧VOUTの温度（Tj）依存性及び電源電圧
（VEE）依存性を回路シミュレーションで求めた結果を
第４図（ｂ）に示す。ここで抵抗の温度係数及びバイポ
ーラトランジスタのベース・エミッタ間電圧VBEの温度
依存性は、第２図（ｂ）の場合と同様とした。この図か
ら、標準の使用温度50℃、標準の電源電圧−5.2Vに対
し、温度が０℃〜100℃変化すると、電流値は、＋0.28
％〜−0.66％変化し、電源電圧が−10％〜＋10％変化す
ると、電流値は、−1.03％〜＋0.99％変化することがわ
かる。すなわち、第４図（ａ）に示す電流源回路の電流
値の温度（Tj）依存性及び電源電圧（VEE）依存性は、
１％程度以下になっている。
り、第１図の電流源I1を、PMOSトランジスタ MP1,MP2
で構成した例を示している。なお、この図で、括弧で示
した数値は、各バイポーラトランジスタのエミッタ電流
密度の比を示している。すなわち、トランジスタQ1,Q2,
Q3,QCSのエミッタ電流密度の比は、1:1:1/20:1である。
この電流源回路の電流値の温度（Tj）依存性及び電源電
圧（VEE）依存性を明らかにするために、負荷Ｚを抵抗R
Lとし、出力電圧VOUTの温度（Tj）依存性及び電源電圧
（VEE）依存性を回路シミュレーションで求めた結果を
第４図（ｂ）に示す。ここで抵抗の温度係数及びバイポ
ーラトランジスタのベース・エミッタ間電圧VBEの温度
依存性は、第２図（ｂ）の場合と同様とした。この図か
ら、標準の使用温度50℃、標準の電源電圧−5.2Vに対
し、温度が０℃〜100℃変化すると、電流値は、＋0.28
％〜−0.66％変化し、電源電圧が−10％〜＋10％変化す
ると、電流値は、−1.03％〜＋0.99％変化することがわ
かる。すなわち、第４図（ａ）に示す電流源回路の電流
値の温度（Tj）依存性及び電源電圧（VEE）依存性は、
１％程度以下になっている。
第５図は、本発明の第３の実施例を示す図であり、第
１図の電流源I1を、PNPトランジスタ QP1,QP2で構成し
た例を示している。本例でも、第１図で述べた議論が同
様に成立することは明らかである。よって、本例でも、
第１の電圧源（VEE）の電圧が変動しても、抵抗（RE）
の両端に印加される電圧が、ほとんど一定であるため、
電流値の電源電圧（VEE）依存性が極めて小さい。
１図の電流源I1を、PNPトランジスタ QP1,QP2で構成し
た例を示している。本例でも、第１図で述べた議論が同
様に成立することは明らかである。よって、本例でも、
第１の電圧源（VEE）の電圧が変動しても、抵抗（RE）
の両端に印加される電圧が、ほとんど一定であるため、
電流値の電源電圧（VEE）依存性が極めて小さい。
第６図は、本発明の第４の実施例を示す図である。第
６図の回路は、一端が第１の電圧源（VEE）に順方向バ
イアスとなるように接続されたダイオード（Q4）により
構成された第１の低インピーダンス回路（Q4）を介して
接続され、多端が第２の電圧源（接地電圧）に高インピ
ーダンス回路（電流源I1,Q3）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,Q2,Q3）を介して接続される抵抗（RE）を含む回路で
あって、上記抵抗（RE）に流れる電流をカレントミラー
回路QCSを介して外部に供給している。よって、第１の
電圧源（VEE）の電圧が変動しても、抵抗（RE）の両端
に印加される電圧が、ほとんど一定であるため、電流値
の電源電圧（VEE）依存性が極めて小さい。
６図の回路は、一端が第１の電圧源（VEE）に順方向バ
イアスとなるように接続されたダイオード（Q4）により
構成された第１の低インピーダンス回路（Q4）を介して
接続され、多端が第２の電圧源（接地電圧）に高インピ
ーダンス回路（電流源I1,Q3）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,Q2,Q3）を介して接続される抵抗（RE）を含む回路で
あって、上記抵抗（RE）に流れる電流をカレントミラー
回路QCSを介して外部に供給している。よって、第１の
電圧源（VEE）の電圧が変動しても、抵抗（RE）の両端
に印加される電圧が、ほとんど一定であるため、電流値
の電源電圧（VEE）依存性が極めて小さい。
第７図は、本発明の第５の実施例を示す図である。第
７図が、第１図と異なる点は、第７図では、QCSにMOSト
ランジスタMP3,MP4,MN1,MN2で構成したカレントミラー
回路を接続し、MN2のドレインから負荷Ｚに電流を供給
している点のみである。よって、本例でも、第１図で述
べた議論が同様に成立し、電流値の電源電圧（VEE）依
存性が極めて小さくなっている。本例の回路は、例え
ば、従来MOSの電流源を使用していた箇所に使用でき
る。
７図が、第１図と異なる点は、第７図では、QCSにMOSト
ランジスタMP3,MP4,MN1,MN2で構成したカレントミラー
回路を接続し、MN2のドレインから負荷Ｚに電流を供給
している点のみである。よって、本例でも、第１図で述
べた議論が同様に成立し、電流値の電源電圧（VEE）依
存性が極めて小さくなっている。本例の回路は、例え
ば、従来MOSの電流源を使用していた箇所に使用でき
る。
第８図は、本発明の第６の実施例を示す図である。第
８図の回路は、一端が第１の電圧源（VEE）に直接接続
され、多端が第２の電圧源（接地電圧）に高インピーダ
ンス回路（電流源I1,Q2,QCS）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,QCS）を介して接続される抵抗（RE）を含む回路であ
って、上記抵抗（RE）に流れる電流をQCSを介して直接
外部に供給している。よって、第１の電圧源（VEE）の
電圧が変動しても、抵抗（RE）の両端に印加される電圧
が、ほとんど一定であるため、電流値の電源電圧（VE
E）依存性が極めて小さい。本例の回路は少ない素子で
構成できる利点がある。
８図の回路は、一端が第１の電圧源（VEE）に直接接続
され、多端が第２の電圧源（接地電圧）に高インピーダ
ンス回路（電流源I1,Q2,QCS）を介して接続されると同
時に第１の電圧源（VEE）に低インピーダンス回路（Q1,
R2,QCS）を介して接続される抵抗（RE）を含む回路であ
って、上記抵抗（RE）に流れる電流をQCSを介して直接
外部に供給している。よって、第１の電圧源（VEE）の
電圧が変動しても、抵抗（RE）の両端に印加される電圧
が、ほとんど一定であるため、電流値の電源電圧（VE
E）依存性が極めて小さい。本例の回路は少ない素子で
構成できる利点がある。
第９図は、本発明の第７の実施例を示す図であり、第
８図の電流源I1を、PMOSトランジスタ MP1,MP2で構成
した例を示している。本例でも、第８図で述べた議論が
同様に成立することは明らかである。よって、本例で
も、第１の電圧源（VEE）の電圧が変動しても、抵抗（R
E）の両端に印加される電圧が、ほとんど一定であるた
め、電流値の電源電圧（VEE）依存性が極めて小さい。
８図の電流源I1を、PMOSトランジスタ MP1,MP2で構成
した例を示している。本例でも、第８図で述べた議論が
同様に成立することは明らかである。よって、本例で
も、第１の電圧源（VEE）の電圧が変動しても、抵抗（R
E）の両端に印加される電圧が、ほとんど一定であるた
め、電流値の電源電圧（VEE）依存性が極めて小さい。
第10図は、本発明の第８の実施例を示す図である。第
10図が、第１図と異なる点は、第10図では、第１図の低
インピーダンス回路（Q1,R2,Q2,Q3,QCS）に、コンデン
サC1を追加した点のみである。よって、本例でも、第１
図で述べた議論が同様に成立し、電流値の電源電圧（VE
E）依存性が極めて小さくなっている。なお、本例でコ
ンデンサC1を追加した理由は、上記低インピーダンス回
路を交流的にも低インピーダンスにし、電源電圧VEEに
交流的なノイズが乗っても、電流値が変動しないように
するためである。
10図が、第１図と異なる点は、第10図では、第１図の低
インピーダンス回路（Q1,R2,Q2,Q3,QCS）に、コンデン
サC1を追加した点のみである。よって、本例でも、第１
図で述べた議論が同様に成立し、電流値の電源電圧（VE
E）依存性が極めて小さくなっている。なお、本例でコ
ンデンサC1を追加した理由は、上記低インピーダンス回
路を交流的にも低インピーダンスにし、電源電圧VEEに
交流的なノイズが乗っても、電流値が変動しないように
するためである。
第11図は、本発明の第９の実施例を示す図であり、本
発明の電流源回路をメモリLSIに適用した例を示してい
る。本メモリの回路動作等に関しては、特願平01−0848
64号に記載されているので、ここでは詳細な説明を省略
する。本図でIRL,IRR,IY,IBL,IBRで示したのが電流源で
あり、本発明の電流源回路を本図の何れの電流源に適用
してもよい。例えば、本図の電流源IYは、抵抗RYに電流
を流し、信号電圧VYを発生している。よって、この電流
源に本発明の電流源回路を適用すると、信号電圧VYが、
電源電圧VEEが変動しても常に一定となるため、回路の
動作マージンが拡大する。また、電流源IRL,IRRは、そ
れぞれビット線BL1,BR1に放電電流を供給している。よ
って、これらの電流源に本発明の電流源回路を適用する
と、ビット線BL1,BR1の放電時間が、電源電圧VEEが変動
しても常に一定となるため、本回路での遅延時間が変動
しない。
発明の電流源回路をメモリLSIに適用した例を示してい
る。本メモリの回路動作等に関しては、特願平01−0848
64号に記載されているので、ここでは詳細な説明を省略
する。本図でIRL,IRR,IY,IBL,IBRで示したのが電流源で
あり、本発明の電流源回路を本図の何れの電流源に適用
してもよい。例えば、本図の電流源IYは、抵抗RYに電流
を流し、信号電圧VYを発生している。よって、この電流
源に本発明の電流源回路を適用すると、信号電圧VYが、
電源電圧VEEが変動しても常に一定となるため、回路の
動作マージンが拡大する。また、電流源IRL,IRRは、そ
れぞれビット線BL1,BR1に放電電流を供給している。よ
って、これらの電流源に本発明の電流源回路を適用する
と、ビット線BL1,BR1の放電時間が、電源電圧VEEが変動
しても常に一定となるため、本回路での遅延時間が変動
しない。
第12図は、本発明の第10の実施例を示す図であり、本
発明の電流源回路をECL回路を基本とする他のメモリLSI
に適用した例を示している。本メモリの回路動作等に関
しては、特願平01−210083号に記載されているので、こ
こでは詳細な説明を省略する。本図でI1〜I13及び、IW
L,IYL,IR,IYR,IWR,IBL,IBRで示したのが電流源であり、
本発明の電流源回路を本図の何れの電流源に適用しても
よい。例えば、本図の電流源I1,I3,I6,I8,IYL,IYR,IR,I
11,I13は、それぞれ抵抗に電流を流し、信号電圧を発生
している。よって、これらの電流源に本発明の電流源回
路を適用すると、各信号電圧が、電源電圧VEEが変動し
ても常に一定となるため、各回路の動作マージンが拡大
する。また、電流源I2,I4,I7,I9,IWL,IWR,I12は、それ
ぞれ信号線に放電電流を供給している。よって、これら
の電流源に本発明の電流源回路を適用すると、各信号線
の放電時間が、電源電圧VEEが変動しても常に一定とな
るため、各回路の遅延時間が変動しない。
発明の電流源回路をECL回路を基本とする他のメモリLSI
に適用した例を示している。本メモリの回路動作等に関
しては、特願平01−210083号に記載されているので、こ
こでは詳細な説明を省略する。本図でI1〜I13及び、IW
L,IYL,IR,IYR,IWR,IBL,IBRで示したのが電流源であり、
本発明の電流源回路を本図の何れの電流源に適用しても
よい。例えば、本図の電流源I1,I3,I6,I8,IYL,IYR,IR,I
11,I13は、それぞれ抵抗に電流を流し、信号電圧を発生
している。よって、これらの電流源に本発明の電流源回
路を適用すると、各信号電圧が、電源電圧VEEが変動し
ても常に一定となるため、各回路の動作マージンが拡大
する。また、電流源I2,I4,I7,I9,IWL,IWR,I12は、それ
ぞれ信号線に放電電流を供給している。よって、これら
の電流源に本発明の電流源回路を適用すると、各信号線
の放電時間が、電源電圧VEEが変動しても常に一定とな
るため、各回路の遅延時間が変動しない。
［発明の効果］ 以上述べてきた本発明の効果を第13図の図表にまとめ
る。本図表からもわかるように、本発明を用いると、電
流値の温度（Tj）依存性及び電源電圧（VEE）依存性が
極めて小さい電流源回路を実現することができる。
る。本図表からもわかるように、本発明を用いると、電
流値の温度（Tj）依存性及び電源電圧（VEE）依存性が
極めて小さい電流源回路を実現することができる。
第１図は本発明の第１の実施例を示す回路図、第２図
（ａ）、（ｂ）はそれぞれ従来例を示す回路図及び回路
特性図、 第３図（ａ）、（ｂ）はそれぞれ既提案の回路図及び回
路特性図、 第４図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
を示す回路図及び回路特性図、 第５図は本発明の第３の実施例を示す回路図、 第６図は本発明の第４の実施例を示す回路図、 第７図は本発明の第５の実施例を示す回路図、 第８図は本発明の第６の実施例を示す回路図、 第９図は本発明の第７の実施例を示す回路図、 第10図は本発明の第８の実施例を示す回路図、 第11図は本発明の第９の実施例を示す回路図、 第12図は本発明の第10の実施例を示す回路図、 第13図は本発明の効果を示す図表 である。 符号の説明 Q1〜Q4,QCS……バイポーラトランジスタ、 R1〜R4,RE……抵抗、 VEE……電源電圧、 I1……電流源、 Ｚ……負荷。
（ａ）、（ｂ）はそれぞれ従来例を示す回路図及び回路
特性図、 第３図（ａ）、（ｂ）はそれぞれ既提案の回路図及び回
路特性図、 第４図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
を示す回路図及び回路特性図、 第５図は本発明の第３の実施例を示す回路図、 第６図は本発明の第４の実施例を示す回路図、 第７図は本発明の第５の実施例を示す回路図、 第８図は本発明の第６の実施例を示す回路図、 第９図は本発明の第７の実施例を示す回路図、 第10図は本発明の第８の実施例を示す回路図、 第11図は本発明の第９の実施例を示す回路図、 第12図は本発明の第10の実施例を示す回路図、 第13図は本発明の効果を示す図表 である。 符号の説明 Q1〜Q4,QCS……バイポーラトランジスタ、 R1〜R4,RE……抵抗、 VEE……電源電圧、 I1……電流源、 Ｚ……負荷。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｆ 1/30 Ｈ０３Ｆ 3/343 Ａ 3/343 Ｇ１１Ｃ 11/34 ３１５ (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畑 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平１−106213（ＪＰ，Ａ) 特開 昭63−178309（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 G05F 3/20 G05F 3/22
Claims (5)
- 【請求項１】第１と第２の電圧源の間に抵抗を含む回路
を有し、上記抵抗に流れる電流に基づいて外部に定電流
を供給する電流源回路において、上記抵抗の一端は、第
１の電圧源或いは上記第１の電圧源に順方向バイアスと
なるように接続されたダイオードを有する第１の低イン
ピーダンス回路に接続され、上記抵抗の他端は、第２の
電圧源と上記他端との間にコレクタ・エミッタ経路が直
列接続されたバイポーラトランジスタ或いは上記第２の
電圧源と上記抵抗の他端との間にソース・ドレイン経路
が直列接続されたMOSトランジスタにより構成された内
部電流源を有する高インピーダンス回路に接続され、上
記抵抗の他端は、更に、上記抵抗の他端と上記第１の電
圧源とにベース・エミッタ経路が直列接続されたバイポ
ーラトランジスタを有する第２の低インピーダンス回路
に接続され、上記内部電流源は上記第２の低インピーダ
ンス回路内で発生した電流に基づいて内部電流を発生す
る電流源であり、上記抵抗に流れる電流、或いは上記抵
抗に接続されたカレントミラー回路に流れる電流を外部
に供給するものであることを特徴とする電流源回路。 - 【請求項２】上記内部電流源は、上記第２の低インピダ
ンス回路内で発生した電流を入力電流とするカレントミ
ラー回路で構成された電流源であることを特徴とする特
許請求の範囲１に記載の電流源回路。 - 【請求項３】上記電流源は、MOSトランジスタで構成し
た電流源であることを特徴とする請求項２記載の電流源
回路。 - 【請求項４】上記電流源は、バイポーラトランジスタで
構成した電流源であることを特徴とする請求項２記載の
電流源回路。 - 【請求項５】上記第１又は第２の低インピーダンス回路
は、コンデンサを含む回路であることを特徴とする請求
項１或いは請求項２記載の電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13128690A JP3176053B2 (ja) | 1990-05-23 | 1990-05-23 | 電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13128690A JP3176053B2 (ja) | 1990-05-23 | 1990-05-23 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432911A JPH0432911A (ja) | 1992-02-04 |
| JP3176053B2 true JP3176053B2 (ja) | 2001-06-11 |
Family
ID=15054406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13128690A Expired - Fee Related JP3176053B2 (ja) | 1990-05-23 | 1990-05-23 | 電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176053B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101803975B (zh) * | 2004-12-24 | 2011-09-14 | 株式会社瑞光 | 一次性穿着物品的制造方法 |
| CN101553198B (zh) * | 2006-12-01 | 2013-02-13 | 尤妮佳股份有限公司 | 吸收性穿着物品及其制造方法 |
-
1990
- 1990-05-23 JP JP13128690A patent/JP3176053B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101803975B (zh) * | 2004-12-24 | 2011-09-14 | 株式会社瑞光 | 一次性穿着物品的制造方法 |
| CN101553198B (zh) * | 2006-12-01 | 2013-02-13 | 尤妮佳股份有限公司 | 吸收性穿着物品及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432911A (ja) | 1992-02-04 |
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