KR19990007418A - 정전류 회로 - Google Patents

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Abstract

그 출력 전류가 트랜지스터의 전류 이득 또는 얼리 전압(Early voltage)에 덜 종속되는 정전류 회로가 제공된다. 정전류 회로는 정전류 생성부와 전류 미러 회로를 형성하는 트랜지스터들간에 차동 회로를 구비한다. 이 차동 회로는 피드백 회로로서 동작하며 전류 미러 회로의 미러 계수는 전류 이득 또는 얼리 전압에 의해 거의 영향받지 않는다.

Description

정전류 회로
1. 발명의 분야
본 발명은 정전류 회로에 관한 것이며, 보다 구체적으로, 다른 에미터(소스) 크기를 갖는 두 트랜지스터의 콜렉터(드레인)에는 동일 크기의 전류가 흐르고, 트랜지스터의 베이스(게이트)와 에미터(소스)간에 발생된 전압차에 근거한 일정 전류가 출력된다.
2. 관련 기술의 설명
상기 종류의 종래의 정전류 회로의 예는 도 1에 도시된다.
도 1에 도시된 정전류 회로에서, PNP 트랜지스터(Q23,Q24)로 구성된 전류 미러 회로는 저항(21)과, 그 에미터 크기 비가 1:n1인 NPN 트랜지스터(Q21,Q22)로 구성되는 정전류 생성부의 출력에 접속된며, 출력 전류 Iout는 트랜지스터(Q23,Q24)와 공통 베이스를 공유하는 PNP 트랜지스터(Q25)와 트랜지스터(Q23,Q24)에 의해 얻어진다.
상기 회로에서, Iref는 트랜지스터(Q22)의 에배터에 흐르는 기준 전류이고, I1은 트랜지스터(Q21)에 흐르는 전류이며, Iout는 트랜지스터(Q25)의 콜렉터에 흐르는 전류이다. 1:n1은 트랜지스터(Q21,Q22)의 에미터 크기 비이고, 1:n2은 트랜지스터(Q24,Q25)의 에미터 크기 비이고, R21은 트랜지스터(Q22)에 직렬 접속된 저항이다. PNP 트랜지스터의 전류 이득 hFE의 영향에 관하여, 다음의 식이 얻어진다.
Iref = (1/R21)·(K·T/q)·1n(n1·I1/Iref)
I1 = Iref·hEE/(hFE + 2 + n2)
Iout = Iref·n2·hFE/(hFE + 2 + n2)
여기서, K는 볼쯔만 상수이고, T는 절대 온도이며, q는 전자 전하이다.
상기 식으로부터 알수 있듯이, 출력 전류 Iout는 전류 이득에 매우 의존적이다. 출력 전류 Iout도 얼리 전압 VA에 의존성이 있다. 즉,
I1 = Iref·(1 + VCEQ23/VA)/(1 + VCEQ24/VA)
= Iref·(1 + VCEQ23/VA)/(1+VCEQ24/VA)
Iout = Iref·n2·(1 + VCEQ25/VA)/(1 + VBEQ24/VA)
도 3 및 도 4는 hFE 및 얼리 전압에 대한 출력 전류 Iout의 의존 특성을 각각 시뮬레이션에 의해 얻어진 도면이다. 도 3 및 도 4의 점선(20)은 이 회로의 툴력 특성을 도시한 것이다.
도 2는 트랜스컨덕턴스 증폭(TCA) 회로(6)를 구성하고 출력 전류의 개선된 hFE을 갖는 상기 종류의 또다른 정전류 회로의 구조를 도시한 것이다.
도 2에 도시된 회로 구성에 있어서, 트랜지스터(Q40,Q41)는 트랜지스터(Q31,Q32)와 공통 베이스를 공유하여 접속된다. 트랜지스터(Q31,Q40)의 에미터의 크기는 동일하며, (Q32,Q41)에 대해서도 마찬가지이다. 저항(R31,R32)은 동일 저항을 갖는다.
트랜지스터(Q40)의 콜렉터는 TCA 회로(6)를 구성하는 차동 회로의 반전 입력 단자에 접속된다. 트랜지스터(Q11)의 콜렉터는 차동 회로의 비반전 입력 단자에 접속된다. 차동 회로의 출력은 트랜지스터(Q32)의 콜렉터에 접속된다.
도 2에 도시된 종래 회로의 동작은 후술될 것이다.
트랜지스터(Q40)의 콜렉터 전류 IC10 및 트랜지스터(Q41)의 콜렉터 전류 IC11은, 트랜지스터(Q31)의 콜렉터 전류 IC1과 트랜지스터(Q32)의 콜렉터 전류 IC2간의 전류차와 동일한 크기로 차 전류를 발생한다. 차 전류는 저항(R33,R34)에 의해 차 전압 △Vd으로 변환된다. 차 전압은 그후 TCA 회로(6)를 포함하는 차동 회로에 의해 전류로 변환되어 트랜지스터(Q32,Q34)간의 콜렉터 접속점에 공급된다.
예를 들어, 만일, PNP 트랜지스터의 전류 이득 hFE이 감소한다면, 트랜지스터(Q33,Q34,Q39)의 전류 이득은 더 작아지며, 트랜지스터(Q33,Q34,Q39)의 베이스 전류는 더 커진다. 결과적으로, 전류 차 (IC2-IC1)는 더 커지며 차 전류 (IC11-IC10)도 마찬가지이다. 따라서, TCA 입력 전압 △Vd는 더 커지며, TCA 출력 전류(IC6-IC7=IF8)는 더 커지며 전류 차(IC2-IC1)를 감소시키도록 피드백된다.
이러한 피드백 제어로, 출력 전류 Iout에서의 변화는 전류 이득 hFE이 감소되는 경우에도 작아지게 된다.
상술된 대로, 상기 종래의 정전류 회로들중에서, 도 1에 도시된 회로는 출력 전류가 전류 이득 hFE 및 얼리 전압에 의존적인 문제점이 있다. 한편, 도 2에 도시된 회로는 전류 이득 변동의 영향이 작아질 수 있을 지라도, 출력 전류가 얼리 전압에 의존적인 문제가 있다. 즉, 로우(low) 얼리 전압의 경우, 트랜지스터(Q32,Q33,Q40,Q41)의 콜렉터-에미터 전압 VCE는 전원 전압이 하이일 때 하이가 된다. 이것은 전류(IC1,IC2,IC10,IC11)에서의 증가를 유도한다. 그러나, 트랜지스터(Q32,Q33)가 다른 도전형이고 이로써 다른 얼리 전압을 가지므로, 전류(IC1,IC2)는 다른 크기로 증가한다.
또, 트랜지스터(Q31,Q40)의 콜렉터-에미터 전압 VCE은 동일하지 않고, 정확한 전류차 및 전압차가 얻어지기가 어렵다. 결론적으로, 출력 전류 Iout는 전원 전압의 변동 또는 얼리 전압의 변화에 따라 변동된다.
발명의 개요
본 발명의 목적은 전류 이득 hFE 또는 얼리 전압에 종속적이지 않는 일정 전류 회로를 제공하는 것이다.
본 발명에서, 종래의 정전류 회로의 트랜지스터들간의 차동 회로를 구비하는 피드백 회로를 형성함으로써, 전류 이득 hFE 또는 얼리 전압으로 인한 출력 전류의 변화 또는 변동이 감소된다.
또, 전류 이득 hFE 또는 얼리 전압에 대한 출력 전류의 의존성은 바이폴라 트랜지스터뿐만아니라 MOSFET에 의해 경감된다.
본 발명의 상기 및 다른 목적은 도면을 참조하여 실시예를 통해 상술될 것이다.
도 1은 종래의 정전류 회로의 회로도.
도 2는 또다른 종래의 정전류 회로의 회로도.
도 3은 출력 전류의 hFE 의존 특성을 나타낸 시뮬레이션에 의해 얻어진 도면.
도 4는 출력 전류의 얼리 전압(Early voltage) 의존성을 나타낸 시뮬레이션에 의해 얻어진 도면.
도 5는 본 발명의 제 1 실시예에 따라 정전류 회로를 도시하는 회로도.
도 6은 본 발명의 제 2 실시예에 따라 정전류 회로를 도시하는 회로도.
*도면의 주요 부분에 대한 상세한 설명*
5 : 차동 회로 VA: 얼리 전압
발명의 양호한 실시예의 설명
도 5에서, 본 발명의 제 1 실시예 따른 정전류 회로는 트랜지스터(Q5,Q6,Q7,Q8) 및 저항(R5)으로 구성된 차동 회로(5)를 구비한다. 트랜지스터(Q1)의 콜렉터 및 베이스는 차동 회로(5)의 반전 입력 단자에 공통 접속되며, 트랜지스터(Q2)의 콜렉터 및 베이스는 비반전 입력 단자에 공통 접속되며, 저항(R1)은 트랜지스터(Q2)의 에미터에 직렬로 접속된다. 트랜지스터(Q1,Q2)와는 반대 도전형을 갖는 트랜지스터(Q3,Q4)의 베이스를 차동 회로(5)의 반전 출력 단자에 접속된다.
트랜지스터(Q3,Q4)와 베이스를 공유하는 트랜지스터(Q9)는 차동 회로(5)의 정전류 출력 단자에 접속되며, 일정 전류는 트랜지스터(Q9)의 콜렉터로부터 출력된다.
상기 실시예에서 정전류 회로의 동작은 후술된다.
도 4에서, Iref는 트랜지스터(Q2)의 에미터에 흐르는 기준 전류를 의미하며, I1은 트랜지스터(Q1)의 에미터에서의 전류이며, Iout는 트랜지스터(Q5)의 콜렉터에 흐르는 전류이다. 1:n1은 트랜지스터(Q1,Q2)의 에미터 크기 비이고 1:n2는 트랜지스터(Q4,Q5)의 에미터 크기 비로 하자. R1은 트랜지스터(Q2)에 직렬 접속된 저하이다. 다음의 식은 그 관계들을 나타낸다.
Iref = (1/R1)·(K·T/q)·1n(n1·I1/Iref)
(K·T/q)·1n{(1 + hFE)/hFE·Iref/Is}
= (K·T/q)·1n{(1 + hFE)/hFE·I1/Is}
= (K·T/q)·1n{(1 + hFE)/hFE·Iout/n2·Is}
여기서, K는 볼쯔만 상수이고, T는 절대 온도이며, q는 전자의 전하이며, Is는 포화 전류이다. 상기 방정식으로부터,
I1 = Iref, 및 Iout = n2·Iref
가 얻어지며, 이것은 출력 전류 Iout가 hFE에 영향받지 않음을 의미한다.
얼리 전압(Early voltage) VA에 대해, 다음 식이 얻어진다.
I1 = Iref·(1 + VCEQ3/VA)/(1 + VCEQ4/VA)
Iout = Iref·n2·{(1 + VCEQ5/VA)/(1 + VCEQ4/VA)}.
그러나, 트랜지스터(Q4)의 콜렉터 전압은 트랜지스터(Q4,Q5,Q6)로 구성된 피드백 회로로 인하여 트랜지스터(Q3)의 콜렉터 전압과 동일하다. 따라서, VCEQ3 = VCEQ4, 및 I1 = Iref이다. 결과로서, 전류 I1은 얼리 전압 VA에 의해 영향받지 않는다.
또한, VCEQ4≠VBE이므로, 출력 전류 Iout는 종래의 정전류 회로보다 얼리 전압 VA만큼 덜 영향받는다.
도 3 및 도 4는 얼리 전압 및 hFE에 대한 출력 전류의 의존 관계를 각각 도시한 것이다. 두 도면은 시뮬레이션에 의해 얻어진다. 실선(10)은 상기 실시예에 따른 회로의 특성을 나타낸다.
도 1에 도시된 종래의 회로의 출력 특성을 도시하는 실선(10)과 점선(20)간의 비교로부터 분명해 지듯이, 트랜지스터(Q3,Q4,Q5)의 베이스들이 트랜지스터(Q4)의 콜렉터와 베이스간의 단락 회로없이 공통 접속되므로, 상기 실시예에서의 미러 계수는 전류 이득 hFE에 거의 영향받지 않는다. 또, 차동 회로(5)의 반전 입력 전압 및 비반전 입력 전압을 이퀄라이징하기 위해 트랜지스터(Q4)의 콜렉터-베이스 전압 및 트랜지스터(Q3)의 콜렉터-베이스 전압의 피드백을 공급함으로써, 트랜지스터(Q3,Q4)의 미러 계수는 얼리 전압에 의해 영향받지 않는다. 따라서, 도 3 및 도 4에서 실선(10)으로 표시된 양호한 특성이 얻어진다.
도 5에 도시된 실시예에서, 정전류 출력 단자는 트랜지스터(Q3,Q4)와 베이스를 공유하는 단지 한 개의 트랜지스터(Q5)에 접속된다. 그러나, 다수의 트랜지스터는 정전류 출력 단자에 접속될 것이다.
도 6에 도시된 대로, 본 발명의 제 2실시예에서, P 형 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)(Q11,Q12,Q15,Q16)는 도 5에 도시된 제 1 실시예에서의 정전류 회로의 트랜지스터(Q1,Q2,Q5,Q6)를 대신하며, N 형 MOSFET(Q13,Q14,Q17,Q18)는 트랜지스터(Q3,Q4,Q7,Q8)를 대신한다. 제 2 실시예의 동작은 제 1 실시예의 동작과 동일하다.
본 발명의 양호한 실시예가 특정 용어를 사용하여 설명되지만, 이러한 설명은 단지 이해를 목적으로 한 것이며, 청구범위의 범위 또는 정신을 벗어나지 않은채 변경안 및 수정안이 가능하다.

Claims (4)

  1. 에미터의 크기가 각각 다른 트랜지스터의 콜렉터에 동일 전류를 흐르게 하며, 각각의 트랜지스터의 베이스와 에미터간에 발생한 전압의 차이에 근거하여 정전류를 출력하는 정전류 회로에 있어서,
    공통 전원으로 동작하는 차동 회로;
    상기 차동 회로의 반전 입력 단자에 콜렉터 및 베이스가 공통 접속되고 에미터가 공통 접지되는 제 1 도전형의 제 1 바이폴라 트랜지스터;
    상기 차동 회로의 비반전 입력 단자에 콜렉터 및 베이스가 공통 접속되고 에미터가 저항을 통해 공통 접지되는 제 1 도전형의 제 2 바이폴라 트랜지스터;
    상기 공통 전원에 접속된 에미터, 상기 제 1 바이폴라 트랜지스터의 콜렉터에 접속된 콜렉터, 및 상기 차동 회로의 반전 입력 단자에 접속된 베이스를 갖춘, 상기 제 1 도전형에 상반된 제 2 도전형의 제 3 바이폴라 트랜지스터;
    상기 공통 전원에 접속된 에미터, 상기 제 2 바이폴라 트랜지스터의 콜렉터에 접속된 콜렉터, 및 상기 차동 회로의 반전 입력 단자에 접속된 베이스를 갖춘 제 2 도전형의 제 4 바이폴라 트랜지스터; 및
    상기 공통 전원에 접속된 에미터, 상기 제 3 및 제 4 바이폴라 트랜지스터에 공통으로 접속된 베이스를 갖춘 최소한 한 개의 제 2 도전형의 제 5 바이폴라 트랜지스터를 구비하며,
    일정 전류가 상기 제 5 바이폴라 트랜지스터의 콜렉터로부터 출력되는 정전류 회로.
  2. 제 1항에 있어서, 반도체 집적 회로내에 형성되어지는 정전류 회로.
  3. 소스의 크기가 각각 다른 트랜지스터의 드레인에 동일 전류를 흐르게 하며, 각각의 트랜지스터의 소스와 드레인간에 발생한 전압의 차이에 근거하여 정전류를 출력하는 정전류 회로에 있어서,
    공통 전원으로 동작하는 차동 회로;
    상기 차동 회로의 반전 입력 단자에 드레인 및 게이트가 공통 접속되고 소스가 공통 접지되는 제 1 도전형의 제 1 MOSFET 트랜지스터;
    상기 차동 회로의 반전 입력 단자에 드레인 및 게이트가 공통 접속되고 소스가 저항을 통해 공통 접지되는 제 1 도전형의 제 2 MOSFET 트랜지스터;
    상기 공통 전원에 접속된 소스, 상기 제 1 MOSFET 트랜지스터의 드레인에 접속된 드레인, 및 상기 차동 회로의 반전 입력 단자에 접속된 게이트를 갖춘, 상기 제 1 도전형에 상반된 제 2 도전형의 제 3 MOSFET 트랜지스터;
    상기 공통 전원에 접속된 소스, 상기 제 2 MOSFET 트랜지스터의 드레인에 접속된 드레인, 및 상기 차동 회로의 반전 입력 단자에 접속된 게이트를 갖춘 제 2 도전형의 제 4 MOSFET 트랜지스터; 및
    상기 공통 전원에 접속된 소스, 상기 제 3 및 제 4 바이폴라 트랜지스터에 공통으로 접속된 게이트를 갖춘 최소한 한 개의 제 2 도전형의 제 5 MOSFET 트랜지스터를 구비하며,
    일정 전류가 상기 제 5 MOSFET 트랜지스터의 드레인으로부터 출력되는 정전류 회로.
  4. 제 3항에 있어서, 반도체 집적 회로의 회로내에 형성되어지는 정전류 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1304670B1 (it) * 1998-10-05 2001-03-28 Cselt Centro Studi Lab Telecom Circuito in tecnologia cmos per la generazione di un riferimento incorrente.
JP2002108468A (ja) * 2000-09-28 2002-04-10 Toshiba Corp 電流源回路
JP2004248014A (ja) * 2003-02-14 2004-09-02 Matsushita Electric Ind Co Ltd 電流源および増幅器
US6833693B2 (en) * 2003-04-30 2004-12-21 Agilent Technologies, Inc. EMI reduction of power converters by way of controlled randomized modulation of oscillating signals
US6960961B2 (en) * 2003-04-30 2005-11-01 Agilent Technologies, Inc. EMI reduction of oscillating signals by way of controlled randomized modulation
US6784625B1 (en) 2003-04-30 2004-08-31 Agilent Technologies, Inc. EMI reduction of voltage inverters by way of controlled randomized modulation of oscillating signals
JP4401178B2 (ja) * 2004-01-27 2010-01-20 Ｎｅｃエレクトロニクス株式会社 出力トランジスタの電流制限回路
US20050237106A1 (en) * 2004-04-22 2005-10-27 Oki Electric Industry Co., Ltd. Constant-current generating circuit
US20070027349A1 (en) * 2005-07-28 2007-02-01 Stephan Brandstadter Halogenated Compositions
JP4851192B2 (ja) * 2006-01-27 2012-01-11 ルネサスエレクトロニクス株式会社 差動信号受信回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59218014A (ja) * 1983-05-26 1984-12-08 Toshiba Corp 定電流回路
JP2663449B2 (ja) * 1987-07-31 1997-10-15 日本電気株式会社 定電流回路
JPH071471B2 (ja) * 1988-09-27 1995-01-11 シャープ株式会社 定電流回路
JP2900207B2 (ja) * 1992-04-02 1999-06-02 シャープ株式会社 定電流回路
US5381083A (en) * 1992-07-15 1995-01-10 Sharp Kabushiki Kaisha Constant-current power-supply circuit formed on an IC
US5654665A (en) * 1995-05-18 1997-08-05 Dynachip Corporation Programmable logic bias driver
US5760639A (en) * 1996-03-04 1998-06-02 Motorola, Inc. Voltage and current reference circuit with a low temperature coefficient

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Publication number Publication date
JPH1124769A (ja) 1999-01-29
JP3157746B2 (ja) 2001-04-16
US6031414A (en) 2000-02-29
CN1081841C (zh) 2002-03-27
CN1208276A (zh) 1999-02-17

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