JPH0677783A - ヒステリシスアンプ - Google Patents
ヒステリシスアンプInfo
- Publication number
- JPH0677783A JPH0677783A JP4226195A JP22619592A JPH0677783A JP H0677783 A JPH0677783 A JP H0677783A JP 4226195 A JP4226195 A JP 4226195A JP 22619592 A JP22619592 A JP 22619592A JP H0677783 A JPH0677783 A JP H0677783A
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- JP
- Japan
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- transistor
- emitter
- collector
- resistors
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Abstract
(57)【要約】
【目的】 回路設計等を容易にしたヒステリシスアンプ
を提供する。 【構成】 差動アンプとたすきがけフリップフロップ(Q
5,Q6) からなるヒステリシスアンプにおいて、差動アン
プのエミッタ追加抵抗(R2,R4) によってフリップフロッ
プのトランジスタのコレクタ・エミッタ間電圧ＶCEを設
定する。 【効果】 フリップフロップ構成の２つのトランジスタ
(Q5,Q6) のコレクタ・エミッタ間電圧ＶCEが２つの抵抗
(R2,R4) の値で調整されて過飽和にならない。
を提供する。 【構成】 差動アンプとたすきがけフリップフロップ(Q
5,Q6) からなるヒステリシスアンプにおいて、差動アン
プのエミッタ追加抵抗(R2,R4) によってフリップフロッ
プのトランジスタのコレクタ・エミッタ間電圧ＶCEを設
定する。 【効果】 フリップフロップ構成の２つのトランジスタ
(Q5,Q6) のコレクタ・エミッタ間電圧ＶCEが２つの抵抗
(R2,R4) の値で調整されて過飽和にならない。
Description
【０００１】
【産業上の利用分野】本発明は、入出力特性がヒステリ
シスを呈するヒステリシスアンプに関し、特に、半導体
集積回路に適当なヒステリシスアンプに関する。
シスを呈するヒステリシスアンプに関し、特に、半導体
集積回路に適当なヒステリシスアンプに関する。
【０００２】
【従来の技術】従来のヒステリシスアンプの例について
図２を参照して説明する。同図において、ＮＰＮ型の一
対の差動トランジスタＱ11及びＱ12が設けられている。
トランジスタＱ11のコレクタには抵抗Ｒ13を介して電源
電圧ＶCCが印加され、エミッタは抵抗Ｒ11及びＮＰＮ型
のトランジスタＱ13を介して定電流源Ｓに接続される。
トランジスタＱ11のベースには入力電圧ＶA が印加され
る。トランジスタＱ12のコレクタには抵抗Ｒ14を介して
電源電圧ＶCCが印加され、エミッタは抵抗Ｒ12及びＮＰ
Ｎ型のトランジスタＱ14を介して上記定電流源Ｓに接続
される。トランジスタＱ14のベースには基準電圧ＶB が
印加されている。
図２を参照して説明する。同図において、ＮＰＮ型の一
対の差動トランジスタＱ11及びＱ12が設けられている。
トランジスタＱ11のコレクタには抵抗Ｒ13を介して電源
電圧ＶCCが印加され、エミッタは抵抗Ｒ11及びＮＰＮ型
のトランジスタＱ13を介して定電流源Ｓに接続される。
トランジスタＱ11のベースには入力電圧ＶA が印加され
る。トランジスタＱ12のコレクタには抵抗Ｒ14を介して
電源電圧ＶCCが印加され、エミッタは抵抗Ｒ12及びＮＰ
Ｎ型のトランジスタＱ14を介して上記定電流源Ｓに接続
される。トランジスタＱ14のベースには基準電圧ＶB が
印加されている。
【０００３】トランジスタＱ13及びＱ14の各ベースは夫
々抵抗Ｒ12及びＲ11に接続される。トランジスタＱ13及
びＱ14のコレクタ、ベース相互間はいわゆるたすきがけ
接続される。トランジスタＱ11あるいはＱ12のコレクタ
は信号出力端子OUT となる。
々抵抗Ｒ12及びＲ11に接続される。トランジスタＱ13及
びＱ14のコレクタ、ベース相互間はいわゆるたすきがけ
接続される。トランジスタＱ11あるいはＱ12のコレクタ
は信号出力端子OUT となる。
【０００４】上記構成において、トランジスタＱ11及び
Ｑ12、抵抗Ｒ11〜Ｒ14及び定電流源Ｓは差動アンプを構
成する。トランジスタＱ13及びＱ14はフリップフロップ
構成のスイッチ回路を構成する。
Ｑ12、抵抗Ｒ11〜Ｒ14及び定電流源Ｓは差動アンプを構
成する。トランジスタＱ13及びＱ14はフリップフロップ
構成のスイッチ回路を構成する。
【０００５】例えば、入力電圧ＶA が基準電圧ＶB より
も低いと、トランジスタＱ13が導通し、トランジスタＱ
14が非導通となって、定電流源の電流Ｉは殆どトランジ
スタＱ11を流れる。これによって、出力端子OUT は
「Ｈ」レベルとなり、抵抗Ｒ11に（Ｒ11・Ｉ）の電圧降
下が生じる。このため、ＶA −Ｒ11・Ｉ＝ＶB となるま
で、出力端子OUT の「Ｈ」レベルは保持される。また、
入力電圧ＶA が基準電圧ＶB よりも高いと、トランジス
タＱ14が導通し、トランジスタＱ13が非導通となって、
定電流源の電流Ｉは殆どトランジスタＱ12を流れる。こ
れによって、出力端子OUT は「Ｌ」レベルとなり、抵抗
Ｒ12に（Ｒ12・Ｉ）の電圧降下が生じる。このため、Ｖ
A ＋Ｒ12・Ｉ＝ＶB となるまで、出力端子OUT の「Ｌ」
レベルは保持される。
も低いと、トランジスタＱ13が導通し、トランジスタＱ
14が非導通となって、定電流源の電流Ｉは殆どトランジ
スタＱ11を流れる。これによって、出力端子OUT は
「Ｈ」レベルとなり、抵抗Ｒ11に（Ｒ11・Ｉ）の電圧降
下が生じる。このため、ＶA −Ｒ11・Ｉ＝ＶB となるま
で、出力端子OUT の「Ｈ」レベルは保持される。また、
入力電圧ＶA が基準電圧ＶB よりも高いと、トランジス
タＱ14が導通し、トランジスタＱ13が非導通となって、
定電流源の電流Ｉは殆どトランジスタＱ12を流れる。こ
れによって、出力端子OUT は「Ｌ」レベルとなり、抵抗
Ｒ12に（Ｒ12・Ｉ）の電圧降下が生じる。このため、Ｖ
A ＋Ｒ12・Ｉ＝ＶB となるまで、出力端子OUT の「Ｌ」
レベルは保持される。
【０００６】従って、ヒステリシスアンプの出力は、入
力電圧ＶA が増加して、（ＶB ＋Ｒ12・Ｉ）を越えると
きに「Ｌ」レベルから「Ｈ」レベルになり、入力電圧Ｖ
A が減少して（ＶB −Ｒ12・Ｉ）を下回るときに「Ｈ」
レベルから「Ｌ」になるヒステリシス特性を示す。
力電圧ＶA が増加して、（ＶB ＋Ｒ12・Ｉ）を越えると
きに「Ｌ」レベルから「Ｈ」レベルになり、入力電圧Ｖ
A が減少して（ＶB −Ｒ12・Ｉ）を下回るときに「Ｈ」
レベルから「Ｌ」になるヒステリシス特性を示す。
【０００７】
【発明が解決しようとする課題】かかる従来の構成にお
いて、相補的に動作するトランジスタＱ13及びＱ14はス
イッチ動作となり、オン状態で飽和領域の動作をする
が、過飽和状態になると、トランジスタＱ13あるいはＱ
14のベース電流ＩB がコレクタ電流ＩC に対して無視で
きないレベルになる。すなわち、ベース電流ＩB が無視
できることを条件に、入力電圧の大小により、電流源Ｓ
で与えられる電流Ｉは全てどちらかの抵抗（Ｒ11または
Ｒ12）を流れることになり、それが、本構成のヒステリ
シス幅（Ｒ11・Ｉ＋Ｒ12・Ｉ）となっている。しかし、
トランジスタＱ13及びＱ14が飽和領域で動作するとベー
ス電流ＩB が無視出来ず、電流Ｉがコレクタ電流ＩC と
ベース電流ＩB に分岐し、一方の抵抗のみならず、その
一部が他方の抵抗にも流れるため、ヒステリシス幅がＲ
11・（Ｉ−ＩB)＋Ｒ12・（Ｉ−ＩB)に減少する。また、
動作点も、ＶB −Ｒ11・Ｉ，ＶB ＋Ｒ12・Ｉから、ＶB
−Ｒ11・（Ｉ−ＩB)，ＶB ＋Ｒ12・（Ｉ−ＩB)に変動
し、トランジスタの飽和状態の電流増幅率βに影響され
る。これはＩＣの歩留り低下及びＩＣ回路設計を困難に
する。
いて、相補的に動作するトランジスタＱ13及びＱ14はス
イッチ動作となり、オン状態で飽和領域の動作をする
が、過飽和状態になると、トランジスタＱ13あるいはＱ
14のベース電流ＩB がコレクタ電流ＩC に対して無視で
きないレベルになる。すなわち、ベース電流ＩB が無視
できることを条件に、入力電圧の大小により、電流源Ｓ
で与えられる電流Ｉは全てどちらかの抵抗（Ｒ11または
Ｒ12）を流れることになり、それが、本構成のヒステリ
シス幅（Ｒ11・Ｉ＋Ｒ12・Ｉ）となっている。しかし、
トランジスタＱ13及びＱ14が飽和領域で動作するとベー
ス電流ＩB が無視出来ず、電流Ｉがコレクタ電流ＩC と
ベース電流ＩB に分岐し、一方の抵抗のみならず、その
一部が他方の抵抗にも流れるため、ヒステリシス幅がＲ
11・（Ｉ−ＩB)＋Ｒ12・（Ｉ−ＩB)に減少する。また、
動作点も、ＶB −Ｒ11・Ｉ，ＶB ＋Ｒ12・Ｉから、ＶB
−Ｒ11・（Ｉ−ＩB)，ＶB ＋Ｒ12・（Ｉ−ＩB)に変動
し、トランジスタの飽和状態の電流増幅率βに影響され
る。これはＩＣの歩留り低下及びＩＣ回路設計を困難に
する。
【０００８】よって、本発明は、たすきがけ接続された
トランジスタＱ13及びＱ14を必要以上に飽和させないよ
うにして、回路設計等を容易にしたヒステリシスアンプ
を提供することを目的とする。
トランジスタＱ13及びＱ14を必要以上に飽和させないよ
うにして、回路設計等を容易にしたヒステリシスアンプ
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明のヒステリシスアンプは、第１及び第２トランジ
スタ(Q1,Q2) と、一端が前記第１トランジスタ(Q1)のエ
ミッタに接続される直列接続された第１及び第２抵抗(R
1,R2) からなる第１直列回路と、一端が上記第２トラン
ジスタ(Q2)のエミッタに接続される直列接続された第３
及び第４抵抗(R3,R4) からなる第２直列回路と、エミッ
タが上記第３及び第４抵抗(R3,R4) 相互間の接続点に接
続され、コレクタが電流源(S) に接続され、ベースが上
記第１直列回路に接続される第３トランジスタ(Q3)と、
エミッタが上記第１及び第２抵抗(R1,R2) 相互間の接続
点に接続され、コレクタが上記電流源(S) に接続され、
ベースが上記第２直列回路の他端に接続される第４トラ
ンジスタ(Q4)と、コレクタが上記第１直列回路(R1,R2)
の他端に接続され、エミッタが上記電流源(S) に接続さ
れ、ベースが上記第２直列回路の他端に接続される第５
トランジスタ(Q5)と、コレクタが上記第２直列回路(R3,
R4) の他端に接続され、エミッタが上記電流源(S) に接
続され、ベースが上記第１直列回路(R1,R2) の他端に接
続される第６トランジスタ(Q6)と、を備えることを特徴
とする。
本発明のヒステリシスアンプは、第１及び第２トランジ
スタ(Q1,Q2) と、一端が前記第１トランジスタ(Q1)のエ
ミッタに接続される直列接続された第１及び第２抵抗(R
1,R2) からなる第１直列回路と、一端が上記第２トラン
ジスタ(Q2)のエミッタに接続される直列接続された第３
及び第４抵抗(R3,R4) からなる第２直列回路と、エミッ
タが上記第３及び第４抵抗(R3,R4) 相互間の接続点に接
続され、コレクタが電流源(S) に接続され、ベースが上
記第１直列回路に接続される第３トランジスタ(Q3)と、
エミッタが上記第１及び第２抵抗(R1,R2) 相互間の接続
点に接続され、コレクタが上記電流源(S) に接続され、
ベースが上記第２直列回路の他端に接続される第４トラ
ンジスタ(Q4)と、コレクタが上記第１直列回路(R1,R2)
の他端に接続され、エミッタが上記電流源(S) に接続さ
れ、ベースが上記第２直列回路の他端に接続される第５
トランジスタ(Q5)と、コレクタが上記第２直列回路(R3,
R4) の他端に接続され、エミッタが上記電流源(S) に接
続され、ベースが上記第１直列回路(R1,R2) の他端に接
続される第６トランジスタ(Q6)と、を備えることを特徴
とする。
【００１０】
【作用】かかる構成において、第２抵抗(R2)の一端の電
位は、第４トランジスタ(Q4)のエミッタ・ベースを介し
て第６トランジスタのコレクタに印加され、第２抵抗(R
2)の他端の電位は、第６トランジスタ(Q6)のベース・エ
ミッタ間電圧ＶBEを介して第６トランジスタ(Q6)にエミ
ッタ電位を与える。従って、第６トランジスタ(Q6)のコ
レクタ・エミッタ間電圧ＶCEは第２抵抗の値Ｒ2 （及び
定電流Ｉ）によって調整することが出来、第６トランジ
スタ(Q6)の過飽和を防止することが可能となる。また、
同様に、第５トランジスタ(Q5)のコレクタ・エミッタ間
電圧ＶCEも第４抵抗(R4)の値Ｒ4 によって設定すること
ができ、第５トランジスタの過飽和を防止することが可
能となる。
位は、第４トランジスタ(Q4)のエミッタ・ベースを介し
て第６トランジスタのコレクタに印加され、第２抵抗(R
2)の他端の電位は、第６トランジスタ(Q6)のベース・エ
ミッタ間電圧ＶBEを介して第６トランジスタ(Q6)にエミ
ッタ電位を与える。従って、第６トランジスタ(Q6)のコ
レクタ・エミッタ間電圧ＶCEは第２抵抗の値Ｒ2 （及び
定電流Ｉ）によって調整することが出来、第６トランジ
スタ(Q6)の過飽和を防止することが可能となる。また、
同様に、第５トランジスタ(Q5)のコレクタ・エミッタ間
電圧ＶCEも第４抵抗(R4)の値Ｒ4 によって設定すること
ができ、第５トランジスタの過飽和を防止することが可
能となる。
【００１１】この結果、第５及び第６トランジスタ(Q5,
Q6) のベース電流がわずかとなり、定電流源Ｓの電流は
略第１及び第２トランジスタ(Q1,Q2) のいずれかを流れ
ると見做すことができ、回路設計が容易になる。
Q6) のベース電流がわずかとなり、定電流源Ｓの電流は
略第１及び第２トランジスタ(Q1,Q2) のいずれかを流れ
ると見做すことができ、回路設計が容易になる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１において、ＮＰＮ型の一対の差動トラ
ンジスタＱ1 及びＱ2 が設けられている。トランジスタ
Ｑ1 のコレクタには抵抗Ｒ5 を介して電源電圧ＶCCが印
加され、エミッタは互いに直列に接続された抵抗Ｒ1 及
びＲ2 からなる第１直列回路、ＮＰＮ型のトランジスタ
Ｑ5 を介して定電流源Ｓに接続される。トランジスタＱ
1 のベースには入力電圧ＶA が印加される。トランジス
タＱ2 のコレクタには抵抗Ｒ6 を介して電源電圧ＶCCが
印加され、エミッタは互いに直列に接続された抵抗Ｒ3
及びＲ4 からなる第２直列回路、ＮＰＮ型のトランジス
タＱ6 を介して上記定電流源Ｓに接続される。トランジ
スタＱ2 のベースには基準電圧ＶB が印加されている。
て説明する。図１において、ＮＰＮ型の一対の差動トラ
ンジスタＱ1 及びＱ2 が設けられている。トランジスタ
Ｑ1 のコレクタには抵抗Ｒ5 を介して電源電圧ＶCCが印
加され、エミッタは互いに直列に接続された抵抗Ｒ1 及
びＲ2 からなる第１直列回路、ＮＰＮ型のトランジスタ
Ｑ5 を介して定電流源Ｓに接続される。トランジスタＱ
1 のベースには入力電圧ＶA が印加される。トランジス
タＱ2 のコレクタには抵抗Ｒ6 を介して電源電圧ＶCCが
印加され、エミッタは互いに直列に接続された抵抗Ｒ3
及びＲ4 からなる第２直列回路、ＮＰＮ型のトランジス
タＱ6 を介して上記定電流源Ｓに接続される。トランジ
スタＱ2 のベースには基準電圧ＶB が印加されている。
【００１３】トランジスタＱ5 及びＱ6 の各ベースは夫
々第２及び第１の直列回路に接続される。トランジスタ
Ｑ5 及びＱ6 のコレクタ、ベース相互間はいわゆるたす
きがけ接続される。トランジスタＱ1 あるいはＱ2 のコ
レクタは信号出力端子OUT となる。
々第２及び第１の直列回路に接続される。トランジスタ
Ｑ5 及びＱ6 のコレクタ、ベース相互間はいわゆるたす
きがけ接続される。トランジスタＱ1 あるいはＱ2 のコ
レクタは信号出力端子OUT となる。
【００１４】更に、互いのコレクタを共通に接続した一
対のＰＮＰ型のトランジスタＱ3 及びＱ4 が設けられて
いる。トランジスタＱ3 及びＱ4 の各コレクタは電流源
Ｓに接続される。トランジスタＱ3 のエミッタは抵抗Ｒ
3 及びＲ4 相互間の接続点に接続される。トランジスタ
Ｑ3 のベースはトランジスタＱ5 のコレクタに接続され
る。トランジスタＱ4 のエミッタは抵抗Ｒ1 及びＲ2 相
互間の接続点に接続される。トランジスタＱ4 のベース
はトランジスタＱ6 のコレクタに接続される。
対のＰＮＰ型のトランジスタＱ3 及びＱ4 が設けられて
いる。トランジスタＱ3 及びＱ4 の各コレクタは電流源
Ｓに接続される。トランジスタＱ3 のエミッタは抵抗Ｒ
3 及びＲ4 相互間の接続点に接続される。トランジスタ
Ｑ3 のベースはトランジスタＱ5 のコレクタに接続され
る。トランジスタＱ4 のエミッタは抵抗Ｒ1 及びＲ2 相
互間の接続点に接続される。トランジスタＱ4 のベース
はトランジスタＱ6 のコレクタに接続される。
【００１５】かかる構成において、例えば、入力電圧Ｖ
A が基準電圧ＶB よりも低い場合、トランジスタＱ5 は
オン、トランジスタＱ3 はオン、トランジスタＱ6 はオ
フ、Ｑ4 はオフとなる。トランジスタＱ5 オンにより、
電流Ｉは殆どトランジスタＱ1 を流れ、抵抗Ｒ5 に出力
電圧が生じる。
A が基準電圧ＶB よりも低い場合、トランジスタＱ5 は
オン、トランジスタＱ3 はオン、トランジスタＱ6 はオ
フ、Ｑ4 はオフとなる。トランジスタＱ5 オンにより、
電流Ｉは殆どトランジスタＱ1 を流れ、抵抗Ｒ5 に出力
電圧が生じる。
【００１６】このとき、トランジスタＱ5 のコレクタ・
エミッタ間電圧をＶCE5 、トランジスタＱ3 のベース・
エミッタ間電圧をＶBE3 、トランジスタＱ5 のベース電
流をＩB5、抵抗Ｒ4 の値をＲ4 、トランジスタＱ2 のベ
ース・エミッタ間電圧をＶBE 2 とすると、 ＶCE5 ＋ＶBE3 ＝ＩB5×Ｒ4 ＋ＶBE2 が成立する。同じ条件でトランジスタを形成する等し
て、ＶBE3 ＝ＶBE2 ＝ＶBE とすると、 ＶCE5 ＝ＩB5×Ｒ4 となる。すなわち、トランジスタＱ5 のコレクタ・エミ
ッタ間電圧ＶCEを、抵抗Ｒ4 の値で設定できるため、ト
ランジスタＱ5 が過飽和にならないようにすることがで
きる。
エミッタ間電圧をＶCE5 、トランジスタＱ3 のベース・
エミッタ間電圧をＶBE3 、トランジスタＱ5 のベース電
流をＩB5、抵抗Ｒ4 の値をＲ4 、トランジスタＱ2 のベ
ース・エミッタ間電圧をＶBE 2 とすると、 ＶCE5 ＋ＶBE3 ＝ＩB5×Ｒ4 ＋ＶBE2 が成立する。同じ条件でトランジスタを形成する等し
て、ＶBE3 ＝ＶBE2 ＝ＶBE とすると、 ＶCE5 ＝ＩB5×Ｒ4 となる。すなわち、トランジスタＱ5 のコレクタ・エミ
ッタ間電圧ＶCEを、抵抗Ｒ4 の値で設定できるため、ト
ランジスタＱ5 が過飽和にならないようにすることがで
きる。
【００１７】回路の対称性により、同様に、ＶCE6 ＝Ｉ
B6×Ｒ2 となり、トランジスタＱ6 のコレクタ・エミ
ッタ間電圧ＶCEを、抵抗Ｒ2 の値で設定することが出来
る。
B6×Ｒ2 となり、トランジスタＱ6 のコレクタ・エミ
ッタ間電圧ＶCEを、抵抗Ｒ2 の値で設定することが出来
る。
【００１８】また、トランジスタＱ5 のベース電流ＩB5
及びコレクタ電流ＩC5は、ＩB5＜＜ＩC5であるため、本
ヒステリシスアンプのヒステリシス幅は、（Ｒ1 ・Ｉ＋
Ｒ3・Ｉ）を確保でき、抵抗Ｒ1 及びＲ3 の値を等しく
設定した場合には、（Ｉ・Ｒ1 ）×２で求められる。シ
ュミット回路の動作点は基準電圧ＶB に対して、ＶB−
Ｒ1 ・Ｉ，ＶB ＋Ｒ3 ・Ｉを確保できる。抵抗Ｒ1 及び
Ｒ3 の値を等しく設定した場合には、基準電圧ＶB に
（Ｉ・Ｒ1 ）を加算あるいは減算したレベルとなる。
及びコレクタ電流ＩC5は、ＩB5＜＜ＩC5であるため、本
ヒステリシスアンプのヒステリシス幅は、（Ｒ1 ・Ｉ＋
Ｒ3・Ｉ）を確保でき、抵抗Ｒ1 及びＲ3 の値を等しく
設定した場合には、（Ｉ・Ｒ1 ）×２で求められる。シ
ュミット回路の動作点は基準電圧ＶB に対して、ＶB−
Ｒ1 ・Ｉ，ＶB ＋Ｒ3 ・Ｉを確保できる。抵抗Ｒ1 及び
Ｒ3 の値を等しく設定した場合には、基準電圧ＶB に
（Ｉ・Ｒ1 ）を加算あるいは減算したレベルとなる。
【００１９】なお、上記実施例では、トランジスタＱ5
及びトランジスタＱ6 のコレクタ・エミッタ間電圧ＶCE
を定めるために抵抗Ｒ2 及びＲ4 を用いているが、同等
の電圧降下を与える電圧降下素子、例えばダイオード、
ＦＥＴ等を用いることができる。ダイオードを直列にし
て所定定電圧を得ればＶCEを得るのは容易になる。ま
た、上記実施例では、電圧出力を得るヒステリシスアン
プの構成例で説明しているが、電流出力の回路とするこ
ともでき、ダイナミック負荷を接続する構成とすること
も出来る。
及びトランジスタＱ6 のコレクタ・エミッタ間電圧ＶCE
を定めるために抵抗Ｒ2 及びＲ4 を用いているが、同等
の電圧降下を与える電圧降下素子、例えばダイオード、
ＦＥＴ等を用いることができる。ダイオードを直列にし
て所定定電圧を得ればＶCEを得るのは容易になる。ま
た、上記実施例では、電圧出力を得るヒステリシスアン
プの構成例で説明しているが、電流出力の回路とするこ
ともでき、ダイナミック負荷を接続する構成とすること
も出来る。
【００２０】
【発明の効果】以上説明したように本発明のヒステリシ
スアンプでは、フリップフロップ構成の２つのトランジ
スタ(Q5,Q6) のコレクタ・エミッタ間電圧ＶCEが２つの
抵抗(R2,R4) の値で調整されて過飽和にならないように
なされ、ヒステリシス特性が電流増幅率ｈfeの影響を受
けないので、設計が容易なヒステリシスアンプを得るこ
とが可能となる。
スアンプでは、フリップフロップ構成の２つのトランジ
スタ(Q5,Q6) のコレクタ・エミッタ間電圧ＶCEが２つの
抵抗(R2,R4) の値で調整されて過飽和にならないように
なされ、ヒステリシス特性が電流増幅率ｈfeの影響を受
けないので、設計が容易なヒステリシスアンプを得るこ
とが可能となる。
【図１】本発明のヒステリシスアンプの例を示す回路
図。
図。
【図２】従来のヒステリシスアンプの例を示す回路図。
Ｑ1 、Ｑ2 、Ｑ5 、Ｑ6 ＮＰＮトランジスタ Ｑ3 、Ｑ4 ＰＮＰトランジスタ Ｓ 電流源
Claims (2)
- 【請求項１】第１及び第２トランジスタと、 一端が前記第１トランジスタのエミッタに接続される直
列接続された第１及び第２抵抗からなる第１直列回路
と、 一端が前記第２トランジスタのエミッタに接続される直
列接続された第３及び第４抵抗からなる第２直列回路
と、 エミッタが前記第３及び第４抵抗相互間の接続点に接続
され、コレクタが定電流源に接続され、ベースが前記第
１直列回路に接続される第３トランジスタと、 エミッタが前記第１及び第２抵抗相互間の接続点に接続
され、コレクタが前記定電流源に接続され、ベースが前
記第２直列回路の他端に接続される第４トランジスタ
と、 コレクタが前記第１直列回路の他端に接続され、エミッ
タが前記定電流源に接続され、ベースが前記第２直列回
路の他端に接続される第５トランジスタと、 コレクタが前記第２直列回路の他端に接続され、エミッ
タが前記定電流源に接続され、ベースが前記第１直列回
路の他端に接続される第６トランジスタと、 を備えることを特徴とするヒステリシスアンプ。 - 【請求項２】前記第１乃至第４抵抗のうち少なくとも前
記第２及び第４抵抗を定電圧降下素子によって形成する
ことを特徴とする請求項１記載のヒステリシスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226195A JPH0677783A (ja) | 1992-08-25 | 1992-08-25 | ヒステリシスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226195A JPH0677783A (ja) | 1992-08-25 | 1992-08-25 | ヒステリシスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677783A true JPH0677783A (ja) | 1994-03-18 |
Family
ID=16841381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226195A Withdrawn JPH0677783A (ja) | 1992-08-25 | 1992-08-25 | ヒステリシスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783975B1 (ko) * | 1999-12-13 | 2007-12-10 | 고나미 가부시끼가이샤 | 게임기 및 게임실행 방법, 기록 매체 |
-
1992
- 1992-08-25 JP JP4226195A patent/JPH0677783A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783975B1 (ko) * | 1999-12-13 | 2007-12-10 | 고나미 가부시끼가이샤 | 게임기 및 게임실행 방법, 기록 매체 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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