JP2656297B2 - ウインド回路 - Google Patents

ウインド回路

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JP2656297B2
JP2656297B2 JP8662088A JP8662088A JP2656297B2 JP 2656297 B2 JP2656297 B2 JP 2656297B2 JP 8662088 A JP8662088 A JP 8662088A JP 8662088 A JP8662088 A JP 8662088A JP 2656297 B2 JP2656297 B2 JP 2656297B2
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【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えば、FMチューナの検波出力(S字カ
ーブ特性)のセンター検出回路として有効なウインド回
路に関する。
(従来の技術) ウインド回路として例えば、第3図に示すような回路
がある。この回路は、トランジスタQ31、Q32の共通エミ
ッタが基準電圧Vrefに接続され、共通ベースと共通エミ
ッタとの間にFM検波出力電圧Vinが供給される。FM検波
出力電圧Vinは、入力周波数にほぼ比例して変化する電
圧である。トランジスタQ31のコレクタは、負荷抵抗RL
を介して電源ラインに接続され、トランジスタQ32のコ
レクタはトランジスタQ33とQ34からなるカレントミラー
回路CURに接続されている。カレントミラー回路CURの出
力電流はトランジスタQ34のコレクタ、負荷抵抗RLに流
れるように構成されている。
この回路は、FM検波出力電圧Vinが所定の範囲内にな
り、FM検波出力回路(図示せず)の入力周波数が所定の
範囲になると、ミューティングを解除するように働く。
今、電圧Vinが0から徐々に上がっていきNPNトランジス
タQ31がオンするベース・エミッタ間電圧VBE(Q31)ON
になると、トランジスタQ31は負荷抵抗RLにコレクタ電
流Ic(Q31)を流す。また電圧Vinが徐々に下がっていき
PNPトランジスタQ32がオンするベース・エミッタ間電圧
Vbe(Q32)ONになると、トランジスタQ32のコレクタ電
流Ic(Q32)と同じ電流Ic(Q34)がカレントミラー回路
CURの動作で負荷抵抗RLに流れる。よって Vbe(Q31)ON>Vin>Vbe(Q32)ON の範囲ではトランジスタQ31、Q32ともカットオフとな
り、負荷抵抗RLには電流は流れない。
つまり、上記のウインド回路のウインド幅 Vin−Wは、 Vin−W=Vbe(Q31)ON−Vbe(Q32)ON となる。
Vbe(Q31)ON=0.7[V] Vbe(Q32)ON=−0.7[V] とするとウインド幅は、1.4[V]となる。
今、上記の回路の最低動作電源であるVccMINを求める
と、 VccMIN =Ic(Q31)×RL+VCEsat(Q31)+Vref と表せる。
Ic(Q31)は、トランジスタQ31のコレクタ電流、RL
は負荷抵抗RLの値、VCEsat(Q31)はトランジスタQ31
の飽和時のコレクタ・エミッタ間電圧、Vrefは、基準電
圧である。
今、仮に負荷抵抗RL(=5KΩ)を動作せしめる電流
値を0.1mAとし、VCEsat(Q31)を0.1[V]、Vrefを0.
8[V]とすると、VccMIN=1.4[V]となる。
(発明が解決しようとする課題) 上記したように、従来のウインド回路は、ウインド幅
が広く(計算例では1.4[V])、であり、この幅を狭
くするためには前段に直流増幅器を設ける必要がある。
また最低動作電源電圧をみると、計算引例ではVccMIN=
1.4[V]と高く、超低電位(VccMIN≦1.0[V])での
動作は無理である。
しかしながら、最近の電子機器では小形でありかつFM
検波出力の精度の高い判別能力が要求され、しかも超低
電圧動作のできる回路が要望されている。
そこでこの発明は、ウインド幅を簡単な手段により狭
くすることができ、しかも超低電位動作が可能なウイン
ド回路を提供することを目的とする。
[発明の構成] (課題を解決するための手段) この発明は、信号入力端子の一方がベースに接続され
たエミッタ面積が異なる第1、第2のトランジスタと、
エミッタ面積が大きい方の前記第1のトランジスタの出
力ノードとエミッタ面積が小さい方の前記第2のトラン
ジスタの出力ノード間に、入出力部が接続された第1の
カレントミラー回路と、前記第2のトランジスタの出力
ノードが制御入力部に接続され、この出力ノードに流れ
る電流によりオンオフ制御される第1の出力回路と、前
記第1の出力回路の出力部が接続された出力端と、前記
信号入力端子の一方と他方がそれぞれのベースに接続さ
れたエミッタ面積が異なる第3、第4のトランジスタ
と、エミッタ面積が大きい方の前記第3のトランジスタ
の出力ノードとエミッタ面積が小さい方の前記第4のト
ランジスタの出力ノード間に入出力部が接続された第2
のカレントミラー回路と、前記第4のトランジスタの出
力ノードが制御入力部に接続され、この出力ノードに流
れる電流によりオンオフ制御され、出力部が前記出力端
に接続された第2の出力回路と、前記信号入力端子の他
方(または一方)にバイアス電圧を与えるためのバイア
ストランジスタとを備え、前記第2のトランジスタの電
流が前記第1のトランジスタの電流より多く流れる場合
にウインド幅上限(または下限)判定結果として前記第
1の出力回路をオンし、前記第4のトランジスタの電流
が前記第3のトランジスタの電流より多く流れる場合に
ウインド幅下限(または上限)判定結果として前記第2
の出力回路をオンし、前記出力端に電流を与えるように
したものである。
(作用) 上記の手段により、各判別回路のスレッョルドレベル
は、トランジスタのベース・エミッタ間電圧を利用する
ことなく、トランジスタのエミッタ面積比が利用される
ことになり、ウインド幅の上限と下限との差を小さくす
ることができる。
(実施例) 以下、この発明の実施例を図面を参照して説明する。
第1図はこの発明の一実施例である。端子1、2間に
は、例えばチューナの中間周波を検波したFM検波出力電
圧Vin(S字カーブ特性)が供給される。端子1は、ウ
インド幅の上限電圧を検出する上限設定回路11のトラン
ジスタQ1、Q2のベースに接続されるとともに、ウインド
幅の下限電圧を検出する下限設定回路12のトランジスタ
Q3のベースに接続される。また端子2は、下限設定回路
12のトランジスタQ4のベースに接続される。
電源ライン13と接地ライン14との間には電流源I1、ダ
イオード接続されたトランジスタQ5が直列接続されてい
る。電流源I1とトランジスタQ5の接続点は、トランジス
タQ4のベースに接続されている。
上限設定回路11は、トランジスタQ1とQ2とが並列とな
り、トランジスタQ1のエミッタは抵抗R1を介してトラン
ジスタQ2のエミッタに接続される。そして、トランジス
タQ2のエミッタが抵抗R2を介して接地ライン14に接続さ
れる。トランジスタQ1のコレクタは、能動負荷として作
用するカレントミラー回路を構成するダイオードQ6のカ
ソード及びトランジスタQ7のベースに接続される。ダイ
オードQ6のアノード及びトランジスタQ7のエミッタは、
電源ライン13に接続され、カレントミラー回路の出力ノ
ードであるトランジスタQ7のコレクタは、トランジスタ
Q2のコレクタに接続されるとともに出力回路を構成する
トランジスタQ8のベースに接続される。
トランジスタQ8のエミッタは電源ライン13に接続さ
れ、コレクタは負荷抵抗RLに接続される。ここで、ト
ランジスタQ1とQ2とのエミッタ面積比は異なり、トラン
ジスタQ1のエミッタ面積が大きく設定され、面積比がn:
1である。
下限設定回路12においても同様な構成であるが、トラ
ンジスタQ3のエミッタは抵抗R3を介してトランジスタQ4
のエミッタに接続されるとともに抵抗R4を介して接地ラ
イン14に接続される。したがって上限設定回路11のトラ
ンジスタQ1とQ2のバイアスとは異なる。一方、トランジ
スタQ3とQ4のコレクタ側に接続される能動負荷としての
カレントミラー回路及び出力回路(ダイオードQ9、トラ
ンジスタQ10、Q11で構成される)の構成は、上限設定回
路11と同じである。そして、トランジスタQ3とQ4のエミ
ッタ面積比がn:1である。
次に上記の回路の動作を説明する。
上限設定回路11においては、トランジスタQ2のコレク
タ電流Ic(Q2)がトランジスタQ1のコレクタ電流Ic(Q
1)より大きい場合、つまりIc(Q2)>Ic(Q1)のとき
は、トランジスタQ8のベース電流が流れ、このときトラ
ンジスタQ8はオンし、負荷抵抗RLにコレクタ電流Ic(Q
8)を流す。逆に、Ic(Q2)≦Ic(Q1)のときは、トラ
ンジスタQ8はカットオフとなる。
下限設定回路12においては、トランジスタQ4のコレク
タ電流Ic(Q4)がトランジスタQ3のコレクタ電流Ic(Q
3)より大きい場合、つまりIc(Q4)>Ic(Q3)のとき
は、トランジスタQ11のベース電流が流れ、このときト
ランジスタQ11はオンし、負荷抵抗RLにコレクタ電流Ic
(Q11)を流す。逆に、Ic(Q4)≦Ic(Q3)のときは、
トランジスタQ11はカットオフとなる。
以上上限設定回路11、下限設定回路12についてまとめ
ると、 Ic(Q1)<Ic(Q2)…Q8オン Ic(Q1)≧Ic(Q2)…Q8オフ Ic(Q3)≧Ic(Q4)…Q11オフ Ic(Q3)<Ic(Q4)…Q11オン トランジスタQ8、Q11がオフのときは、負荷抵抗RLに
電流が流れず、トランジスタQ8、Q11がオンの区間は、
負荷抵抗RLに電流が流れる。
今、トランジスタQ1〜Q4のコレクタ電流がすべて等し
い状態であるとする。このときは、トランジスタQ8、Q1
1はオフであるように設定されている。この状態から、
信号入力端子1の電位があがるとトランジスタQ1、Q2の
コレクタ電流が増大するが、次第にトランジスタQ2のコ
レクタ電流が増えてIc(Q1)<Ic(Q2)(…Q8オン)が
成立するようになる(上限検出)。
また、トランジスタQ1〜Q4のコレクタ電流がすべて等
しい状態から、信号入力端子2の電位が下がってくる
と、トランジスタQ3、Q4は差動関係にあるためにQ4のコ
レクタ電流が増大し、トランジスタQ11をオンさせる。
つまり、Ic(Q3)<Ic(Q4)(…Q11オン)が成立する
ようになる(下限検出)。
次に、上記したウインド幅の上限Vin(H)求めてみ
る。各トランジスタのエミッタ接地電流増幅率は十分大
きく、ベース電流は無視でき、エミッタ電流とコレクタ
電流は等しいとする。
Ic(Q1)=IE(Q1)、Ic(Q2)=IE(Q2)、 Ic(Q3)=IE(Q3)、Ic(Q4)=IE(Q4)、 Vin(H)は、Ic(Q1)=Ic(Q2)となされるときのV
inを求めればよい。
VBE(Q5)+Vin =VBE(Q1)+IE(Q1)R1 +{IE(Q1)+IE(Q2)}R2 …(1) また VBE(Q5)+Vin =VBE(Q2)+{IE(Q1)+IE(Q2)}R2 …(2) とも表わせる。
IE(Q1)=IE(Q2)=Ic(Q1)=Ic(Q2) とすると、(1)、(2)式は、 次の(3)、(4)式になる。
VBE(Q5)+Vin(H) =VBE(Q1)+Ic(Q1)R1+2Ic(Q1)R2 …(3) VBE(Q5)+Vin(H)=VBE(Q2)+2Ic(Q1)R2 …
(4) 上記(3)、(4)式により VBE(Q2)−VBE(Q1)=Ic(Q1)R1 …(5) ここで、Q1はQ2に対してエミッタ面積がN1倍であり他の
構造は同一条件で構成されているとすると、Is(Q1)=
N1Is(Q2)、また、Ic(Q1)=Ic(Q2)より(6)式は VBE(Q2)−VBE(Q1)=VT1nN1=Ic(Q1)R1…(7) 従って、 (8)式を4式に代入すると、 ここで、 VBE(Q2)VBE(Q5) =−{VBE(Q5)−VBE(Q2)}と変形できる。
ここで、Q2とQ5は同一形状とすれば、 Is(Q5)=Is(Q2)であり、従って (10)式を(9)式に代入すると、 となる。
次にウインド幅の下限Vin(L)を求める。下限設定
回路12においては、 VBE(Q5)=VBE(Q4)+IE(Q4)R3 +{IE(Q3)+IE(Q4)R4 =VBE(Q4)+Ic(Q3)(R3+2R4) …(12) が成立する。ただし、 IE(Q3)=IE(Q4)=Ic(Q3)=Ic(Q4) また、 VBE(Q4)+IE(Q4)R3=−Vin(L)VBE(Q4) VBE(Q4)−VBE(Q3)=−Vin(L)IE(Q4)R3 …(13) ここでQ3はQ4に対してエミッタ面積がN2倍であり他の構
造は同一条件で形成されているとすると、Is(Q3)=N2
Is(Q4)、また、Ic(Q4)=Ic(Q3)であるから、 VBE(Q4)−VBE(Q3) =VT1nN2 …(14) (14)式を(13)式に代入すると、 (15)式を(12)式に代入すると、 また、 ここでトランジスタQ3、Q5は同一形状とすればIs(Q4)
=Is(Q5)であり、よって となる。(17)式を、(16)式に代入して Vin(L)を求めると となる。
Is(Q1)はトランジスタQ1のベースエミッタ接合の逆方
向飽和電流 Is(Q2)はトランジスタQ1のベースエミッタ接合の逆方
向飽和電流 Is(Q3)はトランジスタQ1のベースエミッタ接合の逆方
向飽和電流 Is(Q4)はトランジスタQ1のベースエミッタ接合の逆方
向飽和電流 Is(Q5)はトランジスタQ1のベースエミッタ接合の逆方
向飽和電流 VTは電子の熱電圧でありVT=(kT/q) また、電流源I1とダイオード接続のトランジスタQ5
は、この回路を動作させるためのバイアス電圧(Vref)
を供給する定電圧源である。
次に、具体的な数値を求めてみる。
例えば電流源の電流値I1=50μA、Ic(Q2)=2μ
A、Ic(Q4)=2μA、R1=18kΩ、R2=33kΩ、R3=7k
Ω、R4=18kΩ、N1=4、N2=4とすると、Vin(H)=
50mV、VIN(L)=−50mVとなる。またウインド幅Vin
−wはVin−w=50mV+50mV=100mVである。
次に、上記の回路の最低動作電源電圧について説明す
る。
今、ウインド幅の上限でありVin(H)が0.05
[V]、トランジスタQ5により得られるバイアス基準電
圧が0.7[V]とすると、これがトランジスタQ2のベー
スに印加される。このときトランジスタQ2、Q7に電流が
流れるのであるから、各トランジスタのコレクタ・エミ
ッタ間飽和時の電圧VCEsat=0.1とすると、約0.85
[V]以上の電圧が電源ラインに印加されていれば動作
できることになる。
この発明は、上記の実施例に限定されるものではな
く、第2図に示すようにトランジスタの極性は第1図の
ものとは逆極性のトランジスタで構成しても良い。動作
は先の実施例と同じであり、先の実施例を構成した各素
子に対応する素子には同一符号を付している。但しこの
実施例は回路11がウインド幅の下限を検出し、回路12が
ウインド幅の上下を検出することになる。
[発明の効果] 以上説明したようにこの発明によれば、ウインド幅を
簡単な手段により狭くすることができ、また従来よりも
低電圧動作が可能となる。
【図面の簡単な説明】
第1図はこの発明の一実施例を示す回路図、第2図はこ
の発明の他の実施例を示す回路図、第3図は従来のウイ
ンド回路を示す回路図である。 Q1〜Q5、Q7、Q8、Q10、Q11……トランジスタ、Q6、Q9…
…ダイオード、R1〜R4……抵抗。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】信号入力端子の一方がベースに接続されエ
    ミッタ面積が異なる第1、第2のトランジスタと、 エミッタ面積が大きい方の前記第1のトランジスタの出
    力ノードとエミッタ面積が小さい方の前記第2のトラン
    ジスタの出力ノード間に、入出力部が接続された第1の
    カレントミラー回路と、 前記第1のトランジスタのエミッタに接続されたエミッ
    タ抵抗と、 前記第2のトランジスタの出力ノードが制御入力部に接
    続され、この出力ノードに流れる電流によりオンオフ制
    御される第1の出力回路と、 前記第1の出力回路の出力部が接続された出力端と、 前記信号入力端子の一方と他方がそれぞれのベースに接
    続されたエミッタ面積が異なる第3、第4のトランジス
    タと、 エミッタ面積が大きい方の前記第3のトランジスタの出
    力ノードとエミッタ面積が小さい方の前記第4のトラン
    ジスタの出力ノード間に入出力部が接続された第2のカ
    レントミラー回路と、 前記第3のトランジスタのエミッタに接続された第2の
    エミッタ抵抗と、 前記第4のトランジスタの出力ノードが制御入力部に接
    続され、この出力ノードに流れる電流によりオンオフ制
    御され、出力部が前記出力端に接続された第2の出力回
    路と、 前記信号入力端子の他方(または一方)にバイアス電圧
    を与えるためのバイアストランジスタとを備え、 前記第2のトランジスタの電流が前記第1のトランジス
    タの電流より多く流れる場合にウインド幅上限(または
    下限)判定結果として前記第1の出力回路をオンし、前
    記第4のトランジスタの電流が前記第3のトランジスタ
    の電流より多く流れる場合にウインド幅下限(または上
    限)判定結果として前記第2の出力回路をオンし、前記
    出力端に電流を与えるようにしたことを特徴とするウイ
    ンド回路。
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