JPH06164262A - 飽和防止回路 - Google Patents
飽和防止回路Info
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- JPH06164262A JPH06164262A JP43A JP31449692A JPH06164262A JP H06164262 A JPH06164262 A JP H06164262A JP 43 A JP43 A JP 43A JP 31449692 A JP31449692 A JP 31449692A JP H06164262 A JPH06164262 A JP H06164262A
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- transistor
- terminal
- base
- collector
- emitter
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Abstract
(57)【要約】
【目的】飽和防止回路において、ダイナミックレンジを
大きくすること。 【構成】飽和するトランジスタＱ４において、ＰＮＰト
ランジスタＱ６のエミッタとＮＰＮトランジスタＱ７の
ベースを共通接続して、定電流源２２を介して電源の一
端子１０に接続し、トランジスタＱ６のコレクタ電源の
他端子１１に接続し、トランジスタＱ６のベースはトラ
ンジスタＱ４のベース電圧を抵抗Ｒ１，Ｒ２により抵抗
分割される分圧点に接続し、トランジスタＱ７のコレク
タは電源の一端子１０に接続し、トランジスタＱ７のエ
ミッタはトランジスタＱ４のコレクタに接続される。
大きくすること。 【構成】飽和するトランジスタＱ４において、ＰＮＰト
ランジスタＱ６のエミッタとＮＰＮトランジスタＱ７の
ベースを共通接続して、定電流源２２を介して電源の一
端子１０に接続し、トランジスタＱ６のコレクタ電源の
他端子１１に接続し、トランジスタＱ６のベースはトラ
ンジスタＱ４のベース電圧を抵抗Ｒ１，Ｒ２により抵抗
分割される分圧点に接続し、トランジスタＱ７のコレク
タは電源の一端子１０に接続し、トランジスタＱ７のエ
ミッタはトランジスタＱ４のコレクタに接続される。
Description
【０００１】
【産業上の利用分野】本発明は飽和防止回路に関し、特
にトランジスタからなる飽和防止回路に関する。
にトランジスタからなる飽和防止回路に関する。
【０００２】
【従来の技術】従来の飽和防止回路を使用したコンパレ
ータ回路の一例を図３に示す。図３において、従来のコ
ンパレータ回路では、トランジスタＱ１のベースを反転
入力Ｉ１とし、かつトランジスタＱ２のベースを非反転
入力Ｉ２とするこれらトランジスタＱ１及びトランジス
タＱ２とで構成される差動増幅器と、トランジスタＱ３
及びトランジスタＱ４とで構成されるカレントミラー
と、トランジスタＱ４のコレクタ・ベース間に接続され
るダイオードＤ１及びダイオードＤ２からなる第１の飽
和防止回路と、トランジスタＱ５のコレクタ・ベース間
に接続されるダイオードＤ３及びダイオードＤ４からな
る第１の飽和防止回路と、差動増幅器に電流を供給する
定電流源２１及びトランジスタＱ５に電流を供給する定
電流源２２とにより、構成され、トランジスタＱ５のコ
レクタを出力ＯＵＴとする。
ータ回路の一例を図３に示す。図３において、従来のコ
ンパレータ回路では、トランジスタＱ１のベースを反転
入力Ｉ１とし、かつトランジスタＱ２のベースを非反転
入力Ｉ２とするこれらトランジスタＱ１及びトランジス
タＱ２とで構成される差動増幅器と、トランジスタＱ３
及びトランジスタＱ４とで構成されるカレントミラー
と、トランジスタＱ４のコレクタ・ベース間に接続され
るダイオードＤ１及びダイオードＤ２からなる第１の飽
和防止回路と、トランジスタＱ５のコレクタ・ベース間
に接続されるダイオードＤ３及びダイオードＤ４からな
る第１の飽和防止回路と、差動増幅器に電流を供給する
定電流源２１及びトランジスタＱ５に電流を供給する定
電流源２２とにより、構成され、トランジスタＱ５のコ
レクタを出力ＯＵＴとする。
【０００３】次に動作について説明する。トランジスタ
Ｑ１の反転入力Ｉ１が低（Ｌ）レベルで、かつトランジ
スタＱ２の非反転入力Ｉ２が高（Ｈ）レベルとすると、
トランジスタＱ１が導通し、トランジスタＱ２が遮断と
なり、ダイオードＤ１，Ｄ２がない場合にはトランジス
タＱ２のコレクタの電圧は下がり、トランジスタＱ４が
飽和する。しかしダイオードＤ１，Ｄ２がある場合、ト
ランジスタＱ４のコレクタ電圧ＶＣＱ４は、次の式
（１）となる。
Ｑ１の反転入力Ｉ１が低（Ｌ）レベルで、かつトランジ
スタＱ２の非反転入力Ｉ２が高（Ｈ）レベルとすると、
トランジスタＱ１が導通し、トランジスタＱ２が遮断と
なり、ダイオードＤ１，Ｄ２がない場合にはトランジス
タＱ２のコレクタの電圧は下がり、トランジスタＱ４が
飽和する。しかしダイオードＤ１，Ｄ２がある場合、ト
ランジスタＱ４のコレクタ電圧ＶＣＱ４は、次の式
（１）となる。
【０００４】 ＶＣＱ４＝ＶＢＥＱ４＋ＶＦＤ２−ＶＦＤ１≒ＶＢＥＱ４ …（１） 但し、トランジスタＱ４のベース・エミッタ間順方向電
圧をＶＢＥＱ４，ダイオードＤ１及びＤ２の順方向電圧
をそれぞれＶＦＤ１，ＶＦＤ２とする。よって、トラン
ジスタＱ４のコレクタはほぼトランジスタのベース・エ
ミッタ間順方向電圧となり、トランジスタＱ４の飽和が
一応防止できる。
圧をＶＢＥＱ４，ダイオードＤ１及びＤ２の順方向電圧
をそれぞれＶＦＤ１，ＶＦＤ２とする。よって、トラン
ジスタＱ４のコレクタはほぼトランジスタのベース・エ
ミッタ間順方向電圧となり、トランジスタＱ４の飽和が
一応防止できる。
【０００５】また、トランジスタＱ１が遮断し、トラン
ジスタＱ２が導通となるとき、ダイオードＤ３，Ｄ４が
ない場合には、トランジスタＱ５のコレクタ電圧は下が
り、トランジスタＱ５が飽和する。しかし、ダイオード
Ｄ３，Ｄ４により、トランジスタＱ５が導通時のトラン
ジスタＱ５のコレクタ電圧ＶＣＱ５は、次の（２）式と
なる。
ジスタＱ２が導通となるとき、ダイオードＤ３，Ｄ４が
ない場合には、トランジスタＱ５のコレクタ電圧は下が
り、トランジスタＱ５が飽和する。しかし、ダイオード
Ｄ３，Ｄ４により、トランジスタＱ５が導通時のトラン
ジスタＱ５のコレクタ電圧ＶＣＱ５は、次の（２）式と
なる。
【０００６】 ＶＣＱ５＝ＶＢＥＱ５＋ＶＦＤ４−ＶＦＤ３≒ＶＢＥＱ５ …（２） 但し、トランジスタＱ５のベース・エミッタ間順方向電
圧をＶＢＥＱ５，ダイオードＤ３及びＤ４の順方向電圧
をそれぞれＶＦＤ３，ＶＦＤ４とする。よって、トラン
ジスタＱ５のコレクタはほぼトランジスタのベース・エ
ミッタ間順方向電圧となり、トランジスタＱ５の飽和が
一応防止できる。
圧をＶＢＥＱ５，ダイオードＤ３及びＤ４の順方向電圧
をそれぞれＶＦＤ３，ＶＦＤ４とする。よって、トラン
ジスタＱ５のコレクタはほぼトランジスタのベース・エ
ミッタ間順方向電圧となり、トランジスタＱ５の飽和が
一応防止できる。
【０００７】
【発明が解決しようとする課題】図３の従来の飽和防止
回路を次に説明する。トランジスタＱ１が導通し、トラ
ンジスタＱ２が遮断した時、トランジスタＱ１のベース
電圧をＶＢＱ１とすると、次の（３）式が得られる。
回路を次に説明する。トランジスタＱ１が導通し、トラ
ンジスタＱ２が遮断した時、トランジスタＱ１のベース
電圧をＶＢＱ１とすると、次の（３）式が得られる。
【０００８】 ＶＢＱ１＝ＶＢＥＱ４＋ＶＦＤ２＋ＶＣＥＱ１−ＶＢＥＱ１≒（ＶＦＤ２＋Ｖ ＣＥＱ１） …（３） 但し、トランジスタＱ１及びＱ４のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４，トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１，
ダイオードＤ２の順方向電圧をＶＦＤ２とする。
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４，トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１，
ダイオードＤ２の順方向電圧をＶＦＤ２とする。
【０００９】また、トランジスタＱ１が遮断し、トラン
ジスタＱ２が導通した時、トランジスタＱ２のベース電
圧をＶＢＱ２とすると、次の（４）式が得られる。
ジスタＱ２が導通した時、トランジスタＱ２のベース電
圧をＶＢＱ２とすると、次の（４）式が得られる。
【００１０】 ＶＢＱ２＝ＶＢＥＱ５＋ＶＦＤ４＋ＶＣＥＱ２−ＶＢＥＱ２≒（ＶＦＤ４＋Ｖ ＣＥＱ２） …（４） 但し、トランジスタＱ２及びＱ５のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２，
ダイオードＤ４の順方向電圧をＶＦＤ４とする。
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２，
ダイオードＤ４の順方向電圧をＶＦＤ４とする。
【００１１】次に、図３の回路図において、ダイオード
Ｄ１，Ｄ２，Ｄ３，Ｄ４がない場合、トランジスタＱ１
が導通し、トランジスタＱ２が遮断した時、トランジス
タＱ１のベース電圧ＶＢＱ１は、次の（５）式となる。
Ｄ１，Ｄ２，Ｄ３，Ｄ４がない場合、トランジスタＱ１
が導通し、トランジスタＱ２が遮断した時、トランジス
タＱ１のベース電圧ＶＢＱ１は、次の（５）式となる。
【００１２】 ＶＢＱ１＝ＶＢＥＱ４＋ＶＣＥＱ１−ＶＢＥＱ１≒ＶＣＥＱ１ …（５） 但し、トランジスタＱ１及びＱ４のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４、トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１と
する。
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４、トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１と
する。
【００１３】また、トランジスタＱ１が遮断し、トラン
ジスタＱ２が導通した時、トランジスタＱ２のベース電
圧ＶＢＱ２は、次の（６）式となる。
ジスタＱ２が導通した時、トランジスタＱ２のベース電
圧ＶＢＱ２は、次の（６）式となる。
【００１４】 ＶＢＱ２＝ＶＢＥＱ５＋ＶＣＥＱ２−ＶＢＥＱ２≒ＶＣＥＱ２ …（６） 但し、トランジスタＱ１及びＱ５のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２と
する。
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２と
する。
【００１５】前記（３），（５）式及び前記（４），
（６）式の比較により従来の第１，第２の飽和防止回路
１，２を使用したコンパレータ回路は、反転入力Ｉ１の
電圧、非反転入力Ｉ２の電圧とも、ダイオード順方向電
圧分だけ高くなり、ダイナミックレンジが狭くなるとい
う問題点があった。また、飽和するトランジスタのコレ
クタ・ベース間にダイオード順方向電圧の小さいショッ
トキーバリアダイオードを挿入する方法があるが、ショ
ットキーバリアダイオードはコストが高く、また半導体
集積回路で構成しても製造工程が増えてしまい、やはり
コストが高くなるという問題点があった。
（６）式の比較により従来の第１，第２の飽和防止回路
１，２を使用したコンパレータ回路は、反転入力Ｉ１の
電圧、非反転入力Ｉ２の電圧とも、ダイオード順方向電
圧分だけ高くなり、ダイナミックレンジが狭くなるとい
う問題点があった。また、飽和するトランジスタのコレ
クタ・ベース間にダイオード順方向電圧の小さいショッ
トキーバリアダイオードを挿入する方法があるが、ショ
ットキーバリアダイオードはコストが高く、また半導体
集積回路で構成しても製造工程が増えてしまい、やはり
コストが高くなるという問題点があった。
【００１６】本発明の目的は、前記問題点が解決され、
ダイナミックレンジが狭くなることなく、かつあまりコ
ストアップにもならないようにし、もって飽和が完全に
防止できるようにした飽和防止回路を提供することにあ
る。
ダイナミックレンジが狭くなることなく、かつあまりコ
ストアップにもならないようにし、もって飽和が完全に
防止できるようにした飽和防止回路を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明の飽和防止回路の
第１の構成は、コレクタが電源の一端子に、エミッタが
第１の端子にそれぞれ接続された第１のトランジスタ
と、前記第１のトランジスタのベースと前記一端子との
間に接続された定電流源と、第１，第２の抵抗の直列体
と、前記直列体の共通接続点をベースに、前記第１のト
ランジスタのベースをエミッタに、電源の他端子をコレ
クタにそれぞれ接続した第２のトランジスタとを備え、
前記第１の抵抗の一端を第２の端子に接続し、前記第２
の抵抗の他端を前記他端子に接続し、前記第１，第２の
トランジスタは互いに逆の導電型となっており、前記第
１の端子は、電子回路を構成する第３のトランジスタの
コレクタに、前記第２の端子は前記第３のトランジスタ
のベースにそれぞれ配線されることを特徴とする。
第１の構成は、コレクタが電源の一端子に、エミッタが
第１の端子にそれぞれ接続された第１のトランジスタ
と、前記第１のトランジスタのベースと前記一端子との
間に接続された定電流源と、第１，第２の抵抗の直列体
と、前記直列体の共通接続点をベースに、前記第１のト
ランジスタのベースをエミッタに、電源の他端子をコレ
クタにそれぞれ接続した第２のトランジスタとを備え、
前記第１の抵抗の一端を第２の端子に接続し、前記第２
の抵抗の他端を前記他端子に接続し、前記第１，第２の
トランジスタは互いに逆の導電型となっており、前記第
１の端子は、電子回路を構成する第３のトランジスタの
コレクタに、前記第２の端子は前記第３のトランジスタ
のベースにそれぞれ配線されることを特徴とする。
【００１８】本発明の飽和防止回路の第２の構成は、エ
ミッタが第１の端子に、ベースが定電流源を介して電源
の一端子に、コレクタが第１，第２の抵抗の直列体の一
端と第２の端子とにそれぞれ接続された第１のトランジ
スタと、前記直列体の共通接続点をベースに、前記第１
のトランジスタのベースをエミッタに、電源の他端子を
コレクタにそれぞれ接続した第２のトランジスタとを備
え、前記直列体の他端を前記他端子に接続し、前記第
１，第２のトランジスタは互いに逆の導電型となってお
り、前記第１の端子は電子回路を構成する第３のトラン
ジスタのコレクタに、前記第２の端子は前記第３のトラ
ンジスタのベースにそれぞれ配線されることを特徴とす
る。
ミッタが第１の端子に、ベースが定電流源を介して電源
の一端子に、コレクタが第１，第２の抵抗の直列体の一
端と第２の端子とにそれぞれ接続された第１のトランジ
スタと、前記直列体の共通接続点をベースに、前記第１
のトランジスタのベースをエミッタに、電源の他端子を
コレクタにそれぞれ接続した第２のトランジスタとを備
え、前記直列体の他端を前記他端子に接続し、前記第
１，第２のトランジスタは互いに逆の導電型となってお
り、前記第１の端子は電子回路を構成する第３のトラン
ジスタのコレクタに、前記第２の端子は前記第３のトラ
ンジスタのベースにそれぞれ配線されることを特徴とす
る。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の飽和防止回路をコン
パレータ回路に応用した回路図である。
る。図１は本発明の第１の実施例の飽和防止回路をコン
パレータ回路に応用した回路図である。
【００２０】図１において、本コンパレータ回路は、ト
ランジスタＱ１のベースを反転入力Ｉ１とし、かつトラ
ンジスタＱ２のベースを非反転入力Ｉ２とするこれらト
ランジスタＱ１及びＱ２で構成される差動増幅器と、ト
ランジスタＱ３及びトランジスタＱ４で構成されるカレ
ントミラーと、コレクタを出力ＶＯＵＴとするトランジ
スタＱ５と、トランジスタＱ６，Ｑ７と抵抗Ｒ１，Ｒ２
と、定電流源２２とから成る第１の飽和防止回路１と、
トランジスタＱ８，Ｑ９と、抵抗Ｒ３，Ｒ４と、定電流
源２４とから成る第２の飽和防止回路２とを含み、構成
される。
ランジスタＱ１のベースを反転入力Ｉ１とし、かつトラ
ンジスタＱ２のベースを非反転入力Ｉ２とするこれらト
ランジスタＱ１及びＱ２で構成される差動増幅器と、ト
ランジスタＱ３及びトランジスタＱ４で構成されるカレ
ントミラーと、コレクタを出力ＶＯＵＴとするトランジ
スタＱ５と、トランジスタＱ６，Ｑ７と抵抗Ｒ１，Ｒ２
と、定電流源２２とから成る第１の飽和防止回路１と、
トランジスタＱ８，Ｑ９と、抵抗Ｒ３，Ｒ４と、定電流
源２４とから成る第２の飽和防止回路２とを含み、構成
される。
【００２１】さらに、差動増幅器を構成するトランジス
タＱ１，Ｑ２のエミッタを共通接続し、定電流源２１を
介して電源の一端子１０に接続し、またトランジスタＱ
２のコレクタにトランジスタＱ５のベースが接続され、
トランジスタＱ５のコレクタを出力ＶＯＵＴとする。こ
こで、トランジスタＱ１，Ｑ２，Ｑ６，Ｑ９はＰＮＰ型
で、トランジスタＱ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ９
はＮＰＮ型である。
タＱ１，Ｑ２のエミッタを共通接続し、定電流源２１を
介して電源の一端子１０に接続し、またトランジスタＱ
２のコレクタにトランジスタＱ５のベースが接続され、
トランジスタＱ５のコレクタを出力ＶＯＵＴとする。こ
こで、トランジスタＱ１，Ｑ２，Ｑ６，Ｑ９はＰＮＰ型
で、トランジスタＱ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ９
はＮＰＮ型である。
【００２２】第１の飽和防止回路１は、トランジスタＱ
７のコレクタが電源の一端子１０に接続され、トランジ
スタＱ７のエミッタは差動増幅器の出力即ちトランジス
タＱ２のコレクタに接続され、トランジスタＱ７のベー
スとトランジスタＱ６のエミッタとは共通接続して、定
電流源２２を介して電源の一端子１０に接続し、トラン
ジスタＱ６のコレクタは電源の他端子１１に接続し、ト
ランジスタＱ６のベースはカレントミラーのベース電圧
を抵抗Ｒ１，Ｒ２によって抵抗分割される分圧点に接続
する。ここで、トランジスタＱ７はトランジスタＱ４と
同極性，トランジスタＱ６はトランジスタＱ４と逆極性
とする。
７のコレクタが電源の一端子１０に接続され、トランジ
スタＱ７のエミッタは差動増幅器の出力即ちトランジス
タＱ２のコレクタに接続され、トランジスタＱ７のベー
スとトランジスタＱ６のエミッタとは共通接続して、定
電流源２２を介して電源の一端子１０に接続し、トラン
ジスタＱ６のコレクタは電源の他端子１１に接続し、ト
ランジスタＱ６のベースはカレントミラーのベース電圧
を抵抗Ｒ１，Ｒ２によって抵抗分割される分圧点に接続
する。ここで、トランジスタＱ７はトランジスタＱ４と
同極性，トランジスタＱ６はトランジスタＱ４と逆極性
とする。
【００２３】また第２の飽和防止回路２は、トランジス
タＱ８のコレクタが電源の一端子１０に接続し、トラン
ジスタＱ８のエミッタは出力トランジスタＱ５のコレク
タに接続し、トランジスタＱ８のベースとトランジスタ
Ｑ９のエミッタとは共通接続して、定電流源２４を介し
て電源の一端子１０に接続し、トランジスタＱ９のコレ
クタは電源の他端子１１に接続し、トランジスタＱ９の
ベースは出力トランジスタＱ５のベース電圧を抵抗Ｒ
３，Ｒ４によって抵抗分割される分圧点に接続する。
尚、トランジスタＱ８はトランジスタＱ５と同極性，ト
ランジスタＱ９はトランジスタＱ５と逆極性とする。
タＱ８のコレクタが電源の一端子１０に接続し、トラン
ジスタＱ８のエミッタは出力トランジスタＱ５のコレク
タに接続し、トランジスタＱ８のベースとトランジスタ
Ｑ９のエミッタとは共通接続して、定電流源２４を介し
て電源の一端子１０に接続し、トランジスタＱ９のコレ
クタは電源の他端子１１に接続し、トランジスタＱ９の
ベースは出力トランジスタＱ５のベース電圧を抵抗Ｒ
３，Ｒ４によって抵抗分割される分圧点に接続する。
尚、トランジスタＱ８はトランジスタＱ５と同極性，ト
ランジスタＱ９はトランジスタＱ５と逆極性とする。
【００２４】次に動作について説明する。トランジスタ
Ｑ１が導通、トランジスタＱ２が遮断した場合、第１の
飽和防止回路１により、トランジスタＱ４のコレクタ電
圧ＶＣＱ４は、次の（７）式となる。
Ｑ１が導通、トランジスタＱ２が遮断した場合、第１の
飽和防止回路１により、トランジスタＱ４のコレクタ電
圧ＶＣＱ４は、次の（７）式となる。
【００２５】 ＶＣＱ４＝Ｒ２・ＶＢＥＱ４／（Ｒ１＋Ｒ２）＋ＶＢＥＱ６−ＶＢＥＱ７ ≒Ｒ２・ＶＢＥＱ４／（Ｒ１＋Ｒ２） …（７） 但し、トランジスタＱ４，Ｑ６及びＱ７のベース・エミ
ッタ間順方向電圧をそれぞれＶＢＥＱ４，ＶＢＥＱ６及
びＶＢＥＱ７とする。
ッタ間順方向電圧をそれぞれＶＢＥＱ４，ＶＢＥＱ６及
びＶＢＥＱ７とする。
【００２６】逆にトランジスタＱ１が遮断し、トランジ
スタＱ２が導通した時、第２の飽和防止回路２により、
トランジスタＱ５のコレクタ電圧ＶＣＱ５は、次の
（８）式となる。
スタＱ２が導通した時、第２の飽和防止回路２により、
トランジスタＱ５のコレクタ電圧ＶＣＱ５は、次の
（８）式となる。
【００２７】 ＶＣＱ５＝Ｒ４・ＶＢＥＱ５／（Ｒ３＋Ｒ４）＋ＶＢＥＱ９−ＶＢＥＱ８ ≒Ｒ４・ＶＢＥＱ５／（Ｒ３＋Ｒ４） …（８） 但し、トランジスタＱ５，Ｑ８及びＱ９のベース・エミ
ッタ間順方向電圧をそれぞれＶＢＥＱ５，ＶＢＥＱ８及
びＶＢＥＱ９とする。
ッタ間順方向電圧をそれぞれＶＢＥＱ５，ＶＢＥＱ８及
びＶＢＥＱ９とする。
【００２８】よって、トランジスタＱ４，Ｑ５のコレク
タ電圧を前記（７），（８）式より、抵抗Ｒ１，Ｒ２及
びＲ３，Ｒ４を適切な値に設定することにより、飽和を
防止することが可能となる。
タ電圧を前記（７），（８）式より、抵抗Ｒ１，Ｒ２及
びＲ３，Ｒ４を適切な値に設定することにより、飽和を
防止することが可能となる。
【００２９】また、トランジスタＱ１の反転入力Ｉ１が
Ｌレベル，トランジスタＱ２の非反転入力Ｉ２がＨレベ
ルとすると、トランジスタＱ１が導通し、トランジスタ
Ｑ２が遮断となり、トランジスタＱ１のベース電圧即ち
反転入力Ｉ１の電圧ＶＢＱ１は、次の（９）式となる。
Ｌレベル，トランジスタＱ２の非反転入力Ｉ２がＨレベ
ルとすると、トランジスタＱ１が導通し、トランジスタ
Ｑ２が遮断となり、トランジスタＱ１のベース電圧即ち
反転入力Ｉ１の電圧ＶＢＱ１は、次の（９）式となる。
【００３０】 ＶＢＱ１＝ＶＢＥＱ４＋ＶＣＥＱ１−ＶＢＥＱ１≒ＶＣＥＱ１ …（９） 但し、トランジスタＱ１及びＱ４のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４、トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１と
する。
順方向電圧をそれぞれＶＢＥＱ１，ＶＢＥＱ４、トラン
ジスタＱ１のコレクタ・エミッタ間電圧をＶＣＥＱ１と
する。
【００３１】逆にトランジスタＱ１が遮断し、トランジ
スタＱ２が導通した時、トランジスタＱ２のベース電圧
即ち非反転入力Ｉ２の電圧ＶＢＱ２は、次の（１０）式
となる。
スタＱ２が導通した時、トランジスタＱ２のベース電圧
即ち非反転入力Ｉ２の電圧ＶＢＱ２は、次の（１０）式
となる。
【００３２】 ＶＢＱ２＝ＶＢＥＱ５＋ＶＣＥＱ２−ＶＢＥＱ２≒ＶＣＥＱ２ …（１０） 但し、トランジスタＱ２及びＱ５のベース・エミッタ間
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２と
する。
順方向電圧をそれぞれＶＢＥＱ２，ＶＢＥＱ５、トラン
ジスタＱ２のコレクタ・エミッタ間電圧をＶＣＥＱ２と
する。
【００３３】前記（９），（１０）式、及び従来例の
（３），（４）式より、本実施例は反転入力電圧，非反
転入力電圧共、ダイオード順方向電圧１個分低くでき、
このため入力のダイナミックレンジを広く設定できる。
（３），（４）式より、本実施例は反転入力電圧，非反
転入力電圧共、ダイオード順方向電圧１個分低くでき、
このため入力のダイナミックレンジを広く設定できる。
【００３４】図２は本発明の第２の実施例の飽和防止回
路をコンパレータ回路に応用した回路図である。図２に
おいて、本実施例の飽和防止回路の構成は、図１の実施
例のトランジスタを逆極性とし、コンパレータ回路は、
図１と同様な差動増幅器とカレントミラーと第１の飽和
防止回路１及び第２の飽和防止回路２により構成され
る。
路をコンパレータ回路に応用した回路図である。図２に
おいて、本実施例の飽和防止回路の構成は、図１の実施
例のトランジスタを逆極性とし、コンパレータ回路は、
図１と同様な差動増幅器とカレントミラーと第１の飽和
防止回路１及び第２の飽和防止回路２により構成され
る。
【００３５】図２中の第１の飽和防止回路１は、抵抗Ｒ
５，Ｒ６，ＮＰＮ型トランジスタＱ１５，ＰＮＰ型トラ
ンジスタＱ１６，定電流源２６を有する。第２の飽和防
止回路２は、抵抗Ｒ７，Ｒ８，ＮＰＮ型トランジスタＱ
１８，ＰＮＰ型トランジスタＱ１７，定電流源２８を有
する。差動増幅器を構成するトランジスタＱ１０，Ｑ１
１はＮＰＮ型であり、カレントミラーを構成するトラン
ジスタＱ１２，Ｑ１３はＰＮＰ型である。出力トランジ
スタＱ１４はＰＮＰ型となっている。いずれのトランジ
スタも図１とは逆極性の関係にある。
５，Ｒ６，ＮＰＮ型トランジスタＱ１５，ＰＮＰ型トラ
ンジスタＱ１６，定電流源２６を有する。第２の飽和防
止回路２は、抵抗Ｒ７，Ｒ８，ＮＰＮ型トランジスタＱ
１８，ＰＮＰ型トランジスタＱ１７，定電流源２８を有
する。差動増幅器を構成するトランジスタＱ１０，Ｑ１
１はＮＰＮ型であり、カレントミラーを構成するトラン
ジスタＱ１２，Ｑ１３はＰＮＰ型である。出力トランジ
スタＱ１４はＰＮＰ型となっている。いずれのトランジ
スタも図１とは逆極性の関係にある。
【００３６】尚、前記抵抗Ｒ１，Ｒ２，抵抗Ｒ５，Ｒ６
で、それぞれ抵抗分圧により、トランジスタのベースに
印加しているが、これに限らず適宜分圧できる手段な
ら、なんでも利用できる。
で、それぞれ抵抗分圧により、トランジスタのベースに
印加しているが、これに限らず適宜分圧できる手段な
ら、なんでも利用できる。
【００３７】以上説明したように、本発明によれば、エ
ミッタ接地型またはベース接地型の飽和する第１のトラ
ンジスタにおいて、この第１のトランジスタと逆極性の
第２のトランジスタのエミッタと、前記第１のトランジ
スタと同極性の第３のトランジスタのベースとを共通接
続しかつ該接続点を定電流源を介して電源の一端子に接
続し、前記第２のトランジスタのコレクタを前記電源の
他端子に接続し、第２のトランジスタのベースに電圧供
給手段により任意の電圧を印加し、前記第３のトランジ
スタのコレクタを前記電源の一端子または前記第１のト
ランジスタのベースに接続し、第３のトランジスタのエ
ミッタを前記第１のトランジスタのコレクタに接続した
回路が得られる。
ミッタ接地型またはベース接地型の飽和する第１のトラ
ンジスタにおいて、この第１のトランジスタと逆極性の
第２のトランジスタのエミッタと、前記第１のトランジ
スタと同極性の第３のトランジスタのベースとを共通接
続しかつ該接続点を定電流源を介して電源の一端子に接
続し、前記第２のトランジスタのコレクタを前記電源の
他端子に接続し、第２のトランジスタのベースに電圧供
給手段により任意の電圧を印加し、前記第３のトランジ
スタのコレクタを前記電源の一端子または前記第１のト
ランジスタのベースに接続し、第３のトランジスタのエ
ミッタを前記第１のトランジスタのコレクタに接続した
回路が得られる。
【００３８】
【発明の効果】以上説明したように、本発明は、従来の
飽和防止回路を応用したコンパレータ回路よりも、ダイ
オード順方向電圧分だけ（シリコン・ダイオードの場合
は０．７Ｖ）、双方の入力電圧を低くすることができ、
ダイナミックレンジを大きくとれ、また半導体集積回路
で構成しても、通常のプロセスでも実現可能であり、製
造工程が増えず、経済的な回路を提供できるという効果
を有する。特に、電源電圧の低い回路に対しては、ダイ
ナミック・レンジを大きくとれるという効果が著しい。
飽和防止回路を応用したコンパレータ回路よりも、ダイ
オード順方向電圧分だけ（シリコン・ダイオードの場合
は０．７Ｖ）、双方の入力電圧を低くすることができ、
ダイナミックレンジを大きくとれ、また半導体集積回路
で構成しても、通常のプロセスでも実現可能であり、製
造工程が増えず、経済的な回路を提供できるという効果
を有する。特に、電源電圧の低い回路に対しては、ダイ
ナミック・レンジを大きくとれるという効果が著しい。
【００３９】本第１，第２の実施例の飽和防止回路は、
コンパレータに限らず、他の電子回路に応用でき、要す
るに大振幅動作を行う際に飽和してしまうトランジスタ
のベース・コレクタ間に広く適用できる。
コンパレータに限らず、他の電子回路に応用でき、要す
るに大振幅動作を行う際に飽和してしまうトランジスタ
のベース・コレクタ間に広く適用できる。
【図１】本発明の第１の実施例の飽和防止回路をコンパ
レータに応用した回路図である。
レータに応用した回路図である。
【図２】本発明の第２の実施例の飽和防止回路をコンパ
レータに応用した回路図である。
レータに応用した回路図である。
【図３】従来の飽和防止回路を差動増幅器に応用した回
路図である。
路図である。
１０ 電源の一端子 １１ 電源の他端子 ２１，２２，…，２８ 定電流源 Ｉ１ 反転入力端子 Ｉ２ 非反転入力端子 ＶＯＵＴ コンパレータ回路の出力端子 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８
抵抗 Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード Ｑ１，Ｑ２，Ｑ６，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ
１６，Ｑ１７， ＰＮＰ型トランジスタ Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ１０，Ｑ１１，Ｑ１
５，Ｑ１８ ＮＰＮ型トランジスタ
抵抗 Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード Ｑ１，Ｑ２，Ｑ６，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ
１６，Ｑ１７， ＰＮＰ型トランジスタ Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ１０，Ｑ１１，Ｑ１
５，Ｑ１８ ＮＰＮ型トランジスタ
Claims (4)
- 【請求項１】 コレクタが電源の一端子に、エミッタが
第１の端子にそれぞれ接続された第１のトランジスタ
と、前記第１のトランジスタのベースと前記一端子との
間に接続された定電流源と、第１，第２の抵抗の直列体
と、前記直列体の共通接続点をベースに、前記第１のト
ランジスタのベースをエミッタに、電源の他端子をコレ
クタにそれぞれ接続した第２のトランジスタとを備え、
前記第１の抵抗の一端を第２の端子に接続し、前記第２
の抵抗の他端を前記他端子に接続し、前記第１，第２の
トランジスタは互いに逆の導電型となっており、前記第
１の端子は、電子回路を構成する第３のトランジスタの
コレクタに、前記第２の端子は前記第３のトランジスタ
のベースにそれぞれ配線されることを特徴とする飽和防
止回路。 - 【請求項２】 第３のトランジスタが、カレントミラー
回路を構成する一対のトランジスタのうち一方のトラン
ジスタである請求項１に記載の飽和防止回路。 - 【請求項３】 エミッタが第１の端子に、ベースが定電
流源を介して電源の一端子に、コレクタが第１，第２の
抵抗の直列体の一端と第２の端子とにそれぞれ接続され
た第１のトランジスタと、前記直列体の共通接続点をベ
ースに、前記第１のトランジスタのベースをエミッタ
に、電源の他端子をコレクタにそれぞれ接続した第２の
トランジスタとを備え、前記直列体の他端を前記他端子
に接続し、前記第１，第２のトランジスタは互いに逆の
導電型となっており、前記第１の端子は電子回路を構成
する第３のトランジスタのコレクタに、前記第２の端子
は前記第３のトランジスタのベースにそれぞれ配線され
ることを特徴とする飽和防止回路。 - 【請求項４】 第３のトランジスタが、差動増幅器の出
力を増幅するトランジスタである請求項３に記載の飽和
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164262A (ja) | 1992-11-25 | 1992-11-25 | 飽和防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164262A (ja) | 1992-11-25 | 1992-11-25 | 飽和防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164262A true JPH06164262A (ja) | 1994-06-10 |
Family
ID=18054002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Withdrawn JPH06164262A (ja) | 1992-11-25 | 1992-11-25 | 飽和防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164262A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09105763A (ja) * | 1995-10-11 | 1997-04-22 | Nec Corp | コンパレータ回路 |
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| JP2002344248A (ja) * | 2001-05-14 | 2002-11-29 | Mitsumi Electric Co Ltd | 増幅回路 |
-
1992
- 1992-11-25 JP JP43A patent/JPH06164262A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09105763A (ja) * | 1995-10-11 | 1997-04-22 | Nec Corp | コンパレータ回路 |
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| JP2002344248A (ja) * | 2001-05-14 | 2002-11-29 | Mitsumi Electric Co Ltd | 増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |