JPS58201414A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS58201414A JPS58201414A JP8585182A JP8585182A JPS58201414A JP S58201414 A JPS58201414 A JP S58201414A JP 8585182 A JP8585182 A JP 8585182A JP 8585182 A JP8585182 A JP 8585182A JP S58201414 A JPS58201414 A JP S58201414A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- diode
- current
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２対の差動増幅回路に印加される信号制御電圧
によって出力端子における直流レベルが変化しない利得
制御回路を提供するものである。
によって出力端子における直流レベルが変化しない利得
制御回路を提供するものである。
第１図は従来の利得制御回路を示す図である。同図にお
いて、１〜６はｎｐｎ）ランジスタである。
いて、１〜６はｎｐｎ）ランジスタである。
トランジスタ１，２で構成される差動増幅回路において
、７，８はベースバイアス用抵抗、９，１゜はエミッタ
抵抗、１１はバイアス用定電圧源、１２は入力端子、１
３は定電流源である。定電流源１３に流れる定電流を２
１０とするとトランジスタ１のコレクタに現われる出力
信号電流ＩｃＱ１は定電流源に流れる定電流値の半分の
定電流（以下″Ｉ０”と記す）と入力端子１２に印加さ
れる交流信号の変化分（以下Δ工。“と記す）の和の電
流工ＣＱ１＝＝ Ｉ０＋ΔＩｏとなり、トランジスタ２
のコレクタに現われる出力信号電流ＩＣＱ２はｌ０Ｑ２
＝”。−ΔＩ０となる。
、７，８はベースバイアス用抵抗、９，１゜はエミッタ
抵抗、１１はバイアス用定電圧源、１２は入力端子、１
３は定電流源である。定電流源１３に流れる定電流を２
１０とするとトランジスタ１のコレクタに現われる出力
信号電流ＩｃＱ１は定電流源に流れる定電流値の半分の
定電流（以下″Ｉ０”と記す）と入力端子１２に印加さ
れる交流信号の変化分（以下Δ工。“と記す）の和の電
流工ＣＱ１＝＝ Ｉ０＋ΔＩｏとなり、トランジスタ２
のコレクタに現われる出力信号電流ＩＣＱ２はｌ０Ｑ２
＝”。−ΔＩ０となる。
トランジスタ３，４で構成される差動増幅回路において
、抵抗１４は負荷抵抗、１６は制御基準バイアス、１６
は信号制御用電圧端子である。制御基準バイアス１６の
印加電圧をｖ１６、信号制御用電圧端子１６の印加電圧
をｖ１６とすると、トランジスタ３のコレクタに現われ
る出力信号電流ｌα拍ｌ汁 となり、トランジスタ４のコレクタに現われる出力信号
電流（Ｉα３）は Ｉα３＝！鳴−工α（＝となる０ト
ランジスタ６．６で構成される差動増幅回路において、
抵抗１７は負荷抵抗である。トランジスタ６のベースに
は前記信号制御用電圧ｖ１６”ランジスタロのベースに
は前記制御基準バイアス電圧■１６が印加され、トラン
ジスタ６のコレクタに現われる出力信号電流Ｉαにはス
タ６のコレクタに現われる出力信号電流工αＸとなる。
、抵抗１４は負荷抵抗、１６は制御基準バイアス、１６
は信号制御用電圧端子である。制御基準バイアス１６の
印加電圧をｖ１６、信号制御用電圧端子１６の印加電圧
をｖ１６とすると、トランジスタ３のコレクタに現われ
る出力信号電流ｌα拍ｌ汁 となり、トランジスタ４のコレクタに現われる出力信号
電流（Ｉα３）は Ｉα３＝！鳴−工α（＝となる０ト
ランジスタ６．６で構成される差動増幅回路において、
抵抗１７は負荷抵抗である。トランジスタ６のベースに
は前記信号制御用電圧ｖ１６”ランジスタロのベースに
は前記制御基準バイアス電圧■１６が印加され、トラン
ジスタ６のコレクタに現われる出力信号電流Ｉαにはス
タ６のコレクタに現われる出力信号電流工αＸとなる。
出力端子１８に出力される出力電圧ｖ０は、抵抗１４の
抵抗値をＲ１４とするとき、となり、上式第２項の直流
レベルは前記信号制御用電圧端子１６に印加される信号
制御電圧■１６に、よって変化する０特に、次段回路へ
の直接結合が要求される半導体集積回路においては、利
得制御回路の直流レベルが変化することにより次段回路
の動作レベルが変化するという不都合が生じる。
抵抗値をＲ１４とするとき、となり、上式第２項の直流
レベルは前記信号制御用電圧端子１６に印加される信号
制御電圧■１６に、よって変化する０特に、次段回路へ
の直接結合が要求される半導体集積回路においては、利
得制御回路の直流レベルが変化することにより次段回路
の動作レベルが変化するという不都合が生じる。
本発明は上記欠点にかんがみなされたもので、本発明は
固定バイアスがベースに印加される第１のトランジスタ
と前記固定バイアスが印加されるとともに交流信号がベ
ースに印加される第２のトランジスタからなる第１の差
動増幅回路の前記第１のトランジスタのコレクタには第
３．第４のトランジスタからなる第２の差動増幅回路の
共通エミッタが結合され、前記第２のトランジスタのコ
レクタには第５．第６のトランジスタからなる第３の差
動増幅回路の共通エミッタが結合され、前記第３．第６
のトランジスタのベースには制御基準バイアスが印加さ
れ前記第４．第５のトランジスタのベースには信号制御
電圧が印加され、前記第４．第ｔｓのトランジスタのコ
レクタには電流分流回路を形成する第７のトランジスタ
のエミッタ及びダイオードのカソード側が接続され、前
記第７のトランジスタのベースと前記ダイオードのアノ
ード側との結合点が前記第３のトランジスタのコレクタ
に結合され、かつ、この第３トランジスタのコレクタが
負荷抵抗を介して電源端子に接続され、前記第６．第７
のトランジスタのコレクタが電源端子と結合することに
より従来の利得制御回路に存在した出力端子における出
力レベルが変化するという不都合を除去せんとするもの
である。
固定バイアスがベースに印加される第１のトランジスタ
と前記固定バイアスが印加されるとともに交流信号がベ
ースに印加される第２のトランジスタからなる第１の差
動増幅回路の前記第１のトランジスタのコレクタには第
３．第４のトランジスタからなる第２の差動増幅回路の
共通エミッタが結合され、前記第２のトランジスタのコ
レクタには第５．第６のトランジスタからなる第３の差
動増幅回路の共通エミッタが結合され、前記第３．第６
のトランジスタのベースには制御基準バイアスが印加さ
れ前記第４．第５のトランジスタのベースには信号制御
電圧が印加され、前記第４．第ｔｓのトランジスタのコ
レクタには電流分流回路を形成する第７のトランジスタ
のエミッタ及びダイオードのカソード側が接続され、前
記第７のトランジスタのベースと前記ダイオードのアノ
ード側との結合点が前記第３のトランジスタのコレクタ
に結合され、かつ、この第３トランジスタのコレクタが
負荷抵抗を介して電源端子に接続され、前記第６．第７
のトランジスタのコレクタが電源端子と結合することに
より従来の利得制御回路に存在した出力端子における出
力レベルが変化するという不都合を除去せんとするもの
である。
以下、第２図に沿って本発明の利得制御回路を説明する
。同図において、第１図と同一番号は同一部分を示す。
。同図において、第１図と同一番号は同一部分を示す。
トランジスタ１，２の対で構成される第１の差動増幅回
路において、定電流源１３に流れる電流を２工。とする
とトランジスタ１のコレクタに現われる出力信号電流工
ＣＱ１は工ＣＯ１＝ ｌｏ＋ΔＩ０となりトランジスタ
２のコレクタに現われる出力信号電流！■は工■−工。
路において、定電流源１３に流れる電流を２工。とする
とトランジスタ１のコレクタに現われる出力信号電流工
ＣＱ１は工ＣＯ１＝ ｌｏ＋ΔＩ０となりトランジスタ
２のコレクタに現われる出力信号電流！■は工■−工。
−Δ工。
となる。トランジスタ３，４の対で構成される第２の差
動増幅回路において、制御基準バイアス電源１６の電位
をｖ１５、信号制御用電圧入力端子１６への印加電圧を
ｖ１６とすると、トランジスタ３のコレクタに現われる
出力信号電流ＩＣ□ａはジスタ４のコレクタに現われる
出力信号電流Ｉα瞑１ となる。トランジスタ６．６の対で構成される第３の差
動増幅回路においてトランジスタ６のベースには前記、
信号制御用電圧ｖ１６．トランジスタ６０ベースには前
記制御基準バイアス電源電位ｖ１６が印加され、トラン
ジスタ６のコレクタに現われる出力信号電流Ｉα復は スタ５のコレクタに現われる出力信号型” 工ＣＱ５は となる。本発明に係る回路では、トランジスター９とダ
イオード２ｏで構成される分流回路が設けられ、この分
流回路を通じて、■ＣＸ）４ ”αＸが供給されると、
トランジスタ４，６のコレクタを結合した点に現われる
出力信号電流■ＡはＩＡ−ＩｃＱ４＋ＩＣｏｆ５ ここで、トランジスター９とダイオード２ｏのベース・
エミッタ電圧ｖＢＥおよびベース・エミッタ接合飽和電
流工、が等しいとするとダイオード２０には％ＩＡの出
力信号が現われ、トランジスター９のベースとダイオー
ド２ｏのアノード側を結合した点に現われる出力信号電
流ＩＢは となる。
動増幅回路において、制御基準バイアス電源１６の電位
をｖ１５、信号制御用電圧入力端子１６への印加電圧を
ｖ１６とすると、トランジスタ３のコレクタに現われる
出力信号電流ＩＣ□ａはジスタ４のコレクタに現われる
出力信号電流Ｉα瞑１ となる。トランジスタ６．６の対で構成される第３の差
動増幅回路においてトランジスタ６のベースには前記、
信号制御用電圧ｖ１６．トランジスタ６０ベースには前
記制御基準バイアス電源電位ｖ１６が印加され、トラン
ジスタ６のコレクタに現われる出力信号電流Ｉα復は スタ５のコレクタに現われる出力信号型” 工ＣＱ５は となる。本発明に係る回路では、トランジスター９とダ
イオード２ｏで構成される分流回路が設けられ、この分
流回路を通じて、■ＣＸ）４ ”αＸが供給されると、
トランジスタ４，６のコレクタを結合した点に現われる
出力信号電流■ＡはＩＡ−ＩｃＱ４＋ＩＣｏｆ５ ここで、トランジスター９とダイオード２ｏのベース・
エミッタ電圧ｖＢＥおよびベース・エミッタ接合飽和電
流工、が等しいとするとダイオード２０には％ＩＡの出
力信号が現われ、トランジスター９のベースとダイオー
ド２ｏのアノード側を結合した点に現われる出力信号電
流ＩＢは となる。
ここで、トランジスター９のｈＦＥが十分大きいとすれ
ば 子１８に出力される出力電圧ｖ０は なり、信号制御電圧ｖ１６によって出力端子における直
流レベルは変化しない。
ば 子１８に出力される出力電圧ｖ０は なり、信号制御電圧ｖ１６によって出力端子における直
流レベルは変化しない。
以上、本発明の利得制御回路によれば信号制御電圧によ
る出力端子における直流レベルの変化という不都合を解
消できる。
る出力端子における直流レベルの変化という不都合を解
消できる。
第１図は従来の利得制御回路図、第２図は本発明の利得
制御回路図である。 １．２，３，４．５・・・・・・差動増幅器トランジ・
スタ、７，８・・・・・・ベースバイアス用抵抗、９，
１０・・・・・・エミッタ抵抗、１１・・・・・・バイ
アス用定電圧源、１２・・・・・・入力端子、１３・・
・・・・定電流源、１４．ｊ７・・・・・・負荷抵抗、
１６・・・・・・制御基準バイアス、１６・・・・・・
信号制御用電圧端子、１８・・・・・・出力端子、１９
・・・・・・％分流回路用トランジスタ、２０・・・・
・・％分流回路用ダイオード。
制御回路図である。 １．２，３，４．５・・・・・・差動増幅器トランジ・
スタ、７，８・・・・・・ベースバイアス用抵抗、９，
１０・・・・・・エミッタ抵抗、１１・・・・・・バイ
アス用定電圧源、１２・・・・・・入力端子、１３・・
・・・・定電流源、１４．ｊ７・・・・・・負荷抵抗、
１６・・・・・・制御基準バイアス、１６・・・・・・
信号制御用電圧端子、１８・・・・・・出力端子、１９
・・・・・・％分流回路用トランジスタ、２０・・・・
・・％分流回路用ダイオード。
Claims (1)
- 固定バイアスがベースに印加される第１のトランジスタ
と、前記固定バイアスとともに交流信号がベースに印加
される第２のトランジスタとからなる第１の差動増幅回
路と、前記第１のトランジスタのコレクタにエミッタが
接続された第３のトランジスタと第４のトランジスタと
からなる第２の差動増幅回路と、前記第２のトランジス
タのコレクタにエミッタが接続された第５のトランジス
タと第６のトランジスタからなる第３の差動増幅回路と
、前記第４．第６のトランジスタのコレクタにエミッタ
が接続された第７のトランジスタと、前記第７のトラン
ジスタのエミッタ、ベースにカソード、アノードがそれ
ぞれ接続されたダイオードと、前記ダイオードのアノー
ドに一方端子が、電源端子に他方端子が接続された負荷
抵抗とを備え、前記第３．第６トランジスタのベースに
は制御基準バイアスが印加され、前記第４．第６のトラ
ンジスタのベースには制御電圧が印加されることを特徴
とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8585182A JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8585182A JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201414A true JPS58201414A (ja) | 1983-11-24 |
| JPH0344449B2 JPH0344449B2 (ja) | 1991-07-08 |
Family
ID=13870368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8585182A Granted JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201414A (ja) |
-
1982
- 1982-05-20 JP JP8585182A patent/JPS58201414A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344449B2 (ja) | 1991-07-08 |
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