JPH0416009A

JPH0416009A - 電流伝達回路

Info

Publication number: JPH0416009A
Application number: JP2120594A
Authority: JP
Inventors: Hisao Kuwabara; 桑原　久夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-10
Filing date: 1990-05-10
Publication date: 1992-01-21
Anticipated expiration: 2011-01-10
Also published as: US5164658A; KR910021008A; KR960002391B1; JPH082010B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電流伝達回路に係わり、例えばカレントミラ
ー回路のように入力電流に対応した出力電流を負荷回路
に伝達する電流伝達回路に関する。

（従来の技術）バイポーラモノリシックＩＣにおいては、バイアス回路
や信号伝達回路としてカレントミラー回路をよく用いる
。特に動作電源電圧が１　ｖ以下という超低電圧動作Ｉ
Ｃの場合、第７図のようなシンプルなカレントミラー回
路を用いる。

同図に示すカレントミラー回路ＣＭＩＯは、エミッタを
動作電源電圧ＶＣＣに接続してベースを互いに共通とし
たＰＮＰ型トランジスタＱｌｌ及びＱ１２で構成されて
いる。これらのトランジスタのうちトランジスタＱｌｌ
は、ベースとコレクタを短絡させてダイオード接続とし
、コレクタを第１の入出力端子Ａに接続している。また
、トランジスタＱ１２はコレクタを直接に第２の入出力
端子Ｂに接続している。

第１の入出力端子Ａは、例えば入力端子として機能し、
入力電流源１１０　Ｅ、接続されている。

第２の入出力端子Ｂは、例えばａカ端子として機能し、
負荷回路Ｌ１０に接続されている。

なお、負荷回路ＬＩＯには、−例とし、カレントミラー
回路の負荷回路として通常用いられるＮＰＮ型トランジ
スタＱ１３及びＱ１４で構成されたカレントミラー回路
を採用している。

さらに、同図に示す回路では、動作電源電圧ＶＣＣと低
電位電源電圧ＶＳＳとの間に直列に接続されるトランジ
スタが、トランジスタＱ１２及びＱ１３の２個しか存在
しないため、電圧降下が少なく超低電圧動作が可能であ
る。

上述のようなカレントミラー回路ＣＭＩＯの動作は、ま
ず、入力電流源１１０で得られる電流１１．によってＰ
ＮＰ型トランジスタＱｌｌ及びＱ１２のベース電位が引
き下げられ、トランジスタＱ１１及びＱ１２が導通する
。このとき、両トランジスタを同一特性のものとすると
、ベースに供給される電流は双方とも同じであるため、
生しる電圧ＶＢＥ及び流れる電流１ｃは、理論上、全（
同じとなる。結果的に入力される電流１　ｌｅと、出力
される電流Ｉ０あ、とは略等しい値となる。

ところで、ＰＮＰ型及びＮＰＮ型トランジスタを同一基
板上に形成したバイポーラモノリシックＩＣでは、該基
板を接地電位にしたいこと等の設計上の理由により、ｐ
型基板を用い、べ〜スルエミッタ接合、及びベース−コ
レクタ接合を横方向に形成した所謂ラテラル型をＰＮＰ
型トランジスタに採用することが一般的である。また、
この場合、ＮＰＮ型トランジスタには、ベース−エミッ
タ接合、及びベース−コレクタ接合を縦方向に形成した
所謂バーチカル型を採用する。

しかしながら、ラテラル型のＰＮＰ型トランジスタは、
同一基板上に形成されたバーチカル型のＮＰＮ型トラン
ジスタに比較し、エミッタ接地電流増幅率β、が低く、
又コレフタルエミッタ間電圧Ｖ。Ｅの変動がコレクタ電
流Ｉ、に影響を及はす所謂°アーリー効果°を決定づけ
るアーリー電圧ｖＡも低い。

したがって、バーチカル型のトランジスタで構成したカ
レントミラー回路においてはさほど問題にならなかった
入力電流１１．、と出力電流１６ｕｌとの誤差εや、あ
るいは電源電圧の変動による！０．１の変化率Δが、ラ
テラル型のトランジスタで構成したカレントミラー回路
ではより顕著に表れ、大きい問題になる。

まず、同図に示すカレントミラー回路ＣＭ１０のエミッ
タ接地電流増幅率β、依存性について考えてみる。

トランジスタＱユ１及びＱ１２のエミッタ接地電流増幅
率を共にβＰ１カレントミラー回路ＣＭＩＯの入力電流
を工、と仮定して出力電流Ｉ　ｏｕｌを求めてみると、１　ｏ、＋　−１１，、／　（１＋　（２／βｐ））・
・・（１）となる。ただし、（１）式では、計算簡略化
のため、アーリー効果を無視する。

（１）式において、βＰの値を２０と仮定すると、１　
ｏｗｌは約０．９１・■、となり、入力〜出力量誤差ε
は、 ε−（１，、、−１，。）／１ −−０．０９一−９％となり、ｌｏｍ＋は１１．に比較して約り％小さい値と
なる。

次に、上記カレントミラー回路ＣＭＩＯの電源電圧依存
性について考える。

電源電圧を”ｃｃｓ）ランジスタＱｌｌ及びＱ１２のア
ーリー電圧を共に■９、トランジスタＱ１１のエミッタ
に対するコレクタ電圧をＶｃＥ目、トランジスタＱ１３
のエミッタに対するベース電圧をＶＢ２１３と仮定して
出力電流１０，１を求めてみると、１６１１１−　Ｉ　Ｉｌｌ　（ＶＡ　＋　ＶＣＣ−ｖＢ
Ｅ１３）／　（ＶＡ　　ＶＣＥＩＩ）　　−（２）とな
る。ただし、（２）式では、計算簡略化のため、エミッ
タ接地電流増幅率βＰを無視する。

（２）式におイテ、ｖＡの値を１０［Ｖ］、ＶＢＨ１３
を０．　７　　［：Ｖ］　、ＶＣＥｌｌを−０，７［Ｖ
］とそれぞれ仮定すると、ＶＣＣが、例えば１　［Ｖ］
の時にＩ　ｏｕ＋＋Ｖｃｃ−１１は約０．９６　・Ｉ　
＋、、Ｖｃｃが、例えば２［Ｖ］の時にＩ　０１１１（
ＶＣＣ−２１は約１．０９１１、、となる。

（２）式において、ＶＣＣが１　［■］がら２［Ｖ］へ
変化した時の上記工。。、の変化率Δは、Δ−（Ｉ　ｅ
ａｌ（ＶＣＣ−２＞−１ｅｕ＋＋Ｖｃｃ−１））／　（
１０１１１（ＶＣＣ−１）１ −０、１４一１４％となり、例えばＶＣＣが１　［Ｖ］から２　［Ｖ］へ変
化した時、Ｉ　Ｏｕｌは約１４％変化する。

（発明が解決しようとする課題）以上のように、ラテラル型トランジスタで構成したカレ
ントミラー回路では、該ラテラル型トランジスタのβ、
及びＶＡの双方共が低いために、工１゜とＩｏ、１との
誤差εや、電源電圧の変動によるＩ　Ｏｕｌの変化率Δ
が大きいという問題があった。

したがって、従来の回路では、特に低電圧で動作し、か
つ高精度な半導体集積回路を組むことが不可能であった
。

この発明は上記のような点に鑑みて為されたものであり
、その目的は、カレントミラー回路のように入力電流に
対応した出力電流を負荷回路に伝達できる電流伝達回路
を提供し、しかも該電流伝達回路は、低電圧動作が可能
で、かつ回路を構成するトランジスタがラテラル型トラ
ンジスタであっても、出力電流と入力電流との誤差、及
び電源電圧変動による出力電流の変化率を極めて小さく
できる電流伝達回路を提供することにある。

［発明の構成］（Ｒ題を解決するための手段）この発明の電流伝達回路は、（イ）　ベースを入力端子に接続し、エミッタを第１の
電源電圧供給端子に接続し、コレクタを第２の電源電圧
を基準とした電流入力端子に接続する第１のトランジス
タと、ベースを前記第１のトランジスタのベースと共通に接続
し、エミッタを第１の電源電圧供給端子に接続し、コレ
クタを出力端子に接続する第２のトランジスタと、コレクタを前記電流入力端子に供給される電流に対応し
た電流が供給される第２の電源電圧を基準とした電流出
力端子に接続し、エミッタを第１の電源電圧供給端子に
接続し、ベースをこれのコレクタに接続する第３のトラ
ンジスタと、ベースを前記第３のトランジスタのベース
に接続し、エミッタを第１の電源電圧供給端子に接続し
、コレクタを前記第１のトランジスタのベースに接続す
る第４のトランジスタと、を具備することを特徴とする。

さらに（イ）項記載の電流伝達回路において、（ロ）　
コレクタを前記電流入力端子に接続し、エミッタを第２
の電源電圧供給端子に接続し、ベースをこれのコレクタ
に接続する前記第１乃至第４のトランジスタとは反対導
電型の第５のトランジスタと、ベースヲ前記第５のトランジスタのベースに凄続し、エ
ミッタを前記第２の電源電圧供給端子に接続し、コレク
タを前記電流出力端子に接続する前記第１乃至第４のト
ランジスタとは反対導電型の第６のトランジスタと、から構成されるカレントミラー回路を具備することを特
徴とする。

（ハ）　前記第１のトランジスタのエミッタ面積と、前
記第２のトランジスタのエミッタ面積との比率を１：Ｎ
とし、前記第４のトランジスタのエミッタ面積と、前□記第３
のトランジスタのエミッタ面積との比率を１：Ｎとし、前記電流入力端子に供給される電流と、前記電流出力端
子に供給される電流との比率をユニＮとしたことを特徴
とする。

（ニ）　前記第１乃至第４のトランジスタのエミッタと
第１の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。

（ホ）　前記第５及び第６のトランジスタのエミッタと
第２の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。

（へ）　前記電流入力端子と前記第２の電源電圧供給端
子との間の第１の電圧降下量と、前記出力端子と前記第
２の電源電圧供給端子との間の第２の電圧降下量とは、
互いに略等しくなるように条件を設定して使用すること
を特徴とする。

（作用）上記のような電流伝達回路（イ）にあっては、概略的に
第１のトランジスタル電流入力端子〜電流圧力端子〜′
ｉＪ３のトランジスタル第４のトランジスタル第１のト
ランジスタといった帰還経路が形成され、負帰還作用を
持つようになり、入力〜出力間誤差を低減できる。

また、電流伝達回路（ロ）にあっては、第１、の電源電
圧供給端子と第２の電源電圧供給端子との間での電圧降
下が少ない構成となり、低電圧で動作できる。

また、電流伝達回路（ハ）にあっては、例えば入力電流
が１の場合、これに対して出力電流がＮとなり、入力電
流と圧力電流とを１；Ｎの比率をもって伝達できる。

また、電流伝達回路（ニ）及び（ホ）にあっては、エミ
ッタ抵抗が挿入されるので、前記負帰還作用がより高ま
り、入力〜出力量誤差をより低減できる。

また、電流伝達回路（へ）にあっては、第１のトランジ
スタのエミッタに対するコレクタ電圧と第２のトランジ
スタのエミッタに対するコレクタ電圧とが互いに等しく
なり、アーリー効果がキャンセルされ、電源電圧が変動
しても出力電流の変化がほとんど生じない。

（実施例）以下、図面を参照してこの発明を一実施例により説明す
る。

第１図は、この発明の実施例に係わる電流伝達回路を組
み込んだバイポーラモノリシックＩＣの回路図である。

同図に示すように実施例に係わる電流伝達回路は、エミ
ッタを動作電源電圧ＶＣＣに接続してベースを互いに共
通としたＰＮＰ型トランジスタＱｌ及びＱ２と、エミッ
タをＶＣＣに接続してベースを互いに共通、かつ該共通
なベースをトランジスタのＱｌのコレクタにノードＥで
接続するＰＮＰ型トランジスタＱ３及びＱ４とで構成さ
れている。

これらのうちトランジスタＱ１は、そのコレクタをトラ
ンジスタＱ３及びＱ４のベースに接続するとともに第１
の入出力端子Ａに接続している。

トランジスタＱ２は、ベースとコレクタとを短絡させて
ダイオード接続とし、トランジスタＱ１とともにカレン
トミラー回路構成をなし、さらにそのコレクタを第１の
電流供給端子りに直接に接続している。トランジスタＱ
３及びＱ４のコレクタは、第２の電流供給端子Ｃ及び第
２の入出力端子Ｂにそれぞれ直接に接続している。

第１の入出力端子Ａは、例えば入力端子として機能し、
入力電流源１１に接続されている。第２の入出力端子Ｂ
は、例えば出力端子として機能し、例えば負荷回路Ｌ１
に接続されている。以下、入力端子Ａ１出力端子Ｂとそ
れぞれ称す。

第１及び第２の電流供給端子Ｃ及びＤは、例えばカレン
トミラー回路のように一方の電流供給端子に供給される
電流に対応した電流を、他方の電流供給端子に伝達でき
る回路に接続されている。

このような回路には、エミッタを低電源電圧ＶＳＳに接
続したＮＰＮ型トランジスタＱ５及びＱ６で構成される
シンプルなカレントミラー回路ＣＭＩが、低電圧動作の
観点から望ましい。

カレントミラー回路ＣＭＩを構成するトランジスタＱ５
はベースとコレクタとを短絡しダイオード接続とされ、
そのコレクタを第１の電流供給端子Ｃに接続している。

トランジスタＱ６のコレクタは、第２の電流供給端子り
に直接に接続している。また、同図に示す構成の回路で
は、第１の電流供給端子Ｃは、電流入力端子として機能
し、第２の電流供給端子りは、電流出力端子として機能
する。以下、電流入力端子Ｃ１電流出力端子りとそれぞ
れ称す。

なお、負荷回路Ｌ１には、−例として従来同様、ＮＰＮ
型トランジスタＱ７及びＱ８で構成されたカレントミラ
ー回路を採用している。

上述のような構成の電流伝達回路の動作は、まず、電流
理工１で得られる電流工１゜によってトランジスタＱ３
及びＱ４のベース電位が双方とも引き下げられ、両トラ
ンジスタＱ３及びＱ４が導通する。

この時、導通したトランジスタＱ３によって電流入力端
子Ｃに電流ＩＣ３が供給され、この端子Ｃに接続される
トランジスタＱ５及びＱ６が導通し、カレントミラー回
路ＣＭＩが動作し始める。

これにより、トランジスタＱ６のコレクタに接続される
電流出力端子りに電流ＩＣ３と等しい電流ＩＣ２が供給
され、この端子りに接続されるトランジスタＱ１及びＱ
２が導通する。トランジスタＱ１及びＱ２は、カレント
ミラー回路構成をなしており、両トランジスタを同一特
性を持つと仮定すると、トランジスタＱ１が導通するこ
とにより、そのコレクタに接続されるノードＥに電流Ｉ
Ｃ２と略等しい電流Ｉ。１が流れ、電流１１ｎに帰還さ
れる。

即ち、この発明による電流伝達回路は、入力端子Ａ〜ノ
ードＥ〜トランジスタＱ３〜電流入力端子Ｃ〜トランジ
スタＱ５〜トランジスタＱ６〜電流出力端子Ｄ〜トラン
ジスタＱ２〜トランジスタＱ１〜ノードＥといった帰還
経路を持っており、負帰還作用を持つ。

また、トランジスタＱ３と同時に導通するトランジスタ
Ｑ４は、例えば両トランジスタを同一特性を持つとすれ
ば、電流ＩＣ３と等しい電流Ｉ。、１を負荷回路Ｌ１に
供給する。

次に、上記回路構成における電流伝達回路のエミッタ接
地電流増幅率β、依存性について考えてみる。

トランジスタＱ１〜Ｑ４のエミッタ接地電流増幅率をそ
れぞれβ１、電流伝達回路の入力電流をＩ　ｌ＋＋と仮
定して出力電流工。１を求めてみると、■。、−１１，
、／１　＋　（４／　（β、２＋２βｐ）１となる。た
だし、（３）式では、計算簡略化のため、アーリー効果
を無視する。

（３）式において、βＰの値を従来と同様に２０（ラテ
ラル型トランジスタでの一般的な値）と仮定すると、Ｉ
ｌ、、ｌは約０．９９１φ１１ａとなり、入力〜出力量
誤差εは、 ε−（１−１−ｒ　＋−）　／　１ −−０．００９一一０．９％となり、誤差εは従来と比較して約１桁改善され、極め
て小さいものとなる。

次に、上記のような回路構成の電流伝達回路の電源電圧
依存性について考えてみる。

トランジスタＱ１のエミッタに対するコレクタ電圧ＶＣ
！＋１とトランジスタＱ３のエミッタ電流するベース電
圧Ｖ　ＢＲ：４とは、共にノードＥに接続されるために
等しい。即ち、Ｖ　ＣＩ＋ｌ　”　Ｖ　ＢＲ３トランジスタＱ２のエミッタに対するコレクタ電圧Ｖ　
Ｃ２０及びエミッタに対するベース電圧Ｖ　ＢＲ２とは
、ベース〜コレクタ共通接続のために等しい。即ち、Ｖ　Ｃｌ３　＝　Ｖ　ＢＲ２ここで、トランジスタＱ２とトランジスタＱ３とのエミ
ッタ電流は略等しいため、ｖａｘ２とＶＢｌＢとは共に
略等しい。即ち、Ｖ　ＢＲ２＋　Ｖ　ＢＲ３したがって、Ｖ　ｃＴＬｔ　＋　Ｖ　Ｃ２０となる。

また、トランジスタＱ３のエミッタに対するコレクタ電
圧Ｖ　ＣＡＢは、電源電圧ＶＣＣとし、トランジスタＱ
５のエミッタに対するベース電圧Ｖ　ＢＲ５と仮定した
場合、Ｖ　ＣＡＢ　”　Ｖ　ＢＲ５−Ｖ　ＣＣとなる。

同様に、トランジスタＱ４のエミッタに対するコレクタ
電圧ｖＣＥ４は、電源電圧ＶＣＣとし、トランジスタＱ
７のエミッタに対するベース電圧Ｖ　ＢＲ７と仮定した
場合、Ｖ　Ｃ２０ｓｍ　　Ｖ　ＢＨフ　−　ＶＣＣとなる。

ここで、トランジスタＱ５は、電源電圧ＶＣＣ〜低電位
電源ＶＳＳ間にトランジスタＱ３と直列に接続、同様に
トランジスタＱ７は、電源電圧Ｖ。Ｃ〜低電位電源Ｖｇ
Ｂ間にトランジスタＱ４と直列に接続されたものである
。即ち、両トランジスタＱ５及びＱ７は、ＶＣＣ〜Ｖｓ
ｓ間における接続状態が全く同じで、しかもこれらに直
列接続されるトランジスタＱ３及びＱ４は特性が、例え
ば同じと仮定すると、ＶＢＥ５と■３，７とは共に略等
しい。

即ち、Ｖ　ＢＲ５＋　Ｖ　ＢＲ７したがって、Ｖ　ＣＡＢ　＋　Ｖ　Ｃ２０となる。

即ち、整合すべき（ベアとなるべき）トランジスタＱ１
及びＱ２のコレクタ〜エミッタ間電圧は略等しく、同様
に、トランジスタＱ３及びＱ４のコレクタ〜エミッタ間
電圧は略等しい。このために整合すべきトランジスタに
おいてアーリー効果はキャンセルされ、電源電圧の変動
による！。５．の変化率Δがほとんど生じなくなる。

又、最低動作電源電圧は、動作電源電圧ＶＣＣと低電源
電圧ｖｓｓとの間に直列に接続されるトランジスタがＱ
３及びＱ５、Ｑ４及びＱ７というように２個しか存在し
ないため、電圧降下が少なく極めて低い電圧で動作でき
る。例えばベース−二ミッタ接合電圧ｖＢ６をそれぞれ
０．７　ＵＶ］　　（シリコン基板の場合）と仮定し、
エミッターコレクタ飽和電圧■。ＥＳＡＴをそれぞれ０
．１　　［Ｖ’ｌ仮定すると、最低動作電源型Ｖ　ＣＣ
ＭＩＮは、Ｖ　ＣＣＭＩＮ≧ＶＢ！！”　Ｖ　ＣＥＳＡ
Ｔ≧０．　８　　［Ｖコとなり、１　［■］以下の超低電圧動作か可能である。

以上のように、本発明の一実施例に係わる電流伝達回路
は、例えば１　［ｖ］以下の超低電圧で動作させること
もでき、入力〜出力量誤差εも少なくできる。さらに電
源電圧の変動による工。。

の変化率Δをほとんど生じることなく使用することも可
能である。

又、一実施例に係わる回路において、トランジスタＱ１
及びＱ２、ＱＢ及びＱ４の特性の整合性をより良好とす
るために、第２図に示す如くトランジスタのエミッタと
動作電源電圧Ｖ。Ｃとの間に抵抗Ｒ１〜Ｒ４をそれぞれ
接続し、より負帰還作用が高まるように回路を構成して
もよい。

さらにこの時、カレントミラー回路ｃＭＩを構成するト
ランジスタＱ５及びＱ６のエミッタと低電源電圧ＶＳＳ
との間に抵抗Ｒ５及びＲ６をそれぞれ接続、並びに負荷
回路Ｌ１を構成するトランジスタＱ７及びＱＢのエミッ
タと低電源電圧ＶＳＳとの間に抵抗Ｒ７及びＲ８をそれ
ぞれ接続すれば、これらの回路においても、整合すべき
トランジスタの整合性がさらに良好となる。

又、整合すべきトランジスタＱ１及びＱ２、ＱＢ及びＱ
４において、第３図に示す如く両トランジスタのエミッ
タ面積の比率を、例えば１：Ｎなる関係に設定すること
により、例えば入力電流！、と出力電流Ｉ０，１との比
率を１：Ｎとして電流を伝達することもできる。

さらにこの時、例えばカレントミラー回路ＣＭＩを構成
するトランジスタＱ５及びＱ６において、両トランジス
タのエミッタ面積の比率も１；Ｎとし、電流入力端子Ｃ
に供給される電流ＩＣ３と、電流出力端子りに供給され
る電流Ｉｃ２との比率を１：Ｎに制御することがより望
ましい。

尚、同図中、トランジスタＱ１、ＱＢ、Ｑ５のエミッタ
面積を１とした時、整合すべきトランジスタＱ２、Ｑ４
、Ｑ６のエミッタ面積がそれぞれＮ倍となっている。

本発明に係わる電流伝達回路は、例えばこれらの第２図
及び第３図に示したように、その主旨を逸脱しない範囲
で種々変更して実施することが可能である。

尚、本発明の電流伝達回路を使用する際、トランジスタ
Ｑ３とＱ４とにおいて、それぞれのエミッタに対するコ
レクタ電圧ｖ　ｅＥ、とＶＣｇ４とがそれぞれ略等しく
なるように条件を設定して使用することがより望ましい
。例えば電流入力端子Ｃと低電源電圧Ｖｉａとの間の電
圧降下量と、出力端子Ｂと低電源電圧ＶＳＳとの間の電
圧降下量とが互いに略等しくなるように条件を設定する
。

この望ましい使用条件の一例としては、第１図〜第３図
に示したように、トランジスタＱ３のコレクタと低電源
電圧ＶＳＳとの間に接続されるカレントミラー回路ＣＭ
１のトランジスタＱ５と同一寸法のトランジスタを、ト
ランジスタＱ４のコレクタと低電源電圧ＶＳＳとの間に
接続される負荷回路Ｒ１のトランジスタＱ７を持ってく
ることである。

このようにコレクタ電圧Ｖ　Ｃ８４とｖＣＥ４とを略等
しく設定すれば、電源電圧依存性、即ち電源電圧の変動
によるＩｏ、１の変化率Δに関して最良な効果を得られ
るようにして本発明に係わる電流伝達回路を使用するこ
とが可能になる。

次に、本発明に係わる電流伝達回路と従来のカレントミ
ラー回路とをコンピュータによりシュミレーションした
結果を第４図乃至第６図を参照して説明する。

第４図はシュミレーションした回路の回路図である。第
４図において、回路の構成要素及びその接続状態につい
ては第１図乃至第３図、′！ｓ７図と同一の参照符号を
付して説明は省略する。

第５図は、シュミレーションした回路における電源電圧
Ｖ（（依存性に関するシュミレーション結果を示す図で
、縦軸は入力電流１．。または１、．１の電流値を表し
、横軸は電源電圧■。、の電圧値を表している。

尚、各トランジスタの特性の設定は以下の通りに行なっ
た。

ＰＮＰ型トランジスタＱｌ、Ｑ２．ＱＢ。

Ｑ４．Ｑｌｌ、Ｑ１２のエミッタ接地電流増幅率β、を
それぞれ３０ＯＮＰＮ型トランジスタＱ５．Ｑ６．ＱｌＢのエミッタ接
地電流増幅率β、をそれぞれ１５０゜１１及び１１０で
生じさせる入力電流Ｉｌ、をそれぞれ５０［μＡ〕。

同図に示すように、入力電流１１ｎは線工に示すように
定電流理工１及び１１０で生じさせるので電源電圧ＶＣ
Ｃの変動に係わらず５０〔μＡコで一定である。

出力電流！。１に関しては、従来回路では線■に示すよ
うに電源電圧ＶＣＣの上昇に伴い増加傾向を示す。その
増加傾向は約４［％／Ｖ］の傾斜を持つ。

しかし、本発明に係わる回路は線■に示すように電源電
圧ＶＣＣが上昇しても、ＶＣＣ−約０．９〜４．５　［
Ｖ］の範囲で入力電流１１ｎの５０ロμＡコ付近で略一
定の値をとる傾向を示す。

このように、本発明に係わる回路は、シュミレーション
からも電源電圧ＶＣＣの変動に対する出力電流工。１の
変動（変化率）が少なく、電源電圧依存性が小さいとい
う結果が得られた。

第６図は、シュミレーションした回路におけるエミッタ
接地電流増幅率βＰ依存性に関するシュミレーション結
果を示す図で、縦軸は入力電流１１゜またはＩ０□の電
流値を表し、横軸はＰＮＰ型トランジスタのエミッタ接
地電流増幅率β、の増幅値を表している。

尚、トランジスタの特性の設定は以下の通りに行なった
。

ＮＰＮＰＮＰトランジスタ、Ｑ６．Ｑｌ３のエミッタ接
地電流増幅率βＰをそれぞれ１５０゜１１及びＩＩＯで
生じさせる入力電流１　ｌａをそれぞれ５０［μＡ］。

電源電圧ＶＣＣの電圧値を１．　５　［ＶＩ。

同図に示すように、入力電流工］。は線工に示すように
定電流理工１及び１１０で生じさせるので増幅率βＰの
変動に係わらず５０［μＡ］で一定である。

出力電流工。９１に関しては、従来回路では線■に示す
ようにβＰ−２０の箇所で１＋＋ｔに対して約−１５％
の誤差を生じている。

しかし、本発明に係わる回路は線■に示すようにβＰ−
２０の箇所でＩ　ｌｅに対して約−２％の誤差にとどま
っている。

このように、本発明に係わる回路は、シュミレーション
からも増幅率β、が小さくても入力電流工、工に対する
出力電流工。５．の誤差が少なく、エミッタ接地電流増
幅率依存性が小さいという結果が得られた。

［発明の効果］以上説明したようにこの発明によれば、カレントミラー
回路のように入力電流に対応した出力電流を負荷回路に
伝達できる電流伝達回路が提供され、しかも該電流伝達
回路は、低電圧動作が可能で、かつ回路を構成するトラ
ンジスタがラテラル型トランジスタであっても出力電流
と入力電流との誤差、及び電源電圧変動による用力電流
の変化率を極めて小さくできる電流伝達回路を提供でき
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる電流伝達回路を組
み込んだバイポーラモノリシックＩＣの回路図、第２図
はこの発明の一実施例の変形例に係わる電流伝達回路を
組み込んだバイポーラモノリシックＩＣの回路図、第３
図はこの発明の一実施例のその他の変形例に係わる電流
伝達回路を組み込んだバイポーラモノリシックＩＣの回
路図、第４図はシュミレーションした回路の回路図、第
５図は電源電圧依存性に関するシュミレーション結果を
示す図、第６図はエミッタ接地電流増幅率依存性に関す
るシュミレーション結果を示す図、第７図は従来のカレ
ントミラー回路の回路図である。Ｑｌ；〜Ｑ４・・ＰＮＰ型トランジスタ、Ｑ？〜Ｑ８・
・・ＮＰＮ型トランジスタ、工１・・・定電流源、Ｌｌ
・・・負荷回路、ＣＭＩ・・・カレントミラー回路。出願人代理人　弁理士　鈴江武彦第図電源電圧Ｖｃｃ　　［Ｖコ第５図エミッタ接地電黒増１１幕／３ｐＥ６ＷＪ第図第図ＣＭ１０第図

Claims

【特許請求の範囲】

（１）ベースを入力端子に接続し、エミッタを第１の電
源電圧供給端子に接続し、コレクタを第２の電源電圧を
基準とする電流入力端子に接続する第１のトランジスタ
と、ベースを前記第１のトランジスタのベースと共通に接続
し、エミッタを第１の電源電圧供給端子に接続し、コレ
クタを出力端子に接続する第２のトランジスタと、コレクタを前記電流入力端子に供給される電流に対応し
た電流が供給され、第２の電源電圧を基準とする電流出
力端子に接続し、エミッタを第１の電源電圧供給端子に
接続し、ベースをこれのコレクタに接続する第３のトラ
ンジスタと、ベースを前記第３のトランジスタのベース
に接続し、エミッタを第１の電源電圧供給端子に接続し
、コレクタを前記第１のトランジスタのベースに接続す
る第４のトランジスタと、を具備することを特徴とする電流伝達回路。
（２）コレクタを前記電流入力端子に接続し、エミッタ
を第２の電源電圧供給端子に接続し、ベースをこれのコ
レクタに接続する前記第１乃至第４のトランジスタとは
反対導電型の第５のトランジスタと、ベースを前記第５のトランジスタのベースに接続し、エ
ミッタを前記第２の電源電圧供給端子に接続し、コレク
タを前記電流出力端子に接続する前記第１乃至第４のト
ランジスタとは反対導電型の第６のトランジスタと、から構成されるカレントミラー回路を具備することを特
徴とする請求項（１）記載の電流伝達回路。
（３）前記第１のトランジスタのエミッタ面積と、前記
第２のトランジスタのエミッタ面積との比率を１：Ｎと
し、前記第４のトランジスタのエミッタ面積と、前記第３の
トランジスタのエミッタ面積との比率を１：Ｎとし、前記電流入力端子に供給される電流と、前記電流出力端
子に供給される電流との比率を１：Ｎとしたことを特徴
とする請求項（１）記載の電流伝達回路。
（４）前記第１乃至第４のトランジスタのエミッタと第
１の電源電圧供給端子との間にそれぞれ抵抗を挿入した
ことを特徴とする請求項（１）記載の電流伝達回路。
（５）前記第５及び第６のトランジスタのエミッタと第
２の電源電圧供給端子との間にそれぞれ抵抗を挿入した
ことを特徴とする請求項（２）記載の電流伝達回路。
（６）前記電流入力端子と前記第２の電源電圧供給端子
との間の第１の電圧降下量と、前記出力端子と前記第２の電源電圧供給端子との間の第
２の電圧降下量とは、互いに略等しくなるように条件を
設定して使用することを特徴とする請求項（１）記載の
電流伝達回路。