JPS6211375B2 - - Google Patents
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- Publication number
- JPS6211375B2 JPS6211375B2 JP15985378A JP15985378A JPS6211375B2 JP S6211375 B2 JPS6211375 B2 JP S6211375B2 JP 15985378 A JP15985378 A JP 15985378A JP 15985378 A JP15985378 A JP 15985378A JP S6211375 B2 JPS6211375 B2 JP S6211375B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- emitter
- bias
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、定電圧回路、特にIC（集積回路）
に使用する定電圧回路に関するものである。
に使用する定電圧回路に関するものである。
低周波電力増幅器に用いられるシングルエンド
プツシユプル回路ではその動作点を規定するため
に対となつた出力トランジスタのベース間にバイ
アス電圧を加えて出力トランジスタのコレクタに
アイドリング電流を流すようにしている。このよ
うな回路として第１図に示すような回路が知られ
ている。
プツシユプル回路ではその動作点を規定するため
に対となつた出力トランジスタのベース間にバイ
アス電圧を加えて出力トランジスタのコレクタに
アイドリング電流を流すようにしている。このよ
うな回路として第１図に示すような回路が知られ
ている。
同図の回路ではダイオード接続のトランジスタ
Q2とトランジスタQ1のベース・エミツタ間電圧
によつて出力トランジスタQ3及びQ4のベース間
にバイアス電圧を与える。
Q2とトランジスタQ1のベース・エミツタ間電圧
によつて出力トランジスタQ3及びQ4のベース間
にバイアス電圧を与える。
出力トランジスタQ3，Q4に適切なバイアス電
圧を与えるためには、バイアストランジスタ
Q1，Q2のエミツタ電流密度をアイドリング電流
における出力トランジスタのエミツタ電流密度と
同程度にする必要がある。しかしながらこのよう
にする場合一般に出力トランジスタの寸法が大き
くされるのでバイアストランジスタQ1，Q2は許
容電流で決められるエミツタ面積よりもはるかに
大きいエミツタ面積が必要とされる。その結果第
１図の回路をIC化する場合チツプの面積が大き
くなる。バイアストランジスタのエミツタサイズ
を小さくするとエミツタ電流密度が増加し出力ト
ランジスタQ3，Q4は望ましいバイアス電圧より
も大きいバイアス電圧を受けることになつてしま
う。
圧を与えるためには、バイアストランジスタ
Q1，Q2のエミツタ電流密度をアイドリング電流
における出力トランジスタのエミツタ電流密度と
同程度にする必要がある。しかしながらこのよう
にする場合一般に出力トランジスタの寸法が大き
くされるのでバイアストランジスタQ1，Q2は許
容電流で決められるエミツタ面積よりもはるかに
大きいエミツタ面積が必要とされる。その結果第
１図の回路をIC化する場合チツプの面積が大き
くなる。バイアストランジスタのエミツタサイズ
を小さくするとエミツタ電流密度が増加し出力ト
ランジスタQ3，Q4は望ましいバイアス電圧より
も大きいバイアス電圧を受けることになつてしま
う。
そこで本発明の目的は上記の欠点を解消し所定
の電圧が得られる定電圧回路を提供することにあ
る。
の電圧が得られる定電圧回路を提供することにあ
る。
本発明の他の目的はばらつきの範囲が小さい定
電圧回路を提供することである。
電圧回路を提供することである。
さらに本発明の他の目的はＢ級プツシユプル回
路に適したアイドリングバイアス回路を提供する
ことにある。
路に適したアイドリングバイアス回路を提供する
ことにある。
本発明は、供給される電流の値を変化させるこ
となく出力電圧を所定の値に設定できるものであ
る。
となく出力電圧を所定の値に設定できるものであ
る。
第２図は本発明による回路構成の一実施例の回
路図を示している。電源端子ＶCCとトランジスタ
Q1のコレクタとの間に定電流回路１０を接続し
ており、この定電流回路１０からトランジスタ
Q1にバイアス電流を供給する。トランジスタQ1
のコレクタ・ベース間にトランジスタQ2のエミ
ツタ・コレクタを接続し、トランジスタQ1のベ
ース・エミツタ間に抵抗R0を接続する。このR0
をR01及びR02に分割しその接続点にトランジスタ
Q2のベースを接続する。出力電圧は端子P0から
取り出す。この実施例において出力電圧V0は次
式で表わされる。
路図を示している。電源端子ＶCCとトランジスタ
Q1のコレクタとの間に定電流回路１０を接続し
ており、この定電流回路１０からトランジスタ
Q1にバイアス電流を供給する。トランジスタQ1
のコレクタ・ベース間にトランジスタQ2のエミ
ツタ・コレクタを接続し、トランジスタQ1のベ
ース・エミツタ間に抵抗R0を接続する。このR0
をR01及びR02に分割しその接続点にトランジスタ
Q2のベースを接続する。出力電圧は端子P0から
取り出す。この実施例において出力電圧V0は次
式で表わされる。
V0＝ＶBEQ2＋Ｒ０１＋Ｒ０２／Ｒ０２ＶBEQ1 (1)
ただしトランジスタQ2，Q1のベース電流は無
視するものとする。
視するものとする。
そこでこのR0（＝R01＋R02）の分割比を選ぶこ
とによつて出力V0は、 ＶBEQ2V0ＶBEQ2＋ＶBEQ1 (2) の範囲で変えることができる。実施例の回路では
トランジスタQ1，Q2のエミツタ面積を小さくし
たことによつてそれぞれのエミツタ電流密度が増
加しベース・エミツタ間電圧が増加しても抵抗
R01とR02の比を変化させることによつて出力電圧
V0を上記(2)式で示されるような充分な範囲に変
化させることができる。ICにおいては抵抗R01，
R02の絶対精度に対してその相対精度は充分高
い。この実施例によると充分な精度においてバイ
アス回路の占める面積を小さくすることができ
る。
とによつて出力V0は、 ＶBEQ2V0ＶBEQ2＋ＶBEQ1 (2) の範囲で変えることができる。実施例の回路では
トランジスタQ1，Q2のエミツタ面積を小さくし
たことによつてそれぞれのエミツタ電流密度が増
加しベース・エミツタ間電圧が増加しても抵抗
R01とR02の比を変化させることによつて出力電圧
V0を上記(2)式で示されるような充分な範囲に変
化させることができる。ICにおいては抵抗R01，
R02の絶対精度に対してその相対精度は充分高
い。この実施例によると充分な精度においてバイ
アス回路の占める面積を小さくすることができ
る。
出力電圧を増加させるには第３図に示した実施
例の回路を使用することができる。第３図に示す
実施例では、トランジスタQ1のコレクタとトラ
ンジスタQ2のエミツタとの間にダイオード接続
のトランジスタQ3を接続している。この回路の
出力電圧V0は第２図に示す実施例の回路の出力
電圧V0よりトランジスタQ3の順方向電圧ＶBEQ3
だけ高くなる。
例の回路を使用することができる。第３図に示す
実施例では、トランジスタQ1のコレクタとトラ
ンジスタQ2のエミツタとの間にダイオード接続
のトランジスタQ3を接続している。この回路の
出力電圧V0は第２図に示す実施例の回路の出力
電圧V0よりトランジスタQ3の順方向電圧ＶBEQ3
だけ高くなる。
第４図は本発明による回路構成をＢ級プツシユ
プル回路のアイドリングバイアス回路として使用
した一実施例の回路図を示している。同図におい
てはトランジスタQ5、抵抗R3及び定電流負荷１
０によつて駆動回路が構成されている。トランジ
スタQ3とQ4によつてプツシユプル出力回路が構
成されている。上記トランジスタQ3，Q4はトラ
ンジスタQ1，Q2、抵抗R01及びR02からなるバイ
アス回路によつてバイアス電圧が与えられる。上
記バイアス回路の出力バイアス電圧は抵抗R01と
R02の抵抗比によつて出力トランジスタQ3，Q4を
Ｂ級動作させる値に設定される。トランジスタ
Q1ないしQ4のそれぞれのベース・エミツタ間電
圧はその製造条件のばらつきによつてばらつく。
第４図の回路をIC化する場合同じ極性のトラン
ジスタQ1とQ3、Q2とQ4はそれぞれ同時に製造さ
れベース・エミツタ間電圧のばらつきは同方向に
変化する。したがつてICの製造条件にばらつき
が生じても出力トランジスタQ3，Q4のアイドリ
ング電流のばらつきは小さい。
プル回路のアイドリングバイアス回路として使用
した一実施例の回路図を示している。同図におい
てはトランジスタQ5、抵抗R3及び定電流負荷１
０によつて駆動回路が構成されている。トランジ
スタQ3とQ4によつてプツシユプル出力回路が構
成されている。上記トランジスタQ3，Q4はトラ
ンジスタQ1，Q2、抵抗R01及びR02からなるバイ
アス回路によつてバイアス電圧が与えられる。上
記バイアス回路の出力バイアス電圧は抵抗R01と
R02の抵抗比によつて出力トランジスタQ3，Q4を
Ｂ級動作させる値に設定される。トランジスタ
Q1ないしQ4のそれぞれのベース・エミツタ間電
圧はその製造条件のばらつきによつてばらつく。
第４図の回路をIC化する場合同じ極性のトラン
ジスタQ1とQ3、Q2とQ4はそれぞれ同時に製造さ
れベース・エミツタ間電圧のばらつきは同方向に
変化する。したがつてICの製造条件にばらつき
が生じても出力トランジスタQ3，Q4のアイドリ
ング電流のばらつきは小さい。
第５図はダーリントン接続の出力トランジスタ
を使用したＢ級プツシユプル回路に使用するバイ
アス回路の実施例を示している。トランジスタ
Q4のベースとQ6のベースとの間にはほぼ３・ＶB
Ｅのバイアス電圧が必要であり、このバイアス電
圧はトランジスタQ1ないしQ3および抵抗R01，
R02からなるバイアス回路から供給される。
を使用したＢ級プツシユプル回路に使用するバイ
アス回路の実施例を示している。トランジスタ
Q4のベースとQ6のベースとの間にはほぼ３・ＶB
Ｅのバイアス電圧が必要であり、このバイアス電
圧はトランジスタQ1ないしQ3および抵抗R01，
R02からなるバイアス回路から供給される。
バイアス回路におけるダイオード接続のNPN
トランジスタQ3は、ダイオード接続のPNPトラ
ンジスタに変更することができる。しかしながら
バイアス回路のバイアス電圧を受ける出力トラン
ジスタが２個のNPNトランジスタQ4，Q5と１個
のPNPトランジスタQ6であるのでICの製造条件
のばらつきによるベース・エミツタ間電圧のばら
つきを考慮してバイアス回路は２個のNPNトラ
ンジスタと１個のPNPトランジスタを使用する方
が望ましい。
トランジスタQ3は、ダイオード接続のPNPトラ
ンジスタに変更することができる。しかしながら
バイアス回路のバイアス電圧を受ける出力トラン
ジスタが２個のNPNトランジスタQ4，Q5と１個
のPNPトランジスタQ6であるのでICの製造条件
のばらつきによるベース・エミツタ間電圧のばら
つきを考慮してバイアス回路は２個のNPNトラ
ンジスタと１個のPNPトランジスタを使用する方
が望ましい。
第６図は本発明の更に他の実施例を示してい
る。出力段にトランジスタQ9，Q10よりなるカレ
ントミラー回路を使つておりトランジスタQ9に
接続したトランジスタQ3およびトランジスタQ10
に接続したトランジスタQ4と出力トランジスタ
Q5によつて疑似的にダーリントン接続したトラ
ンジスタと同じ動作をする。このような構成であ
つても本発明の回路構成によるアイドリングバイ
アス回路によつて出力トランジスタに所定のアイ
ドリング電流を流すことができる。本実施例にお
いてアイドリングバイアス回路はトランジスタ
Q1，Q2の２個によつて構成される。定電圧回路
は出力段回路にトランジスタQ4がQ3のＶBEを打
ち消す方向に接続されているので、トランジスタ
Q3とトランジスタQ4の（ＶBE）の差およびトラ
ンジスタQ5とQ6の（ＶBE）を安定化するだけで
よい。この回路構成において破線１で囲まれた部
分はIC内部で２０に示す初段の増幅回路ととも
に形成される。
る。出力段にトランジスタQ9，Q10よりなるカレ
ントミラー回路を使つておりトランジスタQ9に
接続したトランジスタQ3およびトランジスタQ10
に接続したトランジスタQ4と出力トランジスタ
Q5によつて疑似的にダーリントン接続したトラ
ンジスタと同じ動作をする。このような構成であ
つても本発明の回路構成によるアイドリングバイ
アス回路によつて出力トランジスタに所定のアイ
ドリング電流を流すことができる。本実施例にお
いてアイドリングバイアス回路はトランジスタ
Q1，Q2の２個によつて構成される。定電圧回路
は出力段回路にトランジスタQ4がQ3のＶBEを打
ち消す方向に接続されているので、トランジスタ
Q3とトランジスタQ4の（ＶBE）の差およびトラ
ンジスタQ5とQ6の（ＶBE）を安定化するだけで
よい。この回路構成において破線１で囲まれた部
分はIC内部で２０に示す初段の増幅回路ととも
に形成される。
本発明は実施例にかかわらず他の用途にも適用
することができる。またトランジスタの極性をす
べて逆に構成してもかまわない。
することができる。またトランジスタの極性をす
べて逆に構成してもかまわない。
第１図は従来のＢ級プツシユプル回路とバイア
ス回路を示す回路図、第２図及び第３図は本発明
の定電圧回路の一例を示す回路図、第４図は本発
明による一実施例を示した回路図、第５図は本発
明の他の実施例を示す回路図、第６図は本発明の
更に他の実施例を示す回路図である。 １……IC、Q1〜Q12……トランジスタ、R0，R1
〜R9……抵抗、P0，P1〜P4……端子、１０……
定電流回路、２０……増幅回路、Ｃ……コンデン
サ、ＲL……負荷抵抗。
ス回路を示す回路図、第２図及び第３図は本発明
の定電圧回路の一例を示す回路図、第４図は本発
明による一実施例を示した回路図、第５図は本発
明の他の実施例を示す回路図、第６図は本発明の
更に他の実施例を示す回路図である。 １……IC、Q1〜Q12……トランジスタ、R0，R1
〜R9……抵抗、P0，P1〜P4……端子、１０……
定電流回路、２０……増幅回路、Ｃ……コンデン
サ、ＲL……負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ ベース・エミツタ間に第１、第２の抵抗手段
（R01、R02）を直列接続した第１のトランジスタ
Q1と、上記第１のトランジスタQ1のコレクタに
エミツタを接続し上記第１のトランジスタQ1の
ベースにコレクタを接続し上記第１と第２の抵抗
手段R01、R02の共通接続点にベースを接続した上
記第１のトランジスタQ1とは逆極性の第２のト
ランジスタQ2と、上記第１のトランジスタQ1の
コレクタに接続したバイアス手段１０とを含み、
上記第１のトランジスタQ1のコレクタエミツタ
間から出力電圧を取り出すようにしてなることを
特徴とする定電圧回路。 ２ 上記第２のトランジスタQ2のエミツタは、
ダイオード手段Q3を介して上記第１のトランジ
スタQ1のコレクタに接続されてなる特許請求の
範囲第１項に記載の定電圧回路。 ３ 上記第１のトランジスタQ1のコレクタエミ
ツタ間電圧はシングルエンドプツシユプル出力ト
ランジスタのベース間のためのバイアス電圧とさ
れる特許請求の範囲第１項に記載の定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985378A JPS5588108A (en) | 1978-12-27 | 1978-12-27 | Constant-voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985378A JPS5588108A (en) | 1978-12-27 | 1978-12-27 | Constant-voltage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588108A JPS5588108A (en) | 1980-07-03 |
| JPS6211375B2 true JPS6211375B2 (ja) | 1987-03-12 |
Family
ID=15702653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15985378A Granted JPS5588108A (en) | 1978-12-27 | 1978-12-27 | Constant-voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5588108A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224795A (ja) * | 1986-03-25 | 1987-10-02 | 帝国ヒユ−ム管株式会社 | 排水管用継手支管 |
-
1978
- 1978-12-27 JP JP15985378A patent/JPS5588108A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224795A (ja) * | 1986-03-25 | 1987-10-02 | 帝国ヒユ−ム管株式会社 | 排水管用継手支管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5588108A (en) | 1980-07-03 |
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