JP2882229B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に単相入力信号を相補信号に変換してレベルシフトし
て出力する半導体集積回路に関する。
特に単相入力信号を相補信号に変換してレベルシフトし
て出力する半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路の１例
が図２に示される。図２に示されるように、本従来例
は、ベースが入力端子１０５に接続され、コレクタが抵
抗２４を介して高位側電源端子１０１に接続されるＮＰ
Ｎトランジスタ２１と、ベースが基準電源端子１０３に
接続され、コレクタが抵抗２６を介して高位側電源端子
１０１に接続されて、エミッタがＮＰＮトランジスタ２
１のエミッタに接続されるＮＰＮトランジスタ２２と、
コレクタがＮＰＮトランジスタ２１および２２のエミッ
タに接続され、ベースが基準電源端子１０４に接続され
て、エミッタが抵抗２５を介して低位側電源端子１０２
に接続されるＮＰＮトランジスタ２３と、コレクタが高
位側電源端子１０１に接続され、ベースがＮＰＮトラン
ジスタ２１のコレクタに接続されるＮＰＮトランジスタ
２７と、コレクタおよびベースが共にＮＰＮトランジス
タ２７のエミッタに接続され、エミッタが出力端子１０
７に接続されるＮＰＮトランジスタ２８と、コレクタが
ＮＰＮトランジスタ２８のエミッタに接続され、ベース
が基準電源端子１０４に接続されて、エミッタが抵抗３
０を介して低位側電源端子１０２に接続されるＮＰＮト
ランジスタ２９と、コレクタが高位側電源端子１０１に
接続され、ベースがＮＰＮトランジスタ２２のコレクタ
に接続されるＮＰＮトランジスタ３１と、コレクタおよ
びベースが共にＮＰＮトランジスタ３１のエミッタに接
続され、エミッタが出力端子１０６に接続されるＮＰＮ
トランジスタ３２と、コレクタがＮＰＮトランジスタ３
２のエミッタに接続され、ベースが基準電源端子１０４
に接続されて、エミッタが抵抗３４を介して低位側電源
端子１０２に接続されるＮＰＮトランジスタ３３とによ
り構成される。
が図２に示される。図２に示されるように、本従来例
は、ベースが入力端子１０５に接続され、コレクタが抵
抗２４を介して高位側電源端子１０１に接続されるＮＰ
Ｎトランジスタ２１と、ベースが基準電源端子１０３に
接続され、コレクタが抵抗２６を介して高位側電源端子
１０１に接続されて、エミッタがＮＰＮトランジスタ２
１のエミッタに接続されるＮＰＮトランジスタ２２と、
コレクタがＮＰＮトランジスタ２１および２２のエミッ
タに接続され、ベースが基準電源端子１０４に接続され
て、エミッタが抵抗２５を介して低位側電源端子１０２
に接続されるＮＰＮトランジスタ２３と、コレクタが高
位側電源端子１０１に接続され、ベースがＮＰＮトラン
ジスタ２１のコレクタに接続されるＮＰＮトランジスタ
２７と、コレクタおよびベースが共にＮＰＮトランジス
タ２７のエミッタに接続され、エミッタが出力端子１０
７に接続されるＮＰＮトランジスタ２８と、コレクタが
ＮＰＮトランジスタ２８のエミッタに接続され、ベース
が基準電源端子１０４に接続されて、エミッタが抵抗３
０を介して低位側電源端子１０２に接続されるＮＰＮト
ランジスタ２９と、コレクタが高位側電源端子１０１に
接続され、ベースがＮＰＮトランジスタ２２のコレクタ
に接続されるＮＰＮトランジスタ３１と、コレクタおよ
びベースが共にＮＰＮトランジスタ３１のエミッタに接
続され、エミッタが出力端子１０６に接続されるＮＰＮ
トランジスタ３２と、コレクタがＮＰＮトランジスタ３
２のエミッタに接続され、ベースが基準電源端子１０４
に接続されて、エミッタが抵抗３４を介して低位側電源
端子１０２に接続されるＮＰＮトランジスタ３３とによ
り構成される。
【０００３】図２において、ＮＰＮトランジスタ２３お
よび抵抗２５、ＮＰＮトランジスタ２９および抵抗３
０、ＮＰＮトランジスタ３３および抵抗３４は、それぞ
れ定電流源を構成している。入力端子１０５が基準電源
端子１０３の電位よりもハイレベルの場合には、ＮＰＮ
トランジスタ２１が導通し、ＮＰＮトランジスタ２２が
非導通となり、これによりＮＰＮトランジスタ２３およ
び抵抗２５の定電流源により生じる定電流は、全てＮＰ
Ｎトランジスタ２１および抵抗２４の側に流れるため、
出力端子１０６のレベルは高位側電源端子１０１のレベ
ルよりもＮＰＮトランジスタ３１および３２のベース・
エミッタ間電圧分だけ低位側にレベルシフトしたハイレ
ベルとなり、出力端子１０７のレベルは、高位側電源端
子１０１のレベルよりも抵抗２４の電位ドロップおよび
ＮＰＮトランジスタ２７および２８のベース・エミッタ
間電圧だけ低位側にレベルシフトしたローレベルとな
る。
よび抵抗２５、ＮＰＮトランジスタ２９および抵抗３
０、ＮＰＮトランジスタ３３および抵抗３４は、それぞ
れ定電流源を構成している。入力端子１０５が基準電源
端子１０３の電位よりもハイレベルの場合には、ＮＰＮ
トランジスタ２１が導通し、ＮＰＮトランジスタ２２が
非導通となり、これによりＮＰＮトランジスタ２３およ
び抵抗２５の定電流源により生じる定電流は、全てＮＰ
Ｎトランジスタ２１および抵抗２４の側に流れるため、
出力端子１０６のレベルは高位側電源端子１０１のレベ
ルよりもＮＰＮトランジスタ３１および３２のベース・
エミッタ間電圧分だけ低位側にレベルシフトしたハイレ
ベルとなり、出力端子１０７のレベルは、高位側電源端
子１０１のレベルよりも抵抗２４の電位ドロップおよび
ＮＰＮトランジスタ２７および２８のベース・エミッタ
間電圧だけ低位側にレベルシフトしたローレベルとな
る。
【０００４】次に、入力端子１０５が基準電源端子１０
３の電位よりも低いローレベルの場合には、ＮＰＮトラ
ンジスタ２１が非導通となり、ＮＰＮトランジスタ２２
が導通する。これにより、ＮＰＮトランジスタ２３およ
び抵抗２５の定電流源により生じる定電流は、全てＮＰ
Ｎトランジスタ２２および抵抗２６の側に流れるため、
出力端子１０６のレベルは、高位側電源端子１０１のレ
ベルよりも抵抗２６の電位ドロップおよびＮＰＮトラン
ジスタ３１および３２のベース・エミッタ間電圧分だけ
低位側にレベルシフトしたローレベルとなり、出力端子
１０７のレベルは、高位側電源端子１０１のレベルより
もＮＰＮトランジスタ２７および２８のベース・エミッ
タ間電圧だけ低位側にレベルシフトしたハイレベルとな
る。
３の電位よりも低いローレベルの場合には、ＮＰＮトラ
ンジスタ２１が非導通となり、ＮＰＮトランジスタ２２
が導通する。これにより、ＮＰＮトランジスタ２３およ
び抵抗２５の定電流源により生じる定電流は、全てＮＰ
Ｎトランジスタ２２および抵抗２６の側に流れるため、
出力端子１０６のレベルは、高位側電源端子１０１のレ
ベルよりも抵抗２６の電位ドロップおよびＮＰＮトラン
ジスタ３１および３２のベース・エミッタ間電圧分だけ
低位側にレベルシフトしたローレベルとなり、出力端子
１０７のレベルは、高位側電源端子１０１のレベルより
もＮＰＮトランジスタ２７および２８のベース・エミッ
タ間電圧だけ低位側にレベルシフトしたハイレベルとな
る。
【０００５】即ち、図２の半導体集積回路は、入力端子
１０５に入力される信号に対して、同相信号が出力端子
１０６より出力され、逆相信号が出力端子１０７に出力
される相補出力回路を形成しており、入力端子１０５に
入力される信号レベルに対して、一定量低位側にレベル
シフトされた論理レベルの信号が出力される。
１０５に入力される信号に対して、同相信号が出力端子
１０６より出力され、逆相信号が出力端子１０７に出力
される相補出力回路を形成しており、入力端子１０５に
入力される信号レベルに対して、一定量低位側にレベル
シフトされた論理レベルの信号が出力される。
【０００６】
【発明が解決しようとする課題】上述した従来の相補出
力回路を形成する半導体集積回路は、ＮＰＮトランジス
タおよび抵抗を含む数多くの回路素子を用いて形成され
ており、当該相補出力回路を種々の半導体集積回路に適
用する場合に、回路構成が煩雑に過ぎるという欠点があ
る。
力回路を形成する半導体集積回路は、ＮＰＮトランジス
タおよび抵抗を含む数多くの回路素子を用いて形成され
ており、当該相補出力回路を種々の半導体集積回路に適
用する場合に、回路構成が煩雑に過ぎるという欠点があ
る。
【０００７】
【課題を解決するための手段】第１の発明の半導体集積
回路は、コレクタが第１の抵抗を介して高位側電源端子
に接続され、ベースが入力端子に接続される第１のＮＰ
Ｎトランジスタと、コレクタが前記高位側電源端子に接
続され、ベースが第１の基準電源端子に接続されて、エ
ミッタが前記第１のＮＰＮトランジスタのエミッタに接
続される第２のＮＰＮトランジスタと、コレクタが前記
第１および第２のＮＰＮトランジスタのエミッタならび
に第１の出力端子に接続され、ベースが第２の基準電源
端子に接続されて、エミッタが第２の抵抗を介して低位
側電源端子に接続される第３のＮＰＮトランジスタと、
コレクタが前記高位側電源端子に接続され、ベースが
前記第１のＮＰＮトランジスタのコレクタに接続される
第４のＮＰＮトランジスタと、コレクタおよびベースが
共に前記第４のＮＰＮトランジスタのエミッタに接続さ
れ、エミッタが第２の出力端子に接続される第５のＮＰ
Ｎトランジスタと、コレクタが前記第５のＮＰＮトラン
ジスタのエミッタに接続され、ベースが前記第２の基準
電源端子に接続されて、エミッタが第３の抵抗を介して
前記低位側電源端子に接続される第６のＮＰＮトランジ
スタとを備え、相補出力回路として機能することを特徴
としている。
回路は、コレクタが第１の抵抗を介して高位側電源端子
に接続され、ベースが入力端子に接続される第１のＮＰ
Ｎトランジスタと、コレクタが前記高位側電源端子に接
続され、ベースが第１の基準電源端子に接続されて、エ
ミッタが前記第１のＮＰＮトランジスタのエミッタに接
続される第２のＮＰＮトランジスタと、コレクタが前記
第１および第２のＮＰＮトランジスタのエミッタならび
に第１の出力端子に接続され、ベースが第２の基準電源
端子に接続されて、エミッタが第２の抵抗を介して低位
側電源端子に接続される第３のＮＰＮトランジスタと、
コレクタが前記高位側電源端子に接続され、ベースが
前記第１のＮＰＮトランジスタのコレクタに接続される
第４のＮＰＮトランジスタと、コレクタおよびベースが
共に前記第４のＮＰＮトランジスタのエミッタに接続さ
れ、エミッタが第２の出力端子に接続される第５のＮＰ
Ｎトランジスタと、コレクタが前記第５のＮＰＮトラン
ジスタのエミッタに接続され、ベースが前記第２の基準
電源端子に接続されて、エミッタが第３の抵抗を介して
前記低位側電源端子に接続される第６のＮＰＮトランジ
スタとを備え、相補出力回路として機能することを特徴
としている。
【０００８】また、第２の発明の半導体集積回路は、コ
レクタが第１の抵抗を介して高位側電源端子に接続さ
れ、ベースが入力端子に接続される第１のＮＰＮトラン
ジスタと、コレクタが前記高位側電源端子に接続され、
ベースが第１の基準電源端子に接続されて、エミッタが
前記第１のＮＰＮトランジスタのエミッタに接続される
第２のＮＰＮトランジスタと、コレクタおよびベースが
前記第１および第２のＮＰＮトランジスタのエミッタに
接続され、エミッタが第１の出力端子に接続される第３
のＮＰＮトランジスタと、コレクタが前記第３のＮＰＮ
トランジスタのエミッタに接続され、ベースが第２の基
準電源端子に接続されて、エミッタが第２の抵抗を介し
て低位側電源端子に接続される第４のＮＰＮトランジス
タと、コレクタが前記高位側電源端子に接続され、ベー
スが前記第１のＮＰＮトランジスタのコレクタに接続さ
れる第５のＮＰＮトランジスタと、コレクタおよびベー
スが共に前記第５のＮＰＮトランジスタのエミッタに接
続される第６のＮＰＮトランジスタと、コレクタおよび
ベースが共に前記第６のＮＰＮトランジスタのエミッタ
に接続され、エミッタが第２の出力端子に接続される第
７のＮＰＮトランジスタと、コレクタが前記第７のＮＰ
Ｎトランジスタのエミッタに接続され、ベースが前記第
２の基準電源端子に接続されて、エミッタが第３の抵抗
を介して前記低位側電源端子に接続される第８のＮＰＮ
トランジスタとを備え、相補出力回路として機能するこ
とを特徴としている。
レクタが第１の抵抗を介して高位側電源端子に接続さ
れ、ベースが入力端子に接続される第１のＮＰＮトラン
ジスタと、コレクタが前記高位側電源端子に接続され、
ベースが第１の基準電源端子に接続されて、エミッタが
前記第１のＮＰＮトランジスタのエミッタに接続される
第２のＮＰＮトランジスタと、コレクタおよびベースが
前記第１および第２のＮＰＮトランジスタのエミッタに
接続され、エミッタが第１の出力端子に接続される第３
のＮＰＮトランジスタと、コレクタが前記第３のＮＰＮ
トランジスタのエミッタに接続され、ベースが第２の基
準電源端子に接続されて、エミッタが第２の抵抗を介し
て低位側電源端子に接続される第４のＮＰＮトランジス
タと、コレクタが前記高位側電源端子に接続され、ベー
スが前記第１のＮＰＮトランジスタのコレクタに接続さ
れる第５のＮＰＮトランジスタと、コレクタおよびベー
スが共に前記第５のＮＰＮトランジスタのエミッタに接
続される第６のＮＰＮトランジスタと、コレクタおよび
ベースが共に前記第６のＮＰＮトランジスタのエミッタ
に接続され、エミッタが第２の出力端子に接続される第
７のＮＰＮトランジスタと、コレクタが前記第７のＮＰ
Ｎトランジスタのエミッタに接続され、ベースが前記第
２の基準電源端子に接続されて、エミッタが第３の抵抗
を介して前記低位側電源端子に接続される第８のＮＰＮ
トランジスタとを備え、相補出力回路として機能するこ
とを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）および（ｂ）は、それぞれは本
発明の第１および第２の実施例を示す回路図である。図
１（ａ）に示されるように、第１の実施例は、ベースが
入力端子１０５に接続され、コレクタが抵抗４を介して
高位側電源端子１０１に接続されるＮＰＮトランジスタ
１と、コレクタが高位側電源端子１０１に接続され、ベ
ースが基準電源端子１０３に接続されて、エミッタがＮ
ＰＮトランジスタ１のエミッタに接続されるＮＰＮトラ
ンジスタ２と、コレクタがＮＰＮトランジスタ１および
２のエミッタと出力端子１０６とに接続され、ベースが
基準電源端子１０４に接続されて、エミッタが抵抗５を
介して低位側電源端子１０２に接続されるＮＰＮトラン
ジスタ３と、コレクタが高位側電源端子１０１に接続さ
れ、ベースがＮＰＮトランジスタ１のコレクタに接続さ
れるＮＰＮトランジスタ６と、コレクタおよびベースが
共にＮＰＮトランジスタ６のエミッタに接続され、エミ
ッタが出力端子１０７に接続されるＮＰＮトランジスタ
７と、コレクタがＮＰＮトランジスタ７のエミッタに接
続され、ベースが基準電源端子１０４に接続されて、エ
ミッタが抵抗９を介して低位側電源端子１０２に接続さ
れるＮＰＮトランジスタ８とにより構成される。
発明の第１および第２の実施例を示す回路図である。図
１（ａ）に示されるように、第１の実施例は、ベースが
入力端子１０５に接続され、コレクタが抵抗４を介して
高位側電源端子１０１に接続されるＮＰＮトランジスタ
１と、コレクタが高位側電源端子１０１に接続され、ベ
ースが基準電源端子１０３に接続されて、エミッタがＮ
ＰＮトランジスタ１のエミッタに接続されるＮＰＮトラ
ンジスタ２と、コレクタがＮＰＮトランジスタ１および
２のエミッタと出力端子１０６とに接続され、ベースが
基準電源端子１０４に接続されて、エミッタが抵抗５を
介して低位側電源端子１０２に接続されるＮＰＮトラン
ジスタ３と、コレクタが高位側電源端子１０１に接続さ
れ、ベースがＮＰＮトランジスタ１のコレクタに接続さ
れるＮＰＮトランジスタ６と、コレクタおよびベースが
共にＮＰＮトランジスタ６のエミッタに接続され、エミ
ッタが出力端子１０７に接続されるＮＰＮトランジスタ
７と、コレクタがＮＰＮトランジスタ７のエミッタに接
続され、ベースが基準電源端子１０４に接続されて、エ
ミッタが抵抗９を介して低位側電源端子１０２に接続さ
れるＮＰＮトランジスタ８とにより構成される。
【００１１】図１（ａ）において、ＮＰＮトランジスタ
３および抵抗５、ＮＰＮトランジスタ８および抵抗９
は、それぞれ定電流源を構成している。今、入力端子１
０５が基準電源端子１０３の電位よりもハイレベルの場
合には、ＮＰＮトランジスタ１が導通し、ＮＰＮトラン
ジスタ２が非導通となり、これによりＮＰＮトランジス
タ３および抵抗５の定電流源により生じる定電流は、全
てＮＰＮトランジスタ１および抵抗４の側に流れるた
め、出力端子１０７のレベルは、高位側電源端子１０１
のレベルよりも抵抗４におけるドロップおよびＮＰＮト
ランジスタ６および７のベース・エミッタ間電圧分だけ
低位側にレベルシフトしたローレベルとなり、また出力
端子１０６のレベルは、入力端子１０５のハイレベルか
らＮＰＮトランジスタ１のベース・エミッタ間電圧だけ
低位側のレベルシフトしたハイレベルとなる。
３および抵抗５、ＮＰＮトランジスタ８および抵抗９
は、それぞれ定電流源を構成している。今、入力端子１
０５が基準電源端子１０３の電位よりもハイレベルの場
合には、ＮＰＮトランジスタ１が導通し、ＮＰＮトラン
ジスタ２が非導通となり、これによりＮＰＮトランジス
タ３および抵抗５の定電流源により生じる定電流は、全
てＮＰＮトランジスタ１および抵抗４の側に流れるた
め、出力端子１０７のレベルは、高位側電源端子１０１
のレベルよりも抵抗４におけるドロップおよびＮＰＮト
ランジスタ６および７のベース・エミッタ間電圧分だけ
低位側にレベルシフトしたローレベルとなり、また出力
端子１０６のレベルは、入力端子１０５のハイレベルか
らＮＰＮトランジスタ１のベース・エミッタ間電圧だけ
低位側のレベルシフトしたハイレベルとなる。
【００１２】次に、入力端子１０５が基準電源端子１０
３の電位よりも低いローレベルの場合には、ＮＰＮトラ
ンジスタ１が非導通となり、ＮＰＮトランジスタ２が導
通する。これにより、ＮＰＮトランジスタ３および抵抗
５の定電流源により生じる定電流は、全てＮＰＮトラン
ジスタ２の側に流れるため、出力端子１０７のレベル
は、高位側電源端子１０１のレベルよりもＮＰＮトラン
ジスタ６および７のベース・エミッタ間電圧分だけ低位
側にレベルシフトしたハイレベルとなり、出力端子１０
６のレベルは、基準電圧源端子１０３のレベルよりもＮ
ＰＮトランジスタ２のベース・エミッタ間電圧だけ低位
側にレベルシフトしたローレベルとなる。即ち、図１
（ａ）に示される第１の実施例は、図３に示される従来
例の場合と同様に、入力端子１０５に入力される信号に
対して、同相信号が出力端子１０６より出力され、逆相
信号が出力端子１０７に出力される相補出力回路を形成
しており、入力端子１０５に入力される信号レベルに対
して、一定量低位側にレベルシフトされた論理レベルの
信号が出力される。しかも、図１（ａ）と図３との対比
により明らかなように、本実施例は、従来例よりもＮＰ
Ｎトランジスタが３個少なく、抵抗が１個少ない回路素
子により構成されている。
３の電位よりも低いローレベルの場合には、ＮＰＮトラ
ンジスタ１が非導通となり、ＮＰＮトランジスタ２が導
通する。これにより、ＮＰＮトランジスタ３および抵抗
５の定電流源により生じる定電流は、全てＮＰＮトラン
ジスタ２の側に流れるため、出力端子１０７のレベル
は、高位側電源端子１０１のレベルよりもＮＰＮトラン
ジスタ６および７のベース・エミッタ間電圧分だけ低位
側にレベルシフトしたハイレベルとなり、出力端子１０
６のレベルは、基準電圧源端子１０３のレベルよりもＮ
ＰＮトランジスタ２のベース・エミッタ間電圧だけ低位
側にレベルシフトしたローレベルとなる。即ち、図１
（ａ）に示される第１の実施例は、図３に示される従来
例の場合と同様に、入力端子１０５に入力される信号に
対して、同相信号が出力端子１０６より出力され、逆相
信号が出力端子１０７に出力される相補出力回路を形成
しており、入力端子１０５に入力される信号レベルに対
して、一定量低位側にレベルシフトされた論理レベルの
信号が出力される。しかも、図１（ａ）と図３との対比
により明らかなように、本実施例は、従来例よりもＮＰ
Ｎトランジスタが３個少なく、抵抗が１個少ない回路素
子により構成されている。
【００１３】具体的には、高位側電源端子１０１の電位
を０Ｖ、入力端子１０５に対する入力信号のハイレベル
を−０．８Ｖ、ローレベルを−１．４Ｖ、基準電源端子
１０３の電位を−１．１Ｖ、全てのＰＮＰトランジスタ
のベース・エミッタ間電圧を０．８Ｖとし、また単相信
号に比較して相補信号はノイズマージン的に信号の論理
振幅が半分でもよいので出力端子１０６および１０７に
おける出力信号の論理振幅即ちＮＰＮトランジスタ３お
よび抵抗５の定電流源より出力される定電流により、抵
抗４における電位ドロップを０．３Ｖとすると、出力端
子１０６におけるハイレベルは、−０．８Ｖ−０．８Ｖ
＝−１．６Ｖ、ローレベルは、−１．１Ｖ−０．８Ｖ＝
−１．９Ｖとなり、出力端子１０７におけるハイレベル
は、−０．８Ｖ−０．８Ｖ＝−１．６Ｖ、ローレベル
は、−０．３Ｖ−０．８Ｖ−０．８Ｖ＝−１．９Ｖとな
る。
を０Ｖ、入力端子１０５に対する入力信号のハイレベル
を−０．８Ｖ、ローレベルを−１．４Ｖ、基準電源端子
１０３の電位を−１．１Ｖ、全てのＰＮＰトランジスタ
のベース・エミッタ間電圧を０．８Ｖとし、また単相信
号に比較して相補信号はノイズマージン的に信号の論理
振幅が半分でもよいので出力端子１０６および１０７に
おける出力信号の論理振幅即ちＮＰＮトランジスタ３お
よび抵抗５の定電流源より出力される定電流により、抵
抗４における電位ドロップを０．３Ｖとすると、出力端
子１０６におけるハイレベルは、−０．８Ｖ−０．８Ｖ
＝−１．６Ｖ、ローレベルは、−１．１Ｖ−０．８Ｖ＝
−１．９Ｖとなり、出力端子１０７におけるハイレベル
は、−０．８Ｖ−０．８Ｖ＝−１．６Ｖ、ローレベル
は、−０．３Ｖ−０．８Ｖ−０．８Ｖ＝−１．９Ｖとな
る。
【００１４】次に、本発明の第２の実施例について説明
する。図１（ｂ）に示されるように、第２の実施例は、
ベースが入力端子１０５に接続され、コレクタが抵抗１
４を介して高位側電源端子１０１に接続されるＮＰＮト
ランジスタ１０と、コレクタが高位側電源端子１０１に
接続され、ベースが基準電源端子１０３に接続されて、
エミッタがＮＰＮトランジスタ１０のエミッタに接続さ
れるＮＰＮトランジスタ１１と、コレクタおよびベース
が共にＮＰＮトランジスタ１０および１１のエミッタに
接続され、エミッタが出力端子１０６に接続されるＮＰ
Ｎトランジスタ１２と、コレクタがＮＰＮトランジスタ
１２のエミッタに接続され、ベースが基準電源端子１０
４に接続されて、エミッタが抵抗１５を介して低位側電
源端子１０２に接続されるＮＰＮトランジスタ１３と、
コレクタが高位側電源端子１０１に接続され、ベースが
ＮＰＮトランジスタ１０のコレクタに接続されるＮＰＮ
トランジスタ１６と、コレクタおよびベースが共にＮＰ
Ｎトランジスタ１６のエミッタに接続されるＮＰＮトラ
ンジスタ１７と、コレクタおよびベースが共にＮＰＮト
ランジスタ１７のエミッタに接続され、エミッタが出力
端子１０７に接続されるＮＰＮトランジスタ１８と、コ
レクタがＮＰＮトランジスタ１８のエミッタに接続さ
れ、ベースが基準電源端子１０４に接続されて、エミッ
タが抵抗２０を介して低位側電源端子１０２に接続され
るＮＰＮトランジスタ１９とにより構成される。
する。図１（ｂ）に示されるように、第２の実施例は、
ベースが入力端子１０５に接続され、コレクタが抵抗１
４を介して高位側電源端子１０１に接続されるＮＰＮト
ランジスタ１０と、コレクタが高位側電源端子１０１に
接続され、ベースが基準電源端子１０３に接続されて、
エミッタがＮＰＮトランジスタ１０のエミッタに接続さ
れるＮＰＮトランジスタ１１と、コレクタおよびベース
が共にＮＰＮトランジスタ１０および１１のエミッタに
接続され、エミッタが出力端子１０６に接続されるＮＰ
Ｎトランジスタ１２と、コレクタがＮＰＮトランジスタ
１２のエミッタに接続され、ベースが基準電源端子１０
４に接続されて、エミッタが抵抗１５を介して低位側電
源端子１０２に接続されるＮＰＮトランジスタ１３と、
コレクタが高位側電源端子１０１に接続され、ベースが
ＮＰＮトランジスタ１０のコレクタに接続されるＮＰＮ
トランジスタ１６と、コレクタおよびベースが共にＮＰ
Ｎトランジスタ１６のエミッタに接続されるＮＰＮトラ
ンジスタ１７と、コレクタおよびベースが共にＮＰＮト
ランジスタ１７のエミッタに接続され、エミッタが出力
端子１０７に接続されるＮＰＮトランジスタ１８と、コ
レクタがＮＰＮトランジスタ１８のエミッタに接続さ
れ、ベースが基準電源端子１０４に接続されて、エミッ
タが抵抗２０を介して低位側電源端子１０２に接続され
るＮＰＮトランジスタ１９とにより構成される。
【００１５】図１（ａ）を参照して明らかなように、本
実施例の第１の実施例との相違点は、第１の実施例に対
して、ＮＰＮトランジスタ１０および１１の共通エミッ
タと出力端子１０６との間と、ＮＰＮトランジスタ１７
のエミッタと出力端子１０７との間に、レベルシフト素
子として、それぞれダイオード接続されたＮＰＮトラン
ジスタ１２および１８を挿入接続し、これにより、出力
端子１０６および１０７における出力信号レベルを、更
に低位側にレベルシフトさせていることである。それ以
外の相補出力回路としての動作については、第１の実施
例の場合と同様である。なお、本実施例においては、具
体的なレベル数値としては、出力端子１０６および１０
７におけるハイレベルは、−１．６Ｖ−０．８Ｖ＝−
２．４Ｖとなり、ローレベルは、−１．９Ｖ−０．８Ｖ
＝−２．７Ｖとなる。
実施例の第１の実施例との相違点は、第１の実施例に対
して、ＮＰＮトランジスタ１０および１１の共通エミッ
タと出力端子１０６との間と、ＮＰＮトランジスタ１７
のエミッタと出力端子１０７との間に、レベルシフト素
子として、それぞれダイオード接続されたＮＰＮトラン
ジスタ１２および１８を挿入接続し、これにより、出力
端子１０６および１０７における出力信号レベルを、更
に低位側にレベルシフトさせていることである。それ以
外の相補出力回路としての動作については、第１の実施
例の場合と同様である。なお、本実施例においては、具
体的なレベル数値としては、出力端子１０６および１０
７におけるハイレベルは、−１．６Ｖ−０．８Ｖ＝−
２．４Ｖとなり、ローレベルは、−１．９Ｖ−０．８Ｖ
＝−２．７Ｖとなる。
【００１６】
【発明の効果】以上説明したように、本発明は、入力信
号に対応する正相信号を差動論理回路の共通エミッタよ
り出力し、逆相信号を入力トランジスタのコレクタより
エミッタフォロワを介して出力するように回路を形成す
ることにより、より少ない回路素子により単相入力信号
を相補信号に変換し、レベルシフトして出力する半導体
集積回路を実現することができるという効果がある。
号に対応する正相信号を差動論理回路の共通エミッタよ
り出力し、逆相信号を入力トランジスタのコレクタより
エミッタフォロワを介して出力するように回路を形成す
ることにより、より少ない回路素子により単相入力信号
を相補信号に変換し、レベルシフトして出力する半導体
集積回路を実現することができるという効果がある。
【図１】本発明の第１および第２の実施例を示す回路図
である。
である。
【図２】従来例を示す回路図である。
１〜３、６〜８、１０〜１３、１６〜１９、２１〜２
３、２７〜２９、３１〜３３ ＮＰＮトランジスタ ４、５、９、１４、１５、２０、２４〜２６、３０、３
４ 抵抗
３、２７〜２９、３１〜３３ ＮＰＮトランジスタ ４、５、９、１４、１５、２０、２４〜２６、３０、３
４ 抵抗
Claims (2)
- 【請求項１】 コレクタが第１の抵抗を介して高位側電
源端子に接続され、ベースが入力端子に接続される第１
のＮＰＮトランジスタと、 コレクタが前記高位側電源端子に接続され、ベースが第
１の基準電源端子に接続されて、エミッタが前記第１の
ＮＰＮトランジスタのエミッタに接続される第２のＮＰ
Ｎトランジスタと、 コレクタが前記第１および第２のＮＰＮトランジスタの
エミッタならびに第１の出力端子に接続され、ベースが
第２の基準電源端子に接続されて、エミッタが第２の抵
抗を介して低位側電源端子に接続される第３のＮＰＮト
ランジスタと、 コレクタが前記高位側電源端子に接続され、ベースが前
記第１のＮＰＮトランジスタのコレクタに接続される第
４のＮＰＮトランジスタと、 コレクタおよびベースが共に前記第４のＮＰＮトランジ
スタのエミッタに接続され、エミッタが第２の出力端子
に接続される第５のＮＰＮトランジスタと、 コレクタが前記第５のＮＰＮトランジスタのエミッタに
接続され、ベースが前記第２の基準電源端子に接続され
て、エミッタが第３の抵抗を介して前記低位側電源端子
に接続される第６のＮＰＮトランジスタと、 を備え、相補出力回路として機能することを特徴とする
半導体集積回路。 - 【請求項２】 コレクタが第１の抵抗を介して高位側電
源端子に接続され、ベースが入力端子に接続される第１
のＮＰＮトランジスタと、 コレクタが前記高位側電源端子に接続され、ベースが第
１の基準電源端子に接続されて、エミッタが前記第１の
ＮＰＮトランジスタのエミッタに接続される第２のＮＰ
Ｎトランジスタと、 コレクタおよびベースが前記第１および第２のＮＰＮト
ランジスタのエミッタに接続され、エミッタが第１の出
力端子に接続される第３のＮＰＮトランジスタと、 コレクタが前記第３のＮＰＮトランジスタのエミッタに
接続され、ベースが第２の基準電源端子に接続されて、
エミッタが第２の抵抗を介して低位側電源端子に接続さ
れる第４のＮＰＮトランジスタと、 コレクタが前記高位側電源端子に接続され、ベースが前
記第１のＮＰＮトランジスタのコレクタに接続される第
５のＮＰＮトランジスタと、 コレクタおよびベースが共に前記第５のＮＰＮトランジ
スタのエミッタに接続される第６のＮＰＮトランジスタ
と、 コレクタおよびベースが共に前記第６のＮＰＮトランジ
スタのエミッタに接続され、エミッタが第２の出力端子
に接続される第７のＮＰＮトランジスタと、 コレクタが前記第７のＮＰＮトランジスタのエミッタに
接続され、ベースが前記第２の基準電源端子に接続され
て、エミッタが第３の抵抗を介して前記低位側電源端子
に接続される第８のＮＰＮトランジスタと、 を備え、相補出力回路として機能することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017151A JP2882229B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017151A JP2882229B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232710A JPH06232710A (ja) | 1994-08-19 |
| JP2882229B2 true JP2882229B2 (ja) | 1999-04-12 |
Family
ID=11935990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017151A Expired - Lifetime JP2882229B2 (ja) | 1993-02-04 | 1993-02-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882229B2 (ja) |
-
1993
- 1993-02-04 JP JP5017151A patent/JP2882229B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232710A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990105 |