JP3801174B2 - Ｃｍｏｓ−ｅｃｌレベル変換回路 - Google Patents

Description

本発明は、ＣＭＯＳ−ＥＣＬレベル変換回路に関する技術である。

従来のＣＭＯＳ−ＥＣＬレベル変換回路としては特許文献１に開示された技術のほか、図４のような回路があった。以下に従来のＣＭＯＳ−ＥＣＬレベル変換回路について説明する。図４において符号１は第１のインバータを示す。符号２は第２のインバータを示す。符号３はインバータ２の出力がゲートに入る第１のＮｃｈＣＭＯＳトランジスタを示す。符号４はＮｃｈＣＭＯＳトランジスタ３のドレインと電源間に直列に接続される第１の抵抗を示す。符号５はＮｃｈＣＭＯＳトランジスタ３のドレインと電源間に直列に接続される第２の抵抗を示す。符号６はインバータ１の出力がゲートに入り、ＮｃｈＣＭＯＳトランジスタ３と同サイズの第２のＮｃｈＣＭＯＳトランジスタを示す。符号７はＮｃｈＣＭＯＳトランジスタ６のドレインと電源間に直列に接続され、抵抗４と同じ値の第３の抵抗を示す。符号８はＮｃｈＣＭＯＳトランジスタ６のドレインと電源間に直列に接続され、抵抗５と同じ値の第４の抵抗を示す。符号９は抵抗４と抵抗５の接続点をベースに接続した、差動増幅回路の一部である第１のＮＰＮバイポーラトランジスタを示す。符号１０はＮＰＮバイポーラトランジスタ９のコレクタと電源間に接続され、差動増幅回路の負荷である第５の抵抗を示す。符号１１は抵抗７と抵抗８の接続点をベースに接続した、差動増幅回路の一部であり、ＮＰＮバイポーラトランジスタ９と同サイズの第２のＮＰＮバイポーラトランジスタを示す。符号１２はＮＰＮバイポーラトランジスタ１１のコレクタと電源間に接続され、差動増幅回路の負荷であり、抵抗１０と同じ値の第６の抵抗を示す。符号１３は差動増幅回路の電流源を示す。

以上のように構成されたＣＭＯＳ−ＥＣＬレベル変換回路について、以下にその動作を説明する。まずインバータ１からＧＮＤ−電源で振れるＣＭＯＳレベルの信号が出力される。インバータ２でその信号が反転される。これらのＣＭＯＳレベルの信号は、バイポーラトランジスタで受けたのではバイポーラトランジスタが飽和したり、ベース−エミッタ間逆バイアスが大きくてバイポーラトランジスタが破壊したりするので、ＮｃｈＣＭＯＳトランジスタ３、６のゲートにそれぞれ入力する。ＮｃｈＣＭＯＳトランジスタ３はインバータ２の出力がＨｉｇｈ（電源）レベルの時にＯＮ、Ｌｏｗ（ＧＮＤ）レベルの時にＯＦＦするスイッチ動作をする。ＮｃｈＣＭＯＳトランジスタ３がＯＮの時、バイポーラトランジスタ９のベースは抵抗４及びＮｃｈＣＭＯＳトランジスタ３のＯＮ抵抗と抵抗５で電源−ＧＮＤを抵抗分割した電圧になる。ＮｃｈＣＭＯＳトランジスタ３がＯＦＦの時、バイポーラトランジスタ９のベースは電源電圧になる。ＮｃｈＣＭＯＳトランジスタ６も同様の動作をし、ＮＰＮバイポーラトランジスタ１１のベースはＮＰＮバイポーラトランジスタ９と同じレベルで、位相が１８０度ずれた電圧になる。ＮＰＮバイポーラトランジスタ９のベース電圧がＮＰＮバイポーラトランジスタ１１のベース電圧よりも高い時は、電流源１３の電流がＮＰＮバイポーラトランジスタ９に流れて、電源電圧から抵抗１０の電圧降下分下がった電圧がＮＰＮバイポーラトランジスタ９のコレクタ電圧となり出力される。この時、ＮＰＮバイポーラトランジスタ１１のコレクタは電源電圧と等しい電圧となり出力される。逆にＮＰＮバイポーラトランジスタ１１のベース電圧がＮＰＮバイポーラトランジスタ９のベース電圧よりも高い時は、電流源１３の電流がＮＰＮバイポーラトランジスタ１１に流れて、電源電圧から抵抗１２の電圧降下分下がった電圧がＮＰＮバイポーラトランジスタ１１のコレクタ電圧となり出力される。この時、ＮＰＮバイポーラトランジスタ９のコレクタは電源電圧と等しい電圧となり出力される。このＮＰＮバイポーラトランジスタ９、１１のコレクタ電圧がＥＣＬレベルの信号である。各部の波形を図５に示す。

以上のような動作でＣＭＯＳレベルの信号をＥＣＬレベルの信号に変換できる。
特開昭６３−１２１３号公報

しかしながら、上記従来のＣＭＯＳ−ＥＣＬレベル変換回路ではインバータ１とインバータ２の出力間の遅延が大きくなると、図６に示すように、差動増幅回路の２つの入力レベルが等しい期間ができる。この期間、差動増幅回路は釣り合い、差動増幅回路の出力であるＥＣＬレベルの出力信号は、一定期間中間レベルになってしまう。すなわち信号変換が正常に行われず、不具合が生じる。この不具合は周波数が高くなって信号のパルス幅が小さくなるとより影響が大きくなる。この課題を避ける為には、差動増幅回路の片側の入力であるＮＰＮバイポーラトランジスタ１１のベースを固定電圧にしてシングル入力で動作させれば良いが、この場合、新たな問題が生じる。ＮＰＮバイポーラトランジスタ９のベース電圧は立上りと立下りの応答速度が異なる。これは立上り時に寄生容量に充電する時定数と、立下り時に寄生容量から放電する時定数が異なるためである。しかもこの時定数は素子のばらつきで変わるので、立上り時間と立下り時間の比がばらつく。すなわち、図７のように、ＮＰＮバイポーラトランジスタ１１のベースの電圧が固定されているとＥＣＬレベルの出力信号は素子ばらつきでデューティーが変わってしまう。また、図８のように、周波数が高くなるとパルス幅が小さくなり、更に周波数が高くなるとＥＣＬレベルの出力信号が出なくなり、高速動作ができない。

上記課題を解決するために、本発明のＣＭＯＳ−ＥＣＬレベル変換回路は、ＣＭＯＳレベルに振れる信号を、電源−ＧＮＤの中点電圧をセンターとして上下に同じレベル、同じ応答速度で振れる信号にするリミッタ回路、電源−ＧＮＤの中点電圧を作る回路、この２つの回路で作られる信号を２つの入力とする差動増幅回路を用いる。この構成によって、遅延の影響をなくし、高速動作が可能で且つ変換後のデューティーが変換前と変わらないＣＭＯＳ−ＥＣＬレベル変換回路を得ることができる。

本発明のＣＭＯＳ−ＥＣＬレベル変換回路を用いることで、数百ＭＨｚ以上の高速動作をするＣＭＯＳレベルの信号でも、変換後のデューティーが変換前と変わらないＥＣＬレベルの信号に変換することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１は本発明の実施の形態１におけるＣＭＯＳ−ＥＣＬレベル変換回路の構成を示す回路図である。図１において、符号１４はＣＭＯＳレベルの出力信号と接続された第７の抵抗を示す。符号１５は抵抗１４の他端がアノードに接続された第１のダイオードを示す。符号１６はダイオード１５のカソードがアノードに接続された第２のダイオードを示す。符号１７はダイオード１６のカソードが接続され、他端がＧＮＤに接続された第８の抵抗を示す。符号１８はダイオード１５のアノードがカソードに接続された第３のダイオードを示す。符号１９はダイオード１８のアノードがカソードに接続された第４のダイオードを示す。符号２０はダイオード１９のアノードが接続され、他端が電源に接続された第９の抵抗を示す。符号２１はＧＮＤがカソードに接続された第５のダイオードを示す。符号２２はダイオード２１のアノードが接続された第１０の抵抗を示す。符号２３は抵抗２２の他端が接続された第１１の抵抗を示す。符号２４は抵抗２３の他端がカソードに接続され、アノードが電源に接続された第６のダイオードを示す。

なお、インバータ１、第１のＮＰＮバイポーラトランジスタ９、第５の抵抗１０、第２のＮＰＮバイポーラトランジスタ１１、第６の抵抗１２、および電流源１３については従来技術と同じであり、インバータ１の出力がＣＭＯＳレベルの出力信号となり、ダイオード１５のアノードとダイオード１８のカソードの接続点がＮＰＮバイポーラトランジスタ９のベースと接続し、抵抗２２と抵抗２３の接続点がＮＰＮバイポーラトランジスタ１１のベースと接続している。

以上のように構成された本実施の形態のＣＭＯＳ−ＥＣＬレベル変換回路について、以下、その動作を説明する。

まずインバータ１の出力信号がＨｉｇｈ（電源電圧）レベルの時、電流がインバータ１から抵抗１４、ダイオード１５、ダイオード１６、抵抗１７を通ってＧＮＤに流れる。この時、差動増幅回路の入力であるＮＰＮバイポーラトランジスタ９のベース電圧は、（ＧＮＤ）＋（抵抗１７の電圧降下分）＋（ダイオード１６の電位差分）＋（ダイオード１５の電位差分）の電圧になる。次にインバータ１の出力信号がＬｏｗ（ＧＮＤ）レベルの時、電流が電源から抵抗２０、ダイオード１９、ダイオード１８、抵抗１４を通ってインバータ１に流れる。この時、差動増幅回路の入力であるＮＰＮバイポーラトランジスタ９のベース電圧は、（電源電圧）−[（抵抗２０の電圧降下分）＋（ダイオード１９の電位差分）＋（ダイオード１８の電位差分）]の電圧になる。ここで、抵抗１７と抵抗２０が同じ値で、ダイオード１５、１６、１８、１９が同じタイプで同じサイズであれば、（抵抗１７の電圧降下分）＋（ダイオード１６の電位差分）＋（ダイオード１５の電位差分）と（抵抗２０の電圧降下分）＋（ダイオード１９の電位差分）＋（ダイオード１８の電位差分）は同じ値になり、信号の立上り時と立下り時の負荷も同じになるので、立上りと立下りの時定数が同じになる。すなわち、電源−ＧＮＤの中点電圧をセンターとして上下に同じレベル、同じ応答速度で振れる信号になる。この信号の振幅レベルは抵抗１７及び抵抗２０と抵抗１４の値を調整することで、任意に決めることができる。ただし、抵抗１７と抵抗２０の値は同じにしなくてはならない。この時、ＮＰＮバイポーラトランジスタ９のベースに入力しても回路が飽和したり、ベース−エミッタ間逆バイアスが大きくてバイポーラトランジスタが破壊したりしない信号レベルに設定する。尚、この抵抗２０、ダイオード１９、１８、１５、１６、抵抗１７で構成されるリミッタ回路部分は、電源電圧が２．８ＶだとＤＣ電流が流れないので省電力化に有効である。電源電圧が異なる場合でもダイオードの数と抵抗値を調整すれば同様の動作が実現可能である。一方、差動増幅回路のもう１つの入力であるＮＰＮバイポーラトランジスタ１１のベース電圧は、電源−ＧＮＤをダイオード２４と抵抗２３、ダイオード２１と抵抗２２で電圧分割された電圧になる。この時、ダイオード２４とダイオード２１が同じタイプで同じサイズであり、抵抗２３と抵抗２２が同じ値であれば、ＮＰＮバイポーラトランジスタ１１のベース電圧は、電源−ＧＮＤの中点電圧となる。差動増幅回路の動作は従来技術と同じである。ＮＰＮバイポーラトランジスタ９のベース電圧は、ＮＰＮバイポーラトランジスタ１１のベース電圧をセンターとして、上下に同じ応答速度で同じ振幅だけ振れる。したがって、ＥＣＬレベルに変換された信号のデューティーは変換前のデューティーと変わらない。周波数が高くなっても、ＮＰＮバイポーラトランジスタ９のベース電圧の信号振幅が、上下ともに小さくなるだけでデューティーは変わらず、ＥＣＬレベルの信号が出なくなることはない。動作の一例の波形を図２に示す。またＮＰＮバイポーラトランジスタ９のベース電圧の応答速度は、抵抗１７及び抵抗２０と抵抗１４の値を小さくして電流を多くすれば速くなるので、更に高速動作に対応することが可能である（図３）。

尚、本実施の形態１では、差動増幅回路はＮＰＮバイポーラトランジスタを用いて構成したが、ＰＮＰバイポーラトランジスタを用いたり、ＭＯＳトランジスタを用いて構成しても良い。また、説明文中にある電源電圧、ＧＮＤは一例であり、その他の任意の電位であっても良い。

以上のように、本実施の形態によれば、高速動作が可能で且つ変換後のデューティーが変換前のデューティーと変わらないＣＭＯＳ−ＥＣＬレベル変換回路を実現することができる。

本発明のＣＭＯＳ−ＥＣＬレベル変換回路は、高速動作が必要とされる高周波分野において、ディジタル回路とアナログ回路とのインターフェイスとして有用である。

本発明の実施の形態１におけるＣＭＯＳ−ＥＣＬレベル変換回路を示す回路図 図１の各部の信号波形を示した説明図 図１で周波数が高い時に電流を増やした場合の信号波形を示した説明図 従来のＣＭＯＳ−ＥＣＬレベル変換回路を示す回路図 図４の各部の信号波形を示した説明図 図４で問題となる信号波形を示した説明図 デューティーがばらつきで変わる信号波形を示した説明図 周波数が高くなった時の信号波形を示した説明図

符号の説明

１ インバータ
２ インバータ
３ ＮｃｈＣＭＯＳトランジスタ
４ 抵抗
５ 抵抗
６ ＮｃｈＣＭＯＳトランジスタ
７ 抵抗
８ 抵抗
９ ＮＰＮバイポーラトランジスタ
１０ 抵抗
１１ ＮＰＮバイポーラトランジスタ
１２ 抵抗
１３ 電流源
１４ 抵抗
１５ ダイオード
１６ ダイオード
１７ 抵抗
１８ ダイオード
１９ ダイオード
２０ 抵抗
２１ ダイオード
２２ 抵抗
２３ 抵抗
２４ ダイオード

Claims (12)

1. ＣＭＯＳ回路の出力信号にリミッタをかけてできる信号と、ある基準電位とを比較して、比較結果に応じてＥＣＬレベルの出力信号の電位が決まるＣＭＯＳ−ＥＣＬレベル変換回路において、
   リミッタレベルを、比較する基準電位をセンターにして上下とも等しくしたＣＭＯＳ−ＥＣＬレベル変換回路。
2. リミッタのかかった信号の立上りと立下りの応答速度を等しくした請求項１記載のＣＭＯＳ−ＥＣＬレベル変換回路。
3. ＣＭＯＳ回路の出力信号にリミッタをかけてできる信号と、ある基準電位とを比較して、比較結果に応じてＥＣＬレベルの出力信号の電位が決まるＣＭＯＳ−ＥＣＬレベル変換回路において、
   ある第１の電位から正方向へのリミッタレベルと、前記第１の電位よりも高い第２の電位から負方向へのリミッタレベルとが等しいＣＭＯＳ−ＥＣＬレベル変換回路。
4. ある第１の電位から正方向へのリミッタレベルを決める素子と、前記第１の電位よりも高い第２の電位から負方向へのリミッタレベルを決める素子とが同一の構成である請求項３記載のＣＭＯＳ−ＥＣＬレベル変換回路。
5. ＣＭＯＳ回路の出力信号を、ある第１の電位から正方向へのリミッタレベルを決める素子と、前記第１の電位よりも高い第２の電位から負方向へのリミッタレベルを決める素子とが同一の構成であるリミッタ回路に入力して得られる信号を第１の入力とし、前記第１の電位と前記第２の電位の中点電位を第２の入力とする差動増幅回路を有し、前記差動増幅回路の出力がＥＣＬレベルの信号になるＣＭＯＳ−ＥＣＬレベル変換回路。
6. ある第１の電位と前記第１の電位よりも高い第２の電位の間に、同一の素子構成から成る２組の回路を直列に接続し、前記第１の電位と前記第２の電位の中点となる前記２組の回路の接点を差動増幅回路の第２の入力とする請求項５記載のＣＭＯＳ−ＥＣＬレベル変換回路。
7. リミッタ回路が抵抗とダイオードとから成る請求項４記載のＣＭＯＳ−ＥＣＬレベル変換回路。
8. ある第１の電位と前記第１の電位よりも高い第２の電位の中点を、抵抗とダイオードで決める請求項６記載のＣＭＯＳ−ＥＣＬレベル変換回路。
9. ＣＭＯＳ回路の出力を、第１の抵抗の一端に接続し、前記第１の抵抗の他端を第１のダイオードのアノードに接続し、前記第１のダイオードのカソードを第２のダイオードのアノードに接続し、前記第２のダイオードのカソードを第２の抵抗の一端に接続し、前記第２の抵抗の他端をある第１の電位に接続し、且つ前記第１のダイオードのアノードと第３のダイオードのカソードを接続し、前記第３のダイオードのアノードを第４のダイオードのカソードに接続し、前記第４のダイオードのアノードを第３の抵抗の一端に接続し、前記第３の抵抗の他端を前記第１の電位よりも高い第２の電位に接続し、前記第１のダイオードのアノードと前記第３のダイオードのカソードとの接続点をバイポーラ回路の入力とするＣＭＯＳ−ＥＣＬレベル変換回路。
10. ＣＭＯＳ回路の出力を、第１の抵抗の一端に接続し、前記第１の抵抗の他端を第１のダイオードのアノードに接続し、前記第１のダイオードのカソードを第２のダイオードのアノードに接続し、前記第２のダイオードのカソードを第２の抵抗の一端に接続し、前記第２の抵抗の他端をある第１の電位に接続し、且つ前記第１のダイオードのアノードと第３のダイオードのカソードを接続し、前記第３のダイオードのアノードを第４のダイオードのカソードに接続し、前記第４のダイオードのアノードを第３の抵抗の一端に接続し、前記第３の抵抗の他端を前記第１の電位よりも高い第２の電位に接続し、前記第１のダイオードのアノードと前記第３のダイオードのカソードとの接続点を第１の入力とし、前記第２の電位を第５のダイオードのアノードに接続し、前記第５のダイオードのカソードを第４の抵抗の一端に接続し、前記第４の抵抗の他端を第５の抵抗の一端に接続し、前記第５の抵抗の他端を第６のダイオードのアノードに接続し、前記第６のダイオードのカソードを前記第１の電位に接続し、前記第３の抵抗と前記第４の抵抗の接続点を第２の入力とする差動増幅回路を有し、前記差動増幅回路の出力がＥＣＬレベルの信号になるＣＭＯＳ−ＥＣＬレベル変換回路。
11. 差動増幅回路が、ベースが第１の入力となり、コレクタが第１の出力となる第１のＮＰＮトランジスタ、前記第１のＮＰＮトランジスタのエミッタにエミッタが接続され、ベースが第２の入力となり、コレクタが第２の出力となる第２のＮＰＮトランジスタ、前記第１のＮＰＮトランジスタのコレクタと電源の間に接続された第６の抵抗、前記第２のＮＰＮトランジスタのコレクタと電源の間に接続された第７の抵抗、前記第１及び前記第２のＮＰＮトランジスタのエミッタとＧＮＤの間に接続された電流源から成る請求項１０記載のＣＭＯＳ−ＥＣＬレベル変換回路。
12. ＮＰＮトランジスタの代わりにＮｃｈＭＯＳトランジスタを用いた請求項１１記載のＣＭＯＳ−ＥＣＬレベル変換回路。

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