JP2001061273A - ドライバ回路 - Google Patents

Abstract

(57)【要約】 【課題】簡易な構成のドライバ回路を提供する。 【解決手段】第１の電圧パルス信号が入力され、第２の
電圧パルス信号が出力される論理回路と、論理回路に接
続され、第２の電圧パルス信号に基づいて電流パルス信
号を出力するスイッチング電流源と、スイッチング電流
源と接続され、電流パルス信号を入力する電圧バッファ
と、電圧バッファの入力と第１の電圧パルス信号のLow
レベルより低い電位との間に接続されたインピーダンス
によってドライバ回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明のドライバ回路はスイ
ッチング電源等のメインスイッチの駆動用に利用でき
る。

【０００２】

【従来の技術】従来、スイッチング電源は制御用電圧パ
ルスとメインスイッチ駆動用電圧パルスとでそれらのLo
w レベルが異なるため、レベルシフト機能を持ったドラ
イバ回路が必要となる。このためドライバ回路にレベル
シフト機能を付加する例として、図８に示すものが知ら
れている。本図のＮＰＮトランジスタ８及びＰＮＰトラ
ンジスタ９で構成される電圧バッファは周知であり、例
えば『’９８最新電源ＩＣ用規格表；ＣＱ出版社』の２
４１頁に開示されている。また、レベルシフト機能とし
てのアイソレータ８１はディジタル絶縁カプラ等が周知
である。

【０００３】

【発明が解決しようとする課題】上記、図８に示すドラ
イバ回路では、入力電圧パルスのLow レベルＶ１を電圧
バッファ出力パルスのLow レベルＶ３にレベルシフトす
るため、アイソレータ８１が必要になる。更に、インバ
ータ８２では、電圧バッファ出力パルスのHighレベルＶ
４を設定するための補助電源Ｖ４が必要になり、部品点
数が増加するという問題がある。

【０００４】本発明の目的は簡易なドライバ回路を提供
することにある。

【０００５】

【課題を解決するための手段】上記目的は、第１の電圧
パルス信号が入力され、第２の電圧パルス信号が出力さ
れる論理回路と、論理回路に接続され、第２の電圧パル
ス信号に基づいて電流パルス信号を出力するスイッチン
グ電流源と、スイッチング電流源と接続され、電流パル
ス信号を入力する電圧バッファと、電圧バッファの入力
と第１の電圧パルス信号のLow レベルより低い電位との
間に接続されたインピーダンスとを有するドライバ回路
によって達成することができる。

【０００６】なお、電圧バッファはＮＰＮトランジスタ
とＰＮＰトランジスタとを有するコンプリメンタリエミ
ッタフォロワ回路で構成され、ＮＰＮトランジスタのベ
ースとＰＮＰトランジスタのベースとの間にダイオード
が接続された構成とすることが上記目的を達成するのに
好ましい。

【０００７】また、上記目的は、第１の電圧パルス信号
が入力され、第２の電圧パルス信号が出力される論理回
路と、論理回路に接続され、第２の電圧パルス信号に基
づいて電流パルス信号を出力するスイッチング電流源
と、スイッチング電流源と接続され、電流パルス信号を
入力する電圧バッファと、電圧バッファの入力と第１の
電圧パルス信号のLow レベルより低い電位との間に接続
されたインピーダンスと、電圧バッファの出力にゲート
が接続されたＭＯＳトランジスタと、ＭＯＳトランジス
タの過電流を検出してスイッチング電流源の電流を引き
抜く過電流保護回路とを有するドライバ回路によって達
成することができる。

【０００８】また、上記目的はエミッタが第１の電源に
接続された第１のＰＮＰトランジスタと、第１のトラン
ジスタのベースとエミッタの間に接続された第１の抵抗
と、第１の電圧パルスが入力され、第２の電圧パルスを
出力する論理回路と第１のトランジスタのコレクタとの
間に接続された第２の抵抗と、ベースが第１のＰＮＰト
ランジスタのコレクタと、エミッタが第１のＰＮＰトラ
ンジスタのベースと接続された第２のＰＮＰトランジス
タとを有し、論理回路から出力された電圧パルスに基づ
いて第２のＰＮＰトランジスタから電流パルスを出力す
るスイッチング電流源回路によって達成することができ
る。

【０００９】また上記目的は、トランスと、トランスの
２次側出力を検出して検出信号を出力する検出回路と、
検出信号を入力して第１の電圧パルスを出力する制御回
路と、第１の電圧パルス信号が入力される論理回路と、
論理回路に接続され電流パルス信号を出力するスイッチ
ング電流源と、スイッチング電流源と接続され電流パル
ス信号を入力する電圧バッファと、電圧バッファの入力
と第１の電圧パルス信号のLow レベルより低い電位との
間に接続されたインピーダンスとを有し、第１の電圧パ
ルス信号を入力し、電圧パルスを出力するドライバ回路
と、ドライバ回路から出力される電圧パルスを入力しト
ランスの１次側をスイッチするスイッチング回路とを有
する制御装置によって達成することができる。

【００１０】本発明によれば、前記第１の電圧パルスに
より電流源が電流ＩＨを出力すると、インピーダンスに
電流ＩＨが流れ、その両端に電位差Ｒ・ＩＨが生じる。
尚、Ｒはインピーダンスの抵抗値である。従って、ＮＰ
Ｎトランジスタのベース電位（Ｖ３＋Ｒ・ＩＨ）がＮＰ
Ｎトランジスタのエミッタ電位に対してＶＢＥだけ上回
るとＮＰＮトランジスタがオンする。これに対して、Ｐ
ＮＰトランジスタのベース電位はエミッタ電位よりＶＢ
Ｅだけ高くなるので、ＰＮＰトランジスタはオフする。
その結果、本発明のドライバ出力はHighレベルになる。
このHighレベルの電圧は、（Ｖ３＋Ｒ・ＩＨ−ＶＢＥ）
となる。一方、上記の電流源が電流ＩＬを出力すると、
インピーダンス電流ＩＬが流れ、ＮＰＮトランジスタの
ベース電位は（Ｖ３＋Ｒ・ＩＬ）となる。このときのＮ
ＰＮトランジスタのエミッタ電位に対するベース電位の
差は｛Ｒ・（ＩＬ−ＩＨ）＋ＶＢＥ｝となり、ＮＰＮト
ランジスタのＶＢＥを下回るのでＮＰＮトランジスタが
オフする。これに対して、ＰＮＰトランジスタのベース
電位がエミッタ電位よりＶＢＥ分だけ低くなると、ＰＮ
Ｐトランジスタはオンする。このため、ＰＮＰトランジ
スタがオンして、ＮＰＮトランジスタがオフする。その
結果、ドライバの出力パルスはLow レベルになる。この
Low レベルの電圧は、ＰＮＰトランジスタがオンするた
め、（Ｖ３＋Ｒ・ＩＬ＋ＶＢＥ）になる。以上から、入
力電圧パルスのLow レベルＶ１が出力電圧パルスのLow
レベルとして（Ｖ３＋Ｒ・ＩＬ＋ＶＢＥ）という電位Ｖ
３を基準とする電圧レベルに変換されている。更に、出
力電圧パルスのHighレベルは（Ｖ３＋Ｒ・ＩＬ−ＶＢ
Ｅ）となる。

【００１１】

【発明の実施の形態】（実施例１）図１は本発明のドラ
イバ回路の第１の実施例である。

【００１２】図１において、１はLow レベル及びHighレ
ベルをそれぞれＶ１及びＶ２とする電圧パルスの入力端
子、２はインバータ、３は第１の電源、４は第２の電
源、５はスイッチング電流源、７は第１の抵抗、８は第
１のＮＰＮトランジスタ、９は第１のＰＮＰトランジス
タ、１０は第３の電源、１１はLow レベルを電位Ｖ３と
する電圧パルスのドライバ出力端子、２５は第５の電源
である。

【００１３】インバータ２の入力端子，出力端子，第１
の電源端子及び第２の電源端子はそれぞれ入力端子１，
スイッチング電流源５の電圧パルス入力端子，第２の電
源４及び第１の電源３に接続される。スイッチング電流
源５の正ノード及び負ノードは第２の電源４及び第１の
ＮＰＮトランジスタ８のベースに接続される。第１のＮ
ＰＮトランジスタ８のコレクタ，ベース及びエミッタは
それぞれ第５の電源２５，第１のＰＮＰトランジスタ９
のベース及びドライバ出力端子１１に接続される。第１
のＰＮＰトランジスタ９のコレクタ及びエミッタは第３
の電源１０及びドライバ出力端子１１に接続される。第
１の抵抗７の一方及び他方は第１のＰＮＰトランジスタ
９のベース及び第３の電源１０に接続される。

【００１４】第２の電源４には第１の電源３よりも高い
電圧を与え、第３の電源１０には第１の電源３よりも低
い電圧を与え、第５の電源の電位２５は第１のＮＰＮト
ランジスタ及び第１のＰＮＰトランジスタが動作するの
に必要な電位を与える。また、ドライバ出力端子１１に
は例えば、容量性の負荷が接続される。

【００１５】本回路の動作を説明する。パルス入力端子
１に電圧パルスを入力すると、インバータ２は反転した
電圧パルスを出力し、それがスイッチング電流源５に入
力される。スイッチング電流源５は反転電圧パルスの入
力に応答して電流パルスを出力する。反転電圧パルスが
Low レベルのとき、スイッチング電流源５はHighレベル
ＩＨの電流を出力する。また、反転電圧パルスがHighレ
ベルのとき、スイッチング電流源５はLow レベルＩＬの
電流を出力する。電流パルスがHighレベルＩＨのとき、
第１の抵抗７に電流ＩＨが流れ、その両端に電位差Ｒ・
ＩＨが生じる。第１のＮＰＮトランジスタ８のベース電
位（Ｖ３＋Ｒ・ＩＨ）がＮＰＮトランジスタ８のエミッ
タ電位に対してＶＢＥだけ上回るとＮＰＮトランジスタ
８がオンする。これに対して、第１のＰＮＰトランジス
タ９のベース電位はエミッタ電位よりＶＢＥ分だけ高く
なるので、オフする。その結果、ドライバ出力１１はHi
ghレベルになる。このHighレベルの電圧は、（Ｖ３＋Ｒ
・ＩＨ−ＶＢＥ）となる。一方、スイッチング電流源５
が電流ＩＬを出力すると、第１の抵抗７に電流ＩＬが流
れ、第１のＮＰＮトランジスタのベース電位は（Ｖ３＋
Ｒ・ＩＬ）となる。このときの第１のＮＰＮトランジス
タ８のエミッタ電位に対するベース電位の差は｛Ｒ・
（ＩＬ−ＩＨ）＋ＶＢＥ｝となり、第１のＮＰＮトラン
ジスタ８のＶＢＥを下回るので第１のＮＰＮトランジス
タ８がオフする。これに対して、第１のＰＮＰトランジ
スタ９のベース電位がエミッタ電位よりＶＢＥ分だけ低
くなると、第１のＰＮＰトランジスタ９はオンする。こ
のため、第１のＰＮＰトランジスタ９がオンして、第１
のＮＰＮトランジスタ８がオフする。その結果、ドライ
バの出力１１はLow レベルになる。このLow レベルの電
圧は、（Ｖ３＋Ｒ・ＩＬ＋ＶＢＥ）になる。

【００１６】図２にこのドライバ回路の入力電圧パル
ス，出力電圧パルス及びスイッチング電流源の電流パル
ス波形を示す。

【００１７】１２は入力電圧パルス（パルス入力端子１
の電圧）、１３は出力電圧パルス（ドライバ出力端子１
１の電圧）、１４はスイッチング電流源５の電流パルス
である。尚、出力電圧パルス１３のHighレベルは（Ｖ３
＋Ｒ・ＩＨ−ＶＢＥ）であり、Low レベルは（Ｖ３＋Ｒ
・ＩＬ＋ＶＢＥ）である。本図から分かるように、Ｖ１
を基準電位とする入力電圧パルスは、Ｖ３を基準電位と
する出力電圧パルスに変換されている。また、出力パル
スのHighレベルは第１の抵抗７の抵抗値Ｒとスイッチン
グ電流源５の電流値ＩＨにより任意に設定できる。

【００１８】本発明により、部品点数を削減でき、ま
た、トランジスタ，ダイオード，抵抗だけで構成できる
ため、集積回路化が容易である。

【００１９】（実施例２）図３は本発明のドライバ回路
の第２の実施例である。

【００２０】本図において、１はLow レベル及びHighレ
ベルをＶ１及びＶ２とする電圧パルスの入力端子、２は
インバータ、３は第１の電源、４は第２の電源、５はス
イッチング電流源、６は第１のダイオード、７は第１の
抵抗、８は第１のＮＰＮトランジスタ、９は第１のＰＮ
Ｐトランジスタ、１０は第３の電源、１１はLow レベル
を電位Ｖ３とする電圧パルスのドライバ出力端子、２５
は第５の電源である。インバータ２の入力端子，出力端
子，第１の電源端子及び第２の電源端子はそれぞれ入力
端子１，スイッチング電流源５の電圧パルス入力端子，
第２の電源４及び第１の電源３に接続される。スイッチ
ング電流源５の正ノード及び負ノードは第２の電源４及
び第１のＮＰＮトランジスタ８のベースに接続される。
第１のＮＰＮトランジスタ８のコレクタ，ベース及びエ
ミッタはそれぞれ第５の電源２５，第１のダイオード６
のアノード及びドライバ出力端子１１に接続される。第
１のＰＮＰトランジスタ９のコレクタ，ベース及びエミ
ッタはそれぞれ第３の電源１０，第１のダイオード６の
カソード及びドライバ出力端子１１に接続される。第１
の抵抗７の一方及び他方は第１のダイオード６のカソー
ド及び第３の電源１０に接続される。

【００２１】第２の電源４には第１の電源３よりも高い
電圧を与え、第３の電源１０には第１の電源３よりも低
い電圧を与え、第５の電源２５の電位は第１のＮＰＮト
ランジスタ及び第１のＰＮＰトランジスタが動作するの
に必要な電位を与える。また、ドライバ出力端子１１に
は例えば、容量性の負荷が接続される。

【００２２】本回路の動作は第１の実施例とほぼ同一で
あり、第１の実施例との相違点は第１のダイオード６に
よってドライバ出力パルスのHighレベルが（Ｖ３＋Ｒ・
ＩＨ＋Ｖｄ−ＶＢＥ）となる点である。尚、第１のダイ
オードの順電圧をＶｄとする。電流パルスがHighレベル
ＩＨのとき、第１のダイオード６及び第１の抵抗７に電
流ＩＨが流れ、第１のＮＰＮトランジスタのベース電位
は（Ｖ３＋Ｒ・ＩＨ＋Ｖｄ）となる。このベース電位が
第１のＮＰＮトランジスタのエミッタ電位よりＶＢＥだ
け上回ると、第１のＮＰＮトランジスタ８がオンする。
従って、第１のＮＰＮトランジスタのエミッタ電位は
（Ｖ３＋Ｒ・ＩＨ＋Ｖｄ−ＶＢＥ）となる。これに対し
て、第１のＰＮＰトランジスタ９のベース電位は(Ｖ３
＋Ｒ・ＩＨ)となり、エミッタ電位（Ｖ３＋Ｒ・ＩＨ＋
Ｖｄ−ＶＢＥ）に対してＶＢＥ−Ｖｄ≒０となるため、
第１のＰＮＰトランジスタはオフする。従って、パルス
出力端子１１の電位は、（Ｖ３＋Ｒ・ＩＨ＋Ｖｄ−ＶＢ
Ｅ）となる。

【００２３】一方、電流パルスのLow レベルＩＬのと
き、第１のダイオード６及び第１の抵抗７に電流ＩＬが
流れ、第１のＮＰＮトランジスタのベース電位は（Ｖ３
＋Ｒ・ＩＬ＋Ｖｄ）となる。このときの第１のＮＰＮト
ランジスタのエミッタ電位に対するベース電位の差は
｛Ｒ・（ＩＬ−ＩＨ）＋ＶＢＥ｝となり、第１のＮＰＮ
トランジスタのＶＢＥを下回るので第１のＮＰＮトラン
ジスタ８がオフする。これに対して、第１のＰＮＰトラ
ンジスタ９のエミッタ電位に対するベース電位の差は
｛Ｒ・（ＩＬ−ＩＨ）＋ＶＢＥ−Ｖｄ｝となり、第１の
ＰＮＰトランジスタ９はオンし、第１のＮＰＮトランジ
スタ８がオフする。その結果、ドライバの出力パルスは
Low レベルになる。このLow レベルの電圧は、第１のＰ
ＮＰトランジスタ９がオンするため、（Ｖ３＋Ｒ・ＩＬ
＋ＶＢＥ）になる。本実施例の場合、ＶｄとＶＢＥは約
０.７Ｖとほぼ等しいため出力電圧パルスのHighレベル
は(Ｖ３＋Ｒ・ＩＨ）となる。その結果、出力電圧パル
スのHighレベルは第１のＮＰＮトランジスタのＶＢＥの
影響を受けない。また、第１のＰＮＰトランジスタ９が
オフのとき、そのベース及びエミッタ間電圧はほぼ０に
抑えられるため、オフからオンへの切り換えが高速にな
るという利点がある。

【００２４】（実施例３）図４は本発明のドライバ回路
の第３の実施例である。

【００２５】本実施例の基本構成は第２の実施例とほぼ
同一であり、第２の実施例との相違点はスイッチング電
流源５をＰＮＰトランジスタと抵抗とで具体化している
点である。また、パルス出力端子１１にｎＭＯＳ等の負
荷を接続している。

【００２６】本図において、１６は第２の抵抗、１７は
第２のＰＮＰトランジスタ、１８は第３の抵抗、１９は
第３のＰＮＰトランジスタ、５０はダンピング抵抗、５
１はｎＭＯＳ、５２はインダクタンス、５３は第１の接
続端子である。尚、５０，５１は本発明のドライバ回路
の負荷になっている。また、第５の電源２５の電位は第
１のＮＰＮトランジスタ及び第１のＰＮＰトランジスタ
が動作するのに必要な電位であれば良い。

【００２７】インバータ２の入力端子，出力端子，第１
の電源端子及び第２の電源端子はそれぞれ入力端子１，
第３の抵抗１８の一方、第２の電源４及び第１の電源３
に接続される。第２のＰＮＰトランジスタ１７のコレク
タ，ベース及びエミッタはそれぞれ第３の抵抗１８の他
方、第２の抵抗１６の一方及び第２の電源４に接続され
る。第２の抵抗１６の他方は第２の電源４に接続され
る。第３のＰＮＰトランジスタ１９のコレクタ，ベース
及びエミッタはそれぞれ第１のＮＰＮトランジスタ８の
ベース，第２のＰＮＰトランジスタ１７のコレクタ及び
第２のＰＮＰトランジスタ１７のベースに接続される。
第１のＮＰＮトランジスタ８のコレクタ，ベース及びエ
ミッタはそれぞれ第５の電源２５，第１のダイオード６
のアノード及びドライバ出力端子１１に接続される。第
１のＰＮＰトランジスタ９のコレクタ，ベース及びエミ
ッタはそれぞれ第３の電源１０，第１のダイオード６の
カソード及びドライバ出力端子１１に接続される。第１
の抵抗７の一方及び他方は第１のダイオード６のカソー
ド及び第３の電源１０に接続される。ダンピング抵抗５
０の一方及び他方はドライバ出力端子１１及びｎＭＯＳ
５１のゲートに接続される。ｎＭＯＳ５１のソース及び
ドレインは第３の電源１０及びインダクタンス５２の一
方に接続される。インダクタンス５２の他方は第１の接
続端子５３に接続される。

【００２８】本回路の動作は第２の実施例とほぼ同一で
あり、第２の実施例との相違点はスイッチング電流源の
部分のみである。以下に、本実施例のスイッチング電流
源の回路動作を説明する。

【００２９】インバータ２の出力がLow レベルＶ１のと
き、第３のＰＮＰトランジスタ１９のベース電位はほぼ
Ｖ１に等しく、第３のＰＮＰトランジスタ１９はオンす
る。第３のＰＮＰトランジスタ１９がオンすると、第２
の抵抗１６に電流が流れ始め、その両端に電位差が生じ
る。この電位差が第２のＰＮＰトランジスタ１７のＶＢ
Ｅを超えたとき、第２のＰＮＰトランジスタがオンし、
第３のＰＮＰトランジスタ１９にほぼ一定の電流が流れ
る。このときの第３のＰＮＰトランジスタ１９の一定の
電流をＩＨとすると、ＩＨ＝ＶＢＥ１÷Ｒ１の関係があ
る。尚、ＶＢＥ１は第２のＰＮＰトランジスタ１７のＶ
ＢＥで、Ｒ１は第２の抵抗１６の抵抗値である。

【００３０】また、インバータ２の出力がHighレベルＶ
２のとき、第３のＰＮＰトランジスタ１９のベース電位
はほぼＶ２に等しく、第３のＰＮＰトランジスタ１９は
オフする。このときの第３のＰＮＰトランジスタ１９の
コレクタ電流をＩＬとすると、ＩＬ＝０である。従っ
て、インバータ２の出力パルスに応じて、スイッチング
電流源はHighレベルをＶＢＥ１÷Ｒ１、Low レベルを０
とする電流パルスを出力する。これ以降のドライバ回路
の動作は第２の実施例と同一である。

【００３１】本手段によれば、第２の実施例と同様の効
果が得られる。

【００３２】（実施例４）図５は本発明のドライバ回路
の第４の実施例である。

【００３３】本実施例の基本構成は第３の実施例とほぼ
同一であり、第３の実施例との相違点は第２のＰＮＰト
ランジスタ１７のベース及び第３のＰＮＰトランジスタ
のエミッタ間にそれぞれ第２のダイオード２０のアノー
ド及びカソードを接続した点である。

【００３４】インバータ２の入力端子，出力端子，第１
の電源端子及び第２の電源端子はそれぞれ入力端子１，
第３の抵抗１８の一方、第２の電源４及び第１の電源３
に接続されている。第２のＰＮＰトランジスタ１７のコ
レクタ，ベース及びエミッタはそれぞれ第３の抵抗１８
の他方、第２の抵抗１６の一方及び第２の電源４に接続
されている。第２の抵抗１６の他方は第２の電源４に接
続されている。第２のダイオード２０のアノード及びカ
ソードは第２のＰＮＰトランジスタ１７のベース及び第
３のＰＮＰトランジスタ１９のエミッタに接続されてい
る。第３のPNPトランジスタ１９のコレクタ及びベース
は第１のＮＰＮトランジスタ８のベース及び第２のＰＮ
Ｐトランジスタ１７のコレクタに接続されている。第１
のＮＰＮトランジスタ８のコレクタ，ベース及びエミッ
タはそれぞれ第５の電源２５，第１のダイオード６のア
ノード及びドライバ出力端子１１に接続されている。第
１のＰＮＰトランジスタ９のコレクタ，ベース及びエミ
ッタはそれぞれ第３の電源１０，第１のダイオード６の
カソード及びドライバ出力端子１１に接続されている。
第１の抵抗７の一方及び他方は第１のダイオード６のカ
ソード及び第３の電源１０に接続されている。ダイピン
グ抵抗５０の一方及び他方はドライバ出力端子１１及び
ｎＭＯＳ５１のゲートに接続されている。ｎＭＯＳ５１
のソース及びドレインは第３の電源１０及びインダクタ
ンス５２の一方に接続されている。インダクタンス５２
の他方は第１の接続端子５３に接続されている。

【００３５】本回路の動作は第３の実施例とほぼ同一で
あり、第３の実施例との相違点はスイッチング電流源の
論理閾値である。本実施例の場合、第３の実施例の論理
閾値に比べて第２のダイオードの順電圧分だけ下がる。
これにより、第２の電源Ｖ２に対するノイズマージンが
大きくなる。

【００３６】本構成によれば、第３の実施例と同様の効
果が得られ、第２の電源４に対するノイズマージンが大
きくなる。

【００３７】（実施例５）図６は本発明のドライバ回路
の第５の実施例である。

【００３８】本実施例の基本構成は第４の実施例とほぼ
同一であり、第４の実施例との相違点は負荷であるｎＭ
ＯＳの過電流保護機能を追加した点である。

【００３９】本図において、２１は第２のＮＰＮトラン
ジスタ、２２は第４の抵抗、２３は第２の接続端子、２
４はセンス抵抗である。

【００４０】インバータ２の入力端子，出力端子，第１
の電源端子及び第２の電源端子はそれぞれ入力端子１，
第３の抵抗１８の一方、第２の電源４及び第１の電源３
に接続されている。第２のＰＮＰトランジスタ１７のコ
レクタ，ベース及びエミッタはそれぞれ第３の抵抗１８
の他方、第２の抵抗１６の一方及び第２の電源４に接続
されている。第２の抵抗１６の他方は第２の電源４に接
続されている。第２のダイオード２０のアノード及びカ
ソードは第２のＰＮＰトランジスタ１７のベース及び第
３のＰＮＰトランジスタ１９のエミッタに接続されてい
る。第３のPNPトランジスタ１９のコレクタ及びベース
は第１のＮＰＮトランジスタ８のベース及び第２のＰＮ
Ｐトランジスタ１７のコレクタに接続されている。第１
のＮＰＮトランジスタ８のコレクタ，ベース及びエミッ
タはそれぞれ第５の電源２５，第１のダイオード６のア
ノード及びドライバ出力端子１１に接続されている。第
１のＰＮＰトランジスタ９のコレクタ，ベース及びエミ
ッタはそれぞれ第３の電源１０，第１のダイオード６の
カソード及びドライバ出力端子１１に接続されている。
第１の抵抗７の一方及び他方は第１のダイオード６のカ
ソード及び第３の電源１０に接続されている。ダンピン
グ抵抗５０の一方及び他方はドライバ出力端子１１及び
ｎＭＯＳ５１のゲートに接続されている。ｎＭＯＳ５１
のソース及びドレインはセンス抵抗２４の一方及びイン
ダクタンス５２の一方に接続されている。インダクタン
ス５２の他方は第１の接続端子５３に接続されている。
第２のＮＰＮトランジスタ２１のコレクタ，ベース，エ
ミッタはそれぞれ第１のＰＮＰトランジスタ９のベー
ス，第４の抵抗２２の一方及び第３の電源１０に接続さ
れている。センス抵抗２４の他方は第３の電源１０に接
続されている。

【００４１】本実施例の場合の動作原理は第４の実施例
とほぼ同一であるが、第４の実施例との相違点は、ｎＭ
ＯＳ５１に過電流が流れたときの動作である。ｎＭＯＳ
５１に過電流が流れると、センス抵抗２４の両端に電位
差が生じ、第２のＮＰＮトランジスタ２１がオンし、第
１の抵抗７に流れる電流を引き抜く。従って、スイッチ
ング電流源５が電流パルスＩＨを出力しても、第１の抵
抗７の両端に電位差が発生せず、第１のＮＰＮトランジ
スタがオフし、第１のＰＮＰトランジスタがオンする。
その結果、ドライバ回路の出力電圧パルスは常にLow レ
ベルを維持し、ｎＭＯＳ５１はオフする。これにより、
ｎＭＯＳ５１の過電流による破壊を防止できる。

【００４２】本構成によれば、第４の実施例と同様の効
果が得られ、ｎＭＯＳ５１の過電流による破壊を防止で
きる。

【００４３】尚、２１は本実施例のようなＮＰＮトラン
ジスタに限定されない。

【００４４】（実施例６）図７は本実施例のドライバ回
路の適用例であり、本発明をＤＣ−ＤＣコンバータに適
用した例である。

【００４５】本図において、５４は本発明のドライバ回
路、５５はＤＣ−ＤＣコンバータを制御する回路、５６
はＤＣ−ＤＣコンバータの２次側出力を検出する検出回
路、５７はＤＣ−ＤＣコンバータの１次側フィルタ、５
８は第１のＤＣ電源、５９はＤＣ−ＤＣコンバータの２
次側整流及びフィルタ回路、６０はＤＣ−ＤＣコンバー
タの負荷、６１は第２のＤＣ電源である。第２のＤＣ電
源６１は検出回路５６，制御回路５５及びドライバ回路
５４を動作させるための電源である。

【００４６】ドライバ回路５４の入力端子１，ドライバ
出力端子１１，第２の電源４，第１の電源３，第２の接
続端子２３及び第５の電源２５はそれぞれ制御回路５５
の出力端子，ダンピング抵抗５０の一方、第２のＤＣ電
源６１の正極，第２のＤＣ電源６１の負極，ｎＭＯＳ５
１のソース及び第１の接続端子５３に接続されている。
制御回路５５の入力端子、第１の電源端子及び第２の電
源端子はそれぞれ検出回路５６の出力端子、第２のＤＣ
電源６１の正極及び第２のＤＣ電源６１の負極に接続さ
れている。検出回路５６の第１の入力端子，第２の入力
端子，第１の電源端子及び第２の電源端子はそれぞれ２
次側整流及びフィルタ回路５９の第１の出力，２次側整
流及びフィルタ回路５９の第２の出力，第２のＤＣ電源
６１の正極及び第２のＤＣ電源６１の負極に接続されて
いる。第１のＤＣ電源５８の正極及び負極はそれぞれ１
次側フィルタ回路５７の第１の入力端子及び第２の入力
端子に接続されている。１次側フィルタ回路５７の第１
の出力端子及び第２の出力端子はそれぞれ第１の接続端
子５３及びセンス抵抗２４の他方に接続されている。負
荷６０の一方及び他方は２次側整流及びフィルタ回路５
９の第１の出力及び２次側整流及びフィルタ回路５９の
第２の出力に接続されている。

【００４７】本実施例の動作を説明する。検出回路５６
で２次側の出力を検出して、その検出出力を制御回路５
５にフィードバックする。制御回路５５では２次側の出
力を一定にするよう信号をドライバ回路５４のパルス入
力端子１に電圧パルスとして伝える。この電圧パルスが
図２の１２のような電圧パルスとすると、ドライバ回路
５４のパルス出力端子１１では図２の１３のようにＶ１
を基準とする電位からＶ３を基準とする電圧パルスにレ
ベルシフトし、ｎＭＯＳ５１のゲートに入力する。これ
によりｎＭＯＳ５１がスイッチングして、ＤＣ−ＤＣコ
ンバータの２次側に電圧を出力する。

【００４８】本発明のドライバ回路によれば、少ない部
品点数で構成できるのでＤＣ−ＤＣコンバータの小型化
が実現できる。

【００４９】

【発明の効果】以上のように本発明によれば、簡易な構
成のドライバを実現でき、ＤＣ−ＤＣコンバータの小型
化や低コスト化に貢献する。

【図面の簡単な説明】

【図１】本発明のドライバ回路の第１の実施例である。

【図２】第１の実施例の動作を説明する図である。

【図３】本発明のドライバ回路の第２の実施例である。

【図４】本発明のドライバ回路の第３の実施例である。

【図５】本発明のドライバ回路の第４の実施例である。

【図６】本発明のドライバ回路の第５の実施例である。

【図７】本発明のドライバ回路の適用例である。

【図８】レベルシフト機能付きドライバの従来例であ
る。

【符号の説明】

１…入力端子、２…インバータ、３…第１の電源、４…
第２の電源、５…スイッチング電流源、６…第１のダイ
オード、７…第１の抵抗、８…第１のＮＰＮトランジス
タ、９…第１のＰＮＰトランジスタ、１０…第３の電
源、１１…出力端子、１２…入力電圧パルス、１３…出
力電圧パルス、１４…スイッチング電流源５の電流パル
ス、１６…第２の抵抗、１７…第２のＰＮＰトランジス
タ、１８…第３の抵抗、１９…第３のＰＮＰトランジス
タ、２０…第２のダイオード、２１…第２のＮＰＮトラ
ンジスタ、２２…第４の抵抗、２３…第２の接続端子、
２４…センス抵抗、２５…第５の電源、５０…ダンピン
グ抵抗、５１…ｎＭＯＳ、５２…インダクタンス、５３
…第１の接続端子、５４…本発明のドライバ回路、５５
…制御回路、５６…検出回路、５７…１次側フィルタ回
路、５８…第１のＤＣ電源、５９…２次側整流及びフィ
ルタ回路、６０…ＤＣ−ＤＣコンバータの負荷、６１…
第２のＤＣ電源、８１…アイソレータ、８２…第２のイ
ンバータ、８３…第３の接続端子、８４…補助電源。

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の電圧パルス信号が入力され、第２の
   電圧パルス信号が出力される論理回路と、 前記論理回路に接続され、前記第２の電圧パルス信号に
   基づいて電流パルス信号を出力するスイッチング電流源
   と、 前記スイッチング電流源と接続され、前記電流パルス信
   号を入力する電圧バッファと、 前記電圧バッファの入力と前記第１の電圧パルス信号の
   Low レベルより低い電位との間に接続されたインピーダ
   ンスとを有するドライバ回路。
2. 【請求項２】請求項１において、 前記電圧バッファはＮＰＮトランジスタとＰＮＰトラン
   ジスタとを有するコンプリメンタリエミッタフォロワ回
   路で構成され、前記ＮＰＮトランジスタのベースと前記
   ＰＮＰトランジスタのベースとの間にダイオードが接続
   されたドライバ回路。
3. 【請求項３】第１の電圧パルス信号が入力され、第２の
   電圧パルス信号が出力される論理回路と、 前記論理回路に接続され、前記第２の電圧パルス信号に
   基づいて電流パルス信号を出力するスイッチング電流源
   と、 前記スイッチング電流源と接続され、前記電流パルス信
   号を入力する電圧バッファと、 前記電圧バッファの入力と前記第１の電圧パルス信号の
   Low レベルより低い電位との間に接続されたインピーダ
   ンスと、 前記電圧バッファの出力にゲートが接続されたＭＯＳト
   ランジスタと、 前記ＭＯＳトランジスタの過電流を検出して前記スイッ
   チング電流源の電流を引き抜く過電流保護回路とを有す
   るドライバ回路。
4. 【請求項４】エミッタが第１の電源に接続された第１の
   ＰＮＰトランジスタと、 前記第１のトランジスタのベースとエミッタの間に接続
   された第１の抵抗と、 第１の電圧パルスが入力され、第２の電圧パルスを出力
   する論理回路と前記第１のトランジスタのコレクタとの
   間に接続された第２の抵抗と、 ベースが前記第１のＰＮＰトランジスタのコレクタと、
   エミッタが前記第１のＰＮＰトランジスタのベースと接
   続された第２のＰＮＰトランジスタとを有し、 前記論理回路から出力された電圧パルスに基づいて前記
   第２のＰＮＰトランジスタから電流パルスを出力するス
   イッチング電流源回路。
5. 【請求項５】請求項３において、 前記第１のＰＮＰトランジスタのベースと前記第２のＰ
   ＮＰトランジスタのエミッタとの間にダイオードが接続
   された電流源回路。
6. 【請求項６】トランスと、 前記トランスの２次側出力を検出して検出信号を出力す
   る検出回路と、 前記検出信号を入力して第１の電圧パルスを出力する制
   御回路と、 前記第１の電圧パルス信号が入力される論理回路と、前
   記論理回路に接続され電流パルス信号を出力するスイッ
   チング電流源と、前記スイッチング電流源と接続され前
   記電流パルス信号を入力する電圧バッファと、前記電圧
   バッファの入力と前記第１の電圧パルス信号のLow レベ
   ルより低い電位との間に接続されたインピーダンスとを
   有し、前記第１の電圧パルス信号を入力し、電圧パルス
   を出力するドライバ回路と、 前記ドライバ回路から出力される電圧パルスを入力し前
   記トランスの１次側をスイッチするスイッチング回路と
   を有する制御装置。