WO2024057695A1 - 過電流保護回路、半導体装置、負荷駆動装置、及び車両 - Google Patents

過電流保護回路、半導体装置、負荷駆動装置、及び車両 Download PDF

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overcurrent protection
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克明 山田
誠 佐田
俊太郎 高橋
直樹 ▲高▼橋
徹 宅間
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ローム株式会社
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit

Definitions

  • the invention disclosed herein relates to an overcurrent protection circuit, a semiconductor device, a load driving device, and a vehicle.
  • Patent Document 2 As a related technology of an overcurrent protection circuit incorporated in a semiconductor device, for example, Patent Document 2 can be cited.
  • an overcurrent protection circuit built into a semiconductor device, it tolerates the rush current that flows when a capacitive load such as a bulb lamp is driven by a semiconductor device such as an in-vehicle IPD, but also prevents rush current that exceeds the allowable range in the event of a load short circuit.
  • an overcurrent protection circuit may be used to limit the current to a low value lower than the rush current in order to suppress heat generation in the semiconductor device in the event of a load short circuit.
  • An overcurrent protection circuit that tolerates the above-mentioned rush current, but limits it to a low current lower than the rush current after a rush current exceeding the allowable range flows due to a load short circuit, etc., has a configuration that can suppress increases in circuit scale. It is hoped that
  • the overcurrent protection circuit disclosed herein includes a first transistor and a second transistor configured to form an amplifier input stage that receives an input of a detection signal corresponding to a current to be monitored; a third transistor configured to form an amplifier output stage that inputs the current output signal as negative feedback to the amplifier input stage while generating a current output signal according to the difference between the current output signal and the reference signal; and a fourth transistor configured to output a comparison result between the signal and the reference signal.
  • the value of the reference signal is configured to be switched based on the comparison result.
  • the overcurrent protection circuit is configured to limit the monitored current based on the current output signal output from the third transistor.
  • the semiconductor device disclosed in this specification includes an output transistor and an overcurrent protection circuit configured as described above configured to set the output current flowing through the output transistor as the current to be monitored.
  • the load driving device disclosed herein includes a semiconductor device having the above configuration and a capacitive load connected in series to the output transistor.
  • the vehicle disclosed herein includes the load drive device configured as described above.
  • FIG. 1 is a diagram showing an example of the configuration of a load driving device including a semiconductor device.
  • FIG. 2 is a state transition diagram of the semiconductor device.
  • FIG. 3 is a diagram showing the configuration of a load driving device according to a comparative example.
  • FIG. 4 is a timing chart showing an example of the waveforms of the detection signal and the reference signal.
  • FIG. 5 is a diagram showing the state of the overcurrent protection circuit at the first timing.
  • FIG. 6 is a diagram showing the state of the overcurrent protection circuit at the second timing.
  • FIG. 7 is a diagram showing the state of the overcurrent protection circuit at the third timing.
  • FIG. 8 is a diagram showing the state of the overcurrent protection circuit at the fourth timing.
  • FIG. 9 is a diagram showing the state of the overcurrent protection circuit at the fifth timing.
  • FIG. 10 is an external view of the vehicle.
  • a MOS field effect transistor is defined as having a gate structure that is a "layer made of a conductor or a semiconductor such as polysilicon with a low resistance value," “an insulating layer,” and "P-type, A transistor consisting of at least three layers of "N-type or intrinsic semiconductor layers”. That is, the structure of the gate of the MOS field effect transistor is not limited to the three-layer structure of metal, oxide, and semiconductor.
  • FIG. 1 is a diagram showing an example of the configuration of a load driving device including a semiconductor device.
  • the load driving device 10A of this configuration example includes a semiconductor device 1A, a capacitive load LD1 such as a bulb lamp, and DC power supplies VS1 and VS2.
  • the semiconductor device 1A is a low-side switch IC (a type of IPD) that conducts/interrupts conduction between the capacitive load LD1 and the ground potential.
  • the semiconductor device 1A includes terminals T1 to T5 as means for establishing electrical connection with the outside of the device.
  • Terminal T1 is connected to the first end of capacitive load LD1.
  • the second end of capacitive load LD1 is connected to the positive electrode of DC power supply VS1.
  • Terminal T2 is connected to ground potential.
  • Terminal T3 receives input signal IN.
  • Terminal T4 receives the enable signal EN.
  • the enable signal EN When the enable signal EN is at a HIGH level, a control circuit 2 and a latch circuit 4, which will be described later, are in an on state (operating state).
  • a control circuit 2 and a latch circuit 4, which will be described later are in an off state (non-operating state).
  • the enable signal EN switches from a LOW level to a HIGH level, a control circuit 2 and a latch circuit 4, which will be described later, enter an initial state and start operating.
  • Terminal T5 is connected to the positive electrode of DC power supply VS2.
  • Each negative electrode of the DC power supplies VS1 and VS2 is connected to ground potential.
  • DC power supply VS1 outputs voltage VCC.
  • DC power supply VS2 outputs voltage VDD.
  • Voltage VCC and voltage VDD may have the same value or may have different values.
  • the semiconductor device 1A includes an overcurrent protection circuit OCP1, a control circuit 2, and a MOS field effect transistor M16 that is an output transistor.
  • the control circuit 2 is connected to terminals T3 and T4.
  • the control circuit 2 turns off the MOS field effect transistor M16 when the input signal IN is at a LOW level, and turns on the MOS field effect transistor M16 when the input signal IN is at a HIGH level.
  • the control circuit 2 has an overheat protection function, and turns off the MOS field effect transistor M16 when the temperature near the MOS field effect transistor M16 exceeds a predetermined value, regardless of the level of the input signal IN.
  • the MOS field effect transistor M16 is an N-channel MOS field effect transistor.
  • the drain of the MOS field effect transistor M16 is connected to the terminal T1.
  • the source and back gate of the MOS field effect transistor M16 are connected to the terminal T2.
  • MOS field effect transistor M16 is connected in series to capacitive load LD1 via terminal T1.
  • the overcurrent protection circuit OCP1 monitors the output current Ip (source current of the MOS field effect transistor M16) and protects the MOS field effect transistor M16.
  • the overcurrent protection circuit OCP1 determines whether the output current Ip, which is the current to be monitored, exceeds the first threshold TH1 in the detection mode, and determines whether the output current Ip exceeds the first threshold TH2, which is the current to be monitored, in the limit mode. Determine whether or not it exceeds.
  • Overcurrent protection circuit OCP1 does not limit output current Ip in detection mode.
  • the overcurrent protection circuit OCP1 limits the output current Ip when the output current Ip exceeds the second threshold TH2 in the limit mode.
  • the overcurrent protection circuit OCP1 is in the detection mode in an initial state (when the semiconductor device 1A is started or when the semiconductor device 1A is reset).
  • the overcurrent protection circuit OCP1 includes MOS field effect transistors M1 to M15, resistors R1 to R4, an inverter 3, and a latch circuit 4.
  • the MOS field effect transistors M11 to M13 are P-channel MOS field effect transistors. Each source and each back gate of the MOS field effect transistors M11 to M13 are connected to the terminal T5.
  • the control circuit 2 supplies a bias voltage Bias1 to each gate of the MOS field effect transistors M11 to M13.
  • the control circuit 2 sets the bias voltage Bias1 to the LOW level when the input signal IN is at the HIGH level and overheat protection is not performed.
  • each of the MOS field effect transistors M11 to M13 operates as a current source that outputs a reference current.
  • control circuit 2 sets the bias voltage Bias1 to the HIGH level when at least one of the first condition that the input signal IN is at the LOW level and the second condition that the overheating protection is performed is satisfied. At this time, each drain current of the MOS field effect transistors M11 to M13 becomes zero.
  • the MOS field effect transistors M1 to M4 are N-channel MOS field effect transistors.
  • the drain of the MOS field effect transistor M11 is connected to the drain and gate of the MOS field effect transistor M2, and the gate of the MOS field effect transistor M1.
  • the drain of the MOS field effect transistor M12 is connected to the drain of the MOS field effect transistor M1 and each gate of the MOS field effect transistors M3 and M4.
  • the drain of the MOS field effect transistor M13 is connected to the drain of the MOS field effect transistor M4 and the input terminal of the inverter 3.
  • the output signal of the inverter 3 is supplied to the latch circuit 4.
  • the source and back gate of the MOS field effect transistor M1 are connected to the first end of the resistor R1 and the source and back gate of the MOS field effect transistor M15, which is an N-channel MOS field effect transistor.
  • a second end of the resistor R1 is connected to the ground potential via a terminal T2.
  • the source and back gate of the MOS field effect transistor M2 are connected to the first end of the resistor R2 and the source and back gate of the MOS field effect transistor M3.
  • the second end of resistor R2 is connected to the first end of resistor R3 and the drain of MOS field effect transistor M10, which is an N-channel MOS field effect transistor.
  • the second end of the resistor R3 and the source and back gate of the MOS field effect transistor M10 are connected to the ground potential via the terminal T2.
  • the output of the latch circuit 4 is supplied to the gate of the MOS field effect transistor M10.
  • the circuit constituted by the resistors R2 and R3 and the MOS field effect transistor M10 is a variable resistor whose resistance value is switched depending on whether the MOS field effect transistor M10 is turned on or off.
  • the source and back gate of the MOS field effect transistor M4 are connected to the ground potential via the terminal T2.
  • the drain current of the MOS field effect transistor M3 is transmitted through a current mirror formed by MOS field effect transistors M5 and M6, which are P-channel MOS field effect transistors, and MOS field effect transistors M7 and M8, which are N-channel MOS field effect transistors. a current mirror constructed by , and replicated by . Therefore, the drain current of the MOS field effect transistor M14, which is a P-channel MOS field effect transistor, is a current that is a copy of the drain current of the MOS field effect transistor M3.
  • the drain current of the MOS field effect transistor M14 becomes a current limit signal for limiting the output current Ip in the limit mode.
  • a MOS field effect transistor M9 which is an N-channel MOS field effect transistor, is connected in parallel to the MOS field effect transistor M7.
  • the output of the latch circuit 4 is supplied to the gate of the MOS field effect transistor M9.
  • Each source and each back gate of MOS field effect transistors M5, M6, and M14 are connected to terminal T5.
  • the drain and gate of the MOS field effect transistor M5 and the gate of the MOS field effect transistor M6 are connected to the drain of the MOS field effect transistor M3.
  • the drain of the MOS field effect transistor M6 is connected to the drain and gate of the MOS field effect transistor M7, the gate of the MOS field effect transistor M8, and the drain of the MOS field effect transistor M9.
  • Each source and each back gate of the MOS field effect transistors M7 to M9 are connected to the ground potential via the terminal T2.
  • the drain of the MOS field effect transistor M8 is connected to the drain of the MOS field effect transistor M14 and the first end of the resistor R4.
  • the control circuit 2 supplies a bias voltage Bias2 to the gate of the MOS field effect transistor M14.
  • the control circuit 2 sets the bias voltage Bias2 to the LOW level when the input signal IN is at the HIGH level and overheat protection is not performed. At this time, the MOS field effect transistor M14 operates as a current source.
  • control circuit 2 sets the bias voltage Bias2 to the HIGH level when at least one of the first condition that the input signal IN is at the LOW level and the second condition that the overheating protection is performed is satisfied. At this time, the drain current of the MOS field effect transistor M14 becomes zero.
  • the second end of the resistor R4 is connected to each gate of the MOS field effect transistors M15 and M16.
  • the MOS field effect transistor M15 outputs a sense current Is according to the output current Ip.
  • the resistor R1 converts the sense current Is into a detection signal (detection voltage) S1 according to the output current Ip.
  • MOS field effect transistors M1 and M2 form an amplifier input stage that receives an input of a detection signal (detection voltage) S1 corresponding to the output current Ip.
  • the MOS field effect transistor M1 receives an input of a detection signal (detection voltage) S1 corresponding to the output current Ip.
  • MOS field effect transistor M2 receives input of reference signal (reference voltage) S2.
  • the MOS field effect transistor M3 generates a current output signal (source current and drain current of the MOS field effect transistor M3) S3 according to the difference between the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2.
  • An amplifier output stage is formed which inputs a current output signal (source current of MOS field effect transistor M3) S3 in negative feedback to the amplifier input stage.
  • the MOS field effect transistor M4 outputs a comparison result S4 between the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2.
  • the value of the reference signal (reference voltage) is switched based on the comparison result S4.
  • the MOS field effect transistor M16 is controlled based on the current output signal S3, and the overcurrent protection circuit OCP1 limits the output current Ip based on the current output signal S3 in the limit mode.
  • the detection signal (detection voltage) S1 also increases. Then, when the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2 substantially match, the comparison result S4 switches from HIGH level to LOW level, MOS field effect transistor M10 is turned on, and the reference signal (reference voltage ) S2 tries to go down. However, since the current output signal S3 is input as negative feedback to the amplifier input stage, the reference signal (reference voltage) S2 tends to rise when the MOS field effect transistor M3 is on. Due to the balance between the two, the reference signal (reference voltage) S2 decreases while maintaining the substantially coincident state between the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2.
  • the MOS field effect transistor M8 since the MOS field effect transistor M8 becomes half-on, the gate potential of each of the MOS field effect transistors M15 and M16 decreases, and the sense current IS and therefore the detection signal (detection voltage) S1 also decreases. Since the detection signal (detection voltage) S1 is input as a negative feedback to the above amplifier input stage, the MOS field effect transistor M15 is connected so that the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2 substantially match. The gate potentials of M16 and M16 are controlled.
  • FIG. 3 is a diagram showing the configuration of a load driving device according to a comparative example.
  • the load driving device 10B according to the comparative example includes a semiconductor device 1B according to the comparative example, a capacitive load LD1, and DC power supplies VS1 and VS2.
  • a semiconductor device 1B according to a comparative example has a configuration in which the overcurrent protection circuit OCP1 in the semiconductor device 1A is replaced with an overcurrent protection circuit OCP2.
  • the overcurrent protection circuit OCP2 does not include the MOS field effect transistors M5 to M9, and the drain of the MOS field effect transistor M3 is connected to the drain of the MOS field effect transistor M14 and the first end of the resistor R4. This differs from the overcurrent protection circuit OCP1 in that the source and back gate are connected to the ground potential via the terminal T2.
  • the detection signal (detection voltage) S1 also increases. Then, when the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2 substantially match, the comparison result S4 switches from HIGH level to LOW level, MOS field effect transistor M10 is turned on, and the reference signal (reference voltage ) S2 goes down. As a result, the MOS field effect transistor M3 is fully turned on, so the gate potential of each of the MOS field effect transistors M15 and M16 drops to the ground potential, and the output transistor MOS field effect transistor M16 is turned off, cutting off the output current Ip. Therefore, a limiting mode in which the output current Ip continues to flow while limiting the output current Ip cannot be realized. To solve this problem with a circuit configuration similar to the overcurrent protection circuit OCP2, it is necessary to separately provide a reference signal (reference voltage) for the detection mode and a reference signal (reference voltage) for the limit mode. , the circuit scale increases.
  • the overcurrent protection circuit OCP1 allows rush current in the detection mode, but after a rush current exceeding the allowable range flows due to a load short circuit, etc., the overcurrent protection circuit OCP1 can limit the current to a low current lower than the rush current in the limit mode. , Furthermore, an increase in circuit scale can be suppressed.
  • FIG. 4 is a timing chart showing waveform examples of the detection signal (detection voltage) S1 and the reference signal (reference voltage) S2.
  • the first timing TM1 in FIG. 4 is a timing when the overcurrent protection circuit OCP1 is in the detection mode, the MOS field effect transistor M16, which is an output transistor, is on, and the overcurrent protection circuit OCP1 is waiting for overcurrent detection. It is.
  • the MOS field effect transistors M3 to M8 are off, the MOS field effect transistor M9 is on, and the MOS field effect transistor M10 is off.
  • the second timing TM2 in FIG. 4 is the timing at which the overcurrent protection circuit OCP1 is in the detection mode, the MOS field effect transistor M16, which is the output transistor, is on, and the overcurrent protection circuit OCP1 detects the overcurrent detection. It is.
  • the MOS field effect transistor M3 is off
  • the MOS field effect transistor M4 is on
  • the MOS field effect transistors M5 to M8 are off
  • the MOS Field effect transistor M9 is on and MOS field effect transistor M10 is off.
  • the MOS field effect transistor M4 Since the MOS field effect transistor M4 is turned on, at the third timing TM3, which is immediately after the second timing TM2 in FIG. The field effect transistor M10 is turned on and the overcurrent protection circuit OCP1 shifts to the limit mode.
  • the MOS field effect transistor M3 is off, the MOS field effect transistor M4 is on, the MOS field effect transistors M5 to M8 are off, and the MOS Field effect transistor M9 is off and MOS field effect transistor M10 is on.
  • the MOS field effect transistor M10 is turned on and the reference signal (reference voltage) S2 is lowered, so that the MOS field effect transistors M3 and M5 to M8 are turned half on, and the MOS field effect transistor M10 is turned on and the reference signal (reference voltage) S2 is lowered.
  • This is the timing at which charge extraction from the gates of the transistors M15 and M16 is started, and the limitation of the output current Ip is actually started.
  • the fourth timing TM4 in FIG. 4 as shown in FIG.
  • the MOS field effect transistor M3 is half-on, the MOS field-effect transistor M4 is on, the MOS field-effect transistors M5 to M8 are half-on, and the MOS Field effect transistor M9 is off and MOS field effect transistor M10 is on.
  • the fifth timing TM5 in FIG. 4 is a timing when the overcurrent protection circuit OCP1 is in the limit mode, the MOS field effect transistor M16 which is the output transistor is on, and overheating is detected and overheating protection is performed.
  • the MOS field effect transistors M3 to M8 are off, and the latch circuit 4 latches the signal supplied to each gate of the MOS field effect transistors M9 and M10. Therefore, the MOS field effect transistor M9 is on and the MOS field effect transistor M10 is off. Therefore, at the fifth timing TM5 in FIG. 4, the overcurrent protection circuit OCP1 can maintain the limit mode.
  • a sixth timing TM6 in FIG. 4 is a timing when the overcurrent protection circuit OCP1 is in the limit mode, the MOS field effect transistor M16 which is the output transistor is on, and the overheating protection is released.
  • the overcurrent protection circuit OCP1 performs the same operation as at the fourth timing TM4 in FIG.
  • the seventh timing TM7 in FIG. 4 is the timing when the overcurrent protection circuit OCP1 is in the limit mode and the MOS field effect transistor M16, which is the output transistor, is off.
  • the overcurrent protection circuit OCP1 performs the same operation as at the fifth timing TM5 in FIG.
  • the eighth timing TM8 in FIG. 4 is the timing at which the overcurrent protection circuit OCP1 is reset. By resetting the overcurrent protection circuit OCP1, the latch circuit 4 also returns to its initial state. Therefore, at the eighth timing TM8 in FIG. 4, the overcurrent protection circuit OCP1 performs the same operation as at the first timing TM1 in FIG.
  • FIG. 10 is an external view showing an example of the configuration of a vehicle.
  • the vehicle X of this configuration example is equipped with various load drive devices that operate by receiving power supply from a battery.
  • vehicle such as fuel cell electric vehicle/fuel cell vehicle
  • xEV fuel cell electric vehicle/fuel cell vehicle
  • the vehicle X can be equipped with, for example, the load drive device 10A described above.
  • the overcurrent protection circuit (OCP1) of the present disclosure includes a first transistor (M1) and a second transistor (M2) configured to form an amplifier input stage that receives an input of a detection signal according to a current to be monitored; a third transistor configured to form an amplifier output stage that generates a current output signal according to the difference between the detection signal and the reference signal and inputs the current output signal as negative feedback to the amplifier input stage; M3) and a fourth transistor (M4) configured to output a comparison result between the detection signal and the reference signal, and the value of the reference signal is configured to be switched based on the comparison result.
  • a configuration (first configuration) configured to limit the monitored current based on the current output signal output from the third transistor.
  • the first main electrode of the first transistor is connected to the control electrodes of the third transistor and the fourth transistor, and the first main electrode of the second transistor is connected to the control electrode of the third transistor and the fourth transistor.
  • a first main electrode of the third transistor connected to the output node of the current output signal, and a second main electrode of the first transistor
  • the second main electrode of the second transistor is connected to the second main electrode of the third transistor
  • the first main electrode of the fourth transistor is connected to the first potential node. It may be a configuration (second configuration) in which the terminals are connected to.
  • a fixed resistor configured to be connected between the second main electrode of the first transistor and the first potential node
  • a configuration (fourth configuration) further comprising: a variable resistor (R2, R3, M10) configured to be connected between the second main electrode of the second transistor and the first potential node.
  • the overcurrent protection circuit of the fourth configuration further includes a latch circuit (4) configured to latch the comparison result, and the resistance value of the variable resistor is variable based on the output of the latch circuit.
  • a configuration (fifth configuration) may be used.
  • the overcurrent protection circuit further includes a current mirror (M5 to M8) configured to generate a current limit signal by replicating the current output signal (the 6).
  • a semiconductor device (1A) of the present disclosure includes an output transistor (M16) and overcurrent protection according to any one of the first to sixth configurations, wherein the output current flowing through the output transistor is configured to be the monitored current.
  • This is a configuration (seventh configuration) including a circuit.
  • the overcurrent protection circuit is configured to limit the output current by controlling a drive signal for the output transistor based on the current output signal ( 8).
  • a load driving device (10A) of the present disclosure has a configuration (ninth configuration) including the semiconductor device of the seventh or eighth configuration and a capacitive load connected in series to the output transistor.
  • the vehicle (X) disclosed herein is configured (tenth configuration) to include a load driving device of the ninth configuration described above.

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Abstract

過電流保護回路は、監視対象電流に応じた検出信号の入力を受け付けるアンプ入力段を形成するように構成された第１，２トランジスタと、検出信号と基準信号との差分に応じた電流出力信号を生成しつつアンプ入力段に対して電流出力信号を負帰還入力させるアンプ出力段を形成するように構成された第３トランジスタと、検出信号と基準信号との比較結果を出力するように構成された第４トランジスタと、を備える。基準信号の値は比較結果に基づき切り替わるように構成されている。過電流保護回路は、前記第３トランジスタから出力される電流出力信号に基づいて監視対象電流を制限するように構成されている。

Description

過電流保護回路、半導体装置、負荷駆動装置、及び車両
　本明細書中に開示されている発明は、過電流保護回路、半導体装置、負荷駆動装置、及び車両に関する。
　本願出願人は、車載ＩＰＤ［intelligent　power　device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。
　また、半導体装置に組み込まれる過電流保護回路の関連技術としては、例えば、特許文献２を挙げることができる。
国際公開第２０１７／１８７７８５号 特開２０１９－４７６９２号公報
　半導体装置に組み込まれる過電流保護回路として、バルブランプなどの容量性負荷が車載ＩＰＤなどの半導体装置によって駆動される場合に流れるラッシュ電流を許容しつつ、負荷短絡時などで許容範囲を超えるラッシュ電流が流れた後は、負荷短絡時などでの半導体装置の発熱を抑制するためにラッシュ電流より低い低電流に制限する過電流保護回路が考えられる。
　上述したラッシュ電流を許容しつつ、負荷短絡時などで許容範囲を超えるラッシュ電流が流れた後はラッシュ電流より低い低電流に制限する過電流保護回路は、回路規模の増大を抑制できる構成であることが望まれている。
　本明細書中に開示されている過電流保護回路は、監視対象電流に応じた検出信号の入力を受け付けるアンプ入力段を形成するように構成された第１トランジスタ及び第２トランジスタと、前記検出信号と基準信号との差分に応じた電流出力信号を生成しつつ前記アンプ入力段に対して前記電流出力信号を負帰還入力させるアンプ出力段を形成するように構成された第３トランジスタと、前記検出信号と基準信号との比較結果を出力するように構成された第４トランジスタと、を備える。前記基準信号の値は前記比較結果に基づき切り替わるように構成されている。前記過電流保護回路は、前記第３トランジスタから出力される前記電流出力信号に基づいて前記監視対象電流を制限するように構成されている。
　本明細書中に開示されている半導体装置は、出力トランジスタと、前記出力トランジスタに流れる出力電流を前記監視対象電流とするように構成された上記構成の過電流保護回路と、を備える。
　本明細書中に開示されている負荷駆動装置は、上記構成の半導体装置と、前記出力トランジスタに直列に接続される容量性負荷と、を備える。
　本明細書中に開示されている車両は、上記構成の負荷駆動装置を備える。
　本明細書中に開示されている発明によれば、ラッシュ電流を許容しつつ、負荷短絡時などで許容範囲を超えるラッシュ電流が流れた後はラッシュ電流より低い低電流に制限することができ、尚且つ、回路規模の増大を抑制できる。
図１は、半導体装置を備えた負荷駆動装置の一構成例を示す図である。 図２は、半導体装置の状態遷移図である。 図３は、比較例に係る負荷駆動装置の構成を示す図である。 図４は、検出信号及び基準信号の波形例を示すタイミングチャートである。 図５は、第１タイミングでの過電流保護回路の状態を示す図である。 図６は、第２タイミングでの過電流保護回路の状態を示す図である。 図７は、第３タイミングでの過電流保護回路の状態を示す図である。 図８は、第４タイミングでの過電流保護回路の状態を示す図である。 図９は、第５タイミングでの過電流保護回路の状態を示す図である。 図１０は、車両の外観図である。
　本明細書において、ＭＯＳ（Metal　Oxide　Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
＜負荷駆動装置＞
　図１は、半導体装置を備えた負荷駆動装置の一構成例を示す図である。本構成例の負荷駆動装置１０Ａは、半導体装置１Ａと、例えばバルブランプなどの容量性負荷ＬＤ１と、直流電源ＶＳ１及びＶＳ２と、を備える。
　半導体装置１Ａは、容量性負荷ＬＤ１とグラウンド電位との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。
　半導体装置１Ａは、装置外部との電気的な接続を確立するための手段として、端子Ｔ１～Ｔ５を備える。
　端子Ｔ１は、容量性負荷ＬＤ１の第１端に接続される。容量性負荷ＬＤ１の第２端は、直流電源ＶＳ１の正極に接続される。端子Ｔ２は、グラウンド電位に接続される。端子Ｔ３は、入力信号ＩＮを受け取る。
　端子Ｔ４は、イネーブル信号ＥＮを受け取る。イネーブル信号ＥＮがＨＩＧＨレベルであるとき、後述する制御回路２及びラッチ回路４はオン状態（動作状態）となる。イネーブル信号ＥＮがＬＯＷレベルであるとき、後述する制御回路２及びラッチ回路４はオフ状態（非動作状態）となる。イネーブル信号ＥＮがＬＯＷレベルからＨＩＧＨレベルに切り替わると、後述する制御回路２及びラッチ回路４は初期状態になって動作を開始する。
　端子Ｔ５は、直流電源ＶＳ２の正極に接続される。直流電源ＶＳ１及びＶＳ２の各負極は、グラウンド電位に接続される。直流電源ＶＳ１は電圧ＶＣＣを出力する。直流電源ＶＳ２は電圧ＶＤＤを出力する。電圧ＶＣＣと電圧ＶＤＤとは、互いに同じ値の電圧であってもよく、互いに異なる値の電圧であってもよい。
　半導体装置１Ａは、過電流保護回路ＯＣＰ１と、制御回路２と、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６と、を備える。
　制御回路２は、端子Ｔ３及びＴ４に接続される。制御回路２は、入力信号ＩＮがＬＯＷレベルであるときにＭＯＳ電界効果トランジスタＭ１６をオフにし、入力信号ＩＮがＨＩＧＨレベルであるときにＭＯＳ電界効果トランジスタＭ１６をオンにする。
　制御回路２は、過熱保護機能を有し、ＭＯＳ電界効果トランジスタＭ１６近傍の温度が所定値を超えると、入力信号ＩＮのレベルにかかわらず、ＭＯＳ電界効果トランジスタＭ１６をオフにする。
　ＭＯＳ電界効果トランジスタＭ１６は、ＮチャネルのＭＯＳ電界効果トランジスタである。ＭＯＳ電界効果トランジスタＭ１６のドレインは、端子Ｔ１に接続される。ＭＯＳ電界効果トランジスタＭ１６のソース及びバックゲートは、端子Ｔ２に接続される。ＭＯＳ電界効果トランジスタＭ１６は、端子Ｔ１を介して、容量性負荷ＬＤ１に直列接続される。
　過電流保護回路ＯＣＰ１は、出力電流Ｉｐ（ＭＯＳ電界効果トランジスタＭ１６のソース電流）を監視し、ＭＯＳ電界効果トランジスタＭ１６を保護する。過電流保護回路ＯＣＰ１は、検出モードにおいて監視対象電流である出力電流Ｉｐが第１閾値ＴＨ１を超えているか否かを判定し、制限モードにおいて出力電流Ｉｐが第１閾値ＴＨ１より小さい第２閾値ＴＨ２を超えているか否かを判定する。過電流保護回路ＯＣＰ１は、検出モードにおいて出力電流Ｉｐを制限しない。過電流保護回路ＯＣＰ１は、制限モードにおいて出力電流Ｉｐが第２閾値ＴＨ２を超えているときに出力電流Ｉｐを制限する。過電流保護回路ＯＣＰ１は、初期状態（半導体装置１Ａが起動したとき、又は、半導体装置１Ａがリセットされたとき）では検出モードである。
　したがって、半導体装置１Ａの状態は図２に示すように遷移する。
　過電流保護回路ＯＣＰ１は、ＭＯＳ電界効果トランジスタＭ１～Ｍ１５と、抵抗Ｒ１～Ｒ４と、インバータ３と、ラッチ回路４と、を備える。
　ＭＯＳ電界効果トランジスタＭ１１～Ｍ１３は、ＰチャネルのＭＯＳ電界効果トランジスタである。ＭＯＳ電界効果トランジスタＭ１１～Ｍ１３の各ソース及び各バックゲートは、端子Ｔ５に接続される。
　制御回路２は、ＭＯＳ電界効果トランジスタＭ１１～Ｍ１３の各ゲートにバイアス電圧Ｂｉａｓ１を供給する。制御回路２は、入力信号ＩＮがＨＩＧＨレベルであって過熱保護を行っていないときに、バイアス電圧Ｂｉａｓ１をＬＯＷレベルにする。このとき、ＭＯＳ電界効果トランジスタＭ１１～Ｍ１３はそれぞれ、基準電流を出力する電流源として動作する。
　一方、制御回路２は、入力信号ＩＮがＬＯＷレベルであるという第１条件及び過熱保護を行っているという第２条件の少なくとも一方が満たされるときに、バイアス電圧Ｂｉａｓ１をＨＩＧＨレベルにする。このとき、ＭＯＳ電界効果トランジスタＭ１１～Ｍ１３の各ドレイン電流は零になる。
　ＭＯＳ電界効果トランジスタＭ１～Ｍ４は、ＮチャネルのＭＯＳ電界効果トランジスタである。
　ＭＯＳ電界効果トランジスタＭ１１のドレインは、ＭＯＳ電界効果トランジスタＭ２のドレイン及びゲートと、ＭＯＳ電界効果トランジスタＭ１のゲートと、に接続される。
　ＭＯＳ電界効果トランジスタＭ１２のドレインは、ＭＯＳ電界効果トランジスタＭ１のドレインと、ＭＯＳ電界効果トランジスタＭ３及びＭ４の各ゲートと、に接続される。
　ＭＯＳ電界効果トランジスタＭ１３のドレインは、ＭＯＳ電界効果トランジスタＭ４のドレインと、インバータ３の入力端と、に接続される。インバータ３の出力信号はラッチ回路４に供給される。
　ＭＯＳ電界効果トランジスタＭ１のソース及びバックゲートは、抵抗Ｒ１の第１端と、ＮチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ１５のソース及びバックゲートと、に接続される。抵抗Ｒ１の第２端は、端子Ｔ２を介して、グラウンド電位に接続される。
　ＭＯＳ電界効果トランジスタＭ２のソース及びバックゲートは、抵抗Ｒ２の第１端と、ＭＯＳ電界効果トランジスタＭ３のソース及びバックゲートと、に接続される。抵抗Ｒ２の第２端は、抵抗Ｒ３の第１端と、ＮチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ１０のドレインと、に接続される。抵抗Ｒ３の第２端と、ＭＯＳ電界効果トランジスタＭ１０のソース及びバックゲートは、端子Ｔ２を介して、グラウンド電位に接続される。ＭＯＳ電界効果トランジスタＭ１０のゲートには、ラッチ回路４の出力が供給される。抵抗Ｒ２及びＲ３と、ＭＯＳ電界効果トランジスタＭ１０とによって構成される回路は、ＭＯＳ電界効果トランジスタＭ１０のオンとオフとによって抵抗値が切り替わる可変抵抗である。
　ＭＯＳ電界効果トランジスタＭ４のソース及びバックゲートは、端子Ｔ２を介して、グラウンド電位に接続される。
　ＭＯＳ電界効果トランジスタＭ３のドレイン電流は、ＰチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ５及びＭ６によって構成されるカレントミラーと、ＮチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ７及びＭ８によって構成されるカレントミラーと、によって複製される。したがって、ＰチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ１４のドレイン電流は、ＭＯＳ電界効果トランジスタＭ３のドレイン電流が複製された電流である。ＭＯＳ電界効果トランジスタＭ１４のドレイン電流は、制限モードにおいて、出力電流Ｉｐを制限するための電流制限信号となる。
　ＭＯＳ電界効果トランジスタＭ７には、ＮチャネルのＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＭ９が並列接続される。ＭＯＳ電界効果トランジスタＭ９のゲートには、ラッチ回路４の出力が供給される。
　ＭＯＳ電界効果トランジスタＭ５、Ｍ６、及びＭ１４の各ソース及び各バックゲートは、端子Ｔ５に接続される。ＭＯＳ電界効果トランジスタＭ５のドレイン及びゲートと、ＭＯＳ電界効果トランジスタＭ６のゲートとは、ＭＯＳ電界効果トランジスタＭ３のドレインに接続される。
　ＭＯＳ電界効果トランジスタＭ６のドレインは、ＭＯＳ電界効果トランジスタＭ７のドレイン及びゲートと、ＭＯＳ電界効果トランジスタＭ８のゲートと、ＭＯＳ電界効果トランジスタＭ９のドレインと、に接続される。ＭＯＳ電界効果トランジスタＭ７～Ｍ９の各ソース及び各バックゲートは、端子Ｔ２を介して、グラウンド電位に接続される。
　ＭＯＳ電界効果トランジスタＭ８のドレインは、ＭＯＳ電界効果トランジスタＭ１４のドレインと、抵抗Ｒ４の第１端と、に接続される。
　制御回路２は、ＭＯＳ電界効果トランジスタＭ１４のゲートにバイアス電圧Ｂｉａｓ２を供給する。制御回路２は、入力信号ＩＮがＨＩＧＨレベルであって過熱保護を行っていないときに、バイアス電圧Ｂｉａｓ２をＬＯＷレベルにする。このとき、ＭＯＳ電界効果トランジスタＭ１４は電流源として動作する。
　一方、制御回路２は、入力信号ＩＮがＬＯＷレベルであるという第１条件及び過熱保護を行っているという第２条件の少なくとも一方が満たされるときに、バイアス電圧Ｂｉａｓ２をＨＩＧＨレベルにする。このとき、ＭＯＳ電界効果トランジスタＭ１４のドレイン電流は零になる。
　抵抗Ｒ４の第２端は、ＭＯＳ電界効果トランジスタＭ１５及びＭ１６の各ゲートに接続される。
　ＭＯＳ電界効果トランジスタＭ１５は、出力電流Ｉｐに応じたセンス電流Ｉｓを出力する。抵抗Ｒ１は、センス電流Ｉｓを、出力電流Ｉｐに応じた検出信号（検出電圧）Ｓ１に変換する。
　ＭＯＳ電界効果トランジスタＭ１及びＭ２は、出力電流Ｉｐに応じた検出信号（検出電圧）Ｓ１の入力を受け付けるアンプ入力段を形成する。ＭＯＳ電界効果トランジスタＭ１は、出力電流Ｉｐに応じた検出信号（検出電圧）Ｓ１の入力を受け付ける。ＭＯＳ電界効果トランジスタＭ２は、基準信号（基準電圧）Ｓ２の入力を受け付ける。
　ＭＯＳ電界効果トランジスタＭ３は、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２とのの差分に応じた電流出力信号（ＭＯＳ電界効果トランジスタＭ３のソース電流及びドレイン電流）Ｓ３を生成しつつ上記のアンプ入力段に対して電流出力信号（ＭＯＳ電界効果トランジスタＭ３のソース電流）Ｓ３を負帰還入力させるアンプ出力段を形成する。
　ＭＯＳ電界効果トランジスタＭ４は、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２との比較結果Ｓ４を出力する。
　基準信号（基準電圧）の値は比較結果Ｓ４に基づき切り替わる。ＭＯＳ電界効果トランジスタＭ１６は電流出力信号Ｓ３に基づき制御され、過電流保護回路ＯＣＰ１は、制限モードにおいて、電流出力信号Ｓ３に基づいて出力電流Ｉｐを制限する。
　ここで、検出モードから制限モードに切り替わるときの過電流保護回路ＯＣＰ１の動作について説明する。
　検出モードにおいてセンス電流Ｉｓが増大すれば、検出信号（検出電圧）Ｓ１も増大する。そして、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２とが略一致すれば、比較結果Ｓ４がＨＩＧＨレベルからＬＯＷレベルに切り替わり、ＭＯＳ電界効果トランジスタＭ１０がターンオンして基準信号（基準電圧）Ｓ２は下がろうとする。ところが、上記のアンプ入力段に対して電流出力信号Ｓ３が負帰還入力するので、ＭＯＳ電界効果トランジスタＭ３がオンであるときに基準信号（基準電圧）Ｓ２は上がろうとする。両者のバランスによって、基準信号（基準電圧）Ｓ２は、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２との略一致状態を保ちつつ下がっていく。
　このとき、ＭＯＳ電界効果トランジスタＭ８がハーフオンになるため、ＭＯＳ電界効果トランジスタＭ１５及びＭ１６の各ゲート電位は下がっていき、センス電流ＩＳひいては検出信号（検出電圧）Ｓ１も下がっていく。上記のアンプ入力段に対して検出信号（検出電圧）Ｓ１が負帰還入力するので、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２とが略一致するようにＭＯＳ電界効果トランジスタＭ１５の及びＭ１６の各ゲート電位が制御される。
　過電流保護回路ＯＣＰ１の効果は、比較例との比較によって明確になる。図３は、比較例に係る負荷駆動装置の構成を示す図である。
　比較例に係る負荷駆動装置１０Ｂは、比較例に係る半導体装置１Ｂと、容量性負荷ＬＤ１と、直流電源ＶＳ１及びＶＳ２と、を備える。
　比較例に係る半導体装置１Ｂは、半導体装置１Ａにおいて過電流保護回路ＯＣＰ１を過電流保護回路ＯＣＰ２に置換した構成である。
　過電流保護回路ＯＣＰ２は、ＭＯＳ電界効果トランジスタＭ５～Ｍ９を備えず、ＭＯＳ電界効果トランジスタＭ３のドレインがＭＯＳ電界効果トランジスタＭ１４のドレイン及び抵抗Ｒ４の第１端に接続され、ＭＯＳ電界効果トランジスタＭ３のソース及びバックゲートが端子Ｔ２を介してグラウンド電位に接続される点で過電流保護回路ＯＣＰ１と異なる。
　ここで、検出モードから制限モードに切り替わるときの過電流保護回路ＯＣＰ２の動作について説明する。
　検出モードにおいてセンス電流Ｉｓが増大すれば、検出信号（検出電圧）Ｓ１も増大する。そして、検出信号（検出電圧）Ｓ１と基準信号（基準電圧）Ｓ２とが略一致すれば、比較結果Ｓ４がＨＩＧＨレベルからＬＯＷレベルに切り替わり、ＭＯＳ電界効果トランジスタＭ１０がターンオンして基準信号（基準電圧）Ｓ２は下がる。その結果、ＭＯＳ電界効果トランジスタＭ３がフルオンになるため、ＭＯＳ電界効果トランジスタＭ１５及びＭ１６の各ゲート電位はグラウンド電位まで下がり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６がオフになり、出力電流Ｉｐが遮断されて零となってしまい、出力電流Ｉｐを制限しつつ出力電流Ｉｐを流し続ける制限モードが実現できない。過電流保護回路ＯＣＰ２と類似する回路構成でこのような不具合を解消するには、検出モード用の基準信号（基準電圧）と制限モード用の基準信号（基準電圧）とを別個に設ける必要があり、回路規模が増大してしまう。
　つまり、過電流保護回路ＯＣＰ１は、ラッシュ電流を検出モードによって許容しつつ、負荷短絡時などで許容範囲を超えるラッシュ電流が流れた後は制限モードによってラッシュ電流より低い低電流に制限することができ、尚且つ、回路規模の増大を抑制できる。
　図４は、検出信号（検出電圧）Ｓ１及び基準信号（基準電圧）Ｓ２の波形例を示すタイミングチャートである。
　図４中の第１タイミングＴＭ１は、過電流保護回路ＯＣＰ１は検出モードであり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６はオンであり、過電流保護回路ＯＣＰ１は過電流検出を待機しているタイミングである。図４中の第１タイミングＴＭ１では、図５に示すように、ＭＯＳ電界効果トランジスタＭ３～Ｍ８はオフであり、ＭＯＳ電界効果トランジスタＭ９はオンであり、ＭＯＳ電界効果トランジスタＭ１０はオフである。ＭＯＳ電界効果トランジスタＭ９をオンにすることで、ＭＯＳ電界効果トランジスタＭ７及びＭ８を確実にオフにすることができる。
　図４中の第２タイミングＴＭ２は、過電流保護回路ＯＣＰ１は検出モードであり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６はオンであり、過電流保護回路ＯＣＰ１は過電流検出を検出した瞬間のタイミングである。図４中の第２タイミングＴＭ２では、図６に示すように、ＭＯＳ電界効果トランジスタＭ３はオフであり、ＭＯＳ電界効果トランジスタＭ４はオンであり、ＭＯＳ電界効果トランジスタＭ５～Ｍ８はオフであり、ＭＯＳ電界効果トランジスタＭ９はオンであり、ＭＯＳ電界効果トランジスタＭ１０はオフである。
　ＭＯＳ電界効果トランジスタＭ４がターンオンするので、図４中の第２タイミングＴＭ２の直後である第３タイミングＴＭ３において、比較結果Ｓ４がラッチ回路４の出力に反映されてＭＯＳ電界効果トランジスタＭ９がターンオフしＭＯＳ電界効果トランジスタＭ１０がターンオンして過電流保護回路ＯＣＰ１は制限モードに移行する。図４中の第３タイミングＴＭ３では、図７に示すように、ＭＯＳ電界効果トランジスタＭ３はオフであり、ＭＯＳ電界効果トランジスタＭ４はオンであり、ＭＯＳ電界効果トランジスタＭ５～Ｍ８はオフであり、ＭＯＳ電界効果トランジスタＭ９はオフであり、ＭＯＳ電界効果トランジスタＭ１０はオンである。
　図４中の第４タイミングＴＭ４は、ＭＯＳ電界効果トランジスタＭ１０がオンになって基準信号（基準電圧）Ｓ２が下がったことで、ＭＯＳ電界効果トランジスタＭ３及びＭ５～Ｍ８がハーフオンになり、ＭＯＳ電界効果トランジスタＭ１５及びＭ１６のゲートの電荷引き抜きが開始され、実際に出力電流Ｉｐの制限が開始されるタイミングである。図４中の第４タイミングＴＭ４では、図８に示すように、ＭＯＳ電界効果トランジスタＭ３はハーフオンであり、ＭＯＳ電界効果トランジスタＭ４はオンであり、ＭＯＳ電界効果トランジスタＭ５～Ｍ８はハーフオンであり、ＭＯＳ電界効果トランジスタＭ９はオフであり、ＭＯＳ電界効果トランジスタＭ１０はオンである。
　図４中の第５タイミングＴＭ５は、過電流保護回路ＯＣＰ１は制限モードであり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６はオンであり、過熱が検出され過熱保護が行われているタイミングである。図４中の第５タイミングＴＭ５では、図９に示すように、ＭＯＳ電界効果トランジスタＭ３～Ｍ８はオフであり、ラッチ回路４がＭＯＳ電界効果トランジスタＭ９及びＭ１０の各ゲートに供給する信号をラッチするので、ＭＯＳ電界効果トランジスタＭ９はオンであり、ＭＯＳ電界効果トランジスタＭ１０はオフである。したがって、図４中の第５タイミングＴＭ５において、過電流保護回路ＯＣＰ１は、制限モードを維持することができる。
　図４中の第６タイミングＴＭ６は、過電流保護回路ＯＣＰ１は制限モードであり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６はオンであり、過熱保護が解除されているタイミングである。図４中の第６タイミングＴＭ６では、過電流保護回路ＯＣＰ１は図４中の第４タイミングＴＭ４と同様の動作を行う。
　図４中の第７タイミングＴＭ７は、過電流保護回路ＯＣＰ１は制限モードであり、出力トランジスタであるＭＯＳ電界効果トランジスタＭ１６はオフであるタイミングである。図４中の第７タイミングＴＭ７では、過電流保護回路ＯＣＰ１は図４中の第５タイミングＴＭ５と同様の動作を行う。
　図４中の第８タイミングＴＭ８は、過電流保護回路ＯＣＰ１がリセットされたタイミングである。過電流保護回路ＯＣＰ１のリセットによってラッチ回路４も初期状態に戻る。したがって、図４中の第８タイミングＴＭ８では、過電流保護回路ＯＣＰ１は図４中の第１タイミングＴＭ１と同様の動作を行う。
＜車両への適用＞
　図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の負荷駆動装置を搭載している。
　車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　車両Ｘは、例えば先に説明した負荷駆動装置１０Ａを搭載することができる。
＜その他＞
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。
　例えば、上記実施形態では、ローサイドスイッチＩＣへの適用例を挙げたが、ハイサイドスイッチＩＣにも上記実施形態と同様の回路構成を適用することが可能である。
＜付記＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示の過電流保護回路（ＯＣＰ１）は、監視対象電流に応じた検出信号の入力を受け付けるアンプ入力段を形成するように構成された第１トランジスタ（Ｍ１）及び第２トランジスタ（Ｍ２）と、前記検出信号と基準信号との差分に応じた電流出力信号を生成しつつ前記アンプ入力段に対して前記電流出力信号を負帰還入力させるアンプ出力段を形成するように構成された第３トランジスタ（Ｍ３）と、前記検出信号と前記基準信号との比較結果を出力するように構成された第４トランジスタ（Ｍ４）と、を備え、前記基準信号の値は前記比較結果に基づき切り替わるように構成され、前記第３トランジスタから出力される前記電流出力信号に基づいて前記監視対象電流を制限するように構成されている構成（第１の構成）である。
　上記第１の構成の過電流保護回路において、前記第１トランジスタの第１主電極は、前記第３トランジスタ及び前記第４トランジスタそれぞれの制御電極に接続され、前記第２トランジスタの第１主電極は、前記第１トランジスタ及び前記第２トランジスタそれぞれの制御電極に接続され、前記第３トランジスタの第１主電極は、前記電流出力信号の出力ノードに接続され、前記第１トランジスタの第２主電極は、前記検出信号の印加端に接続され、前記第２トランジスタの第２主電極は、前記第３トランジスタの第２主電極に接続され、前記第４トランジスタの第１主電極は、第１電位ノードに接続されている構成（第２の構成）であってもよい。
　上記第２の構成の過電流保護回路において、第２電位ノードと前記第１トランジスタの前記第１主電極との間に接続されて基準電流を生成するように構成された第１電流源（Ｍ１２）と、前記第２電位ノードと前記第２トランジスタの前記第１主電極との間に接続されて前記基準電流を生成するように構成された第２電流源（Ｍ１１）と、をさらに備える構成（第３の構成）であってもよい。
　上記第２又は第３の構成の過電流保護回路において、前記第１トランジスタの前記第２主電極と前記第１電位ノードとの間に接続されるように構成された固定抵抗（Ｒ１）と、前記第２トランジスタの前記第２主電極と前記第１電位ノードとの間に接続されるように構成された可変抵抗（Ｒ２、Ｒ３、Ｍ１０）と、をさらに備える構成（第４の構成）であってもよい。
　上記第４の構成の過電流保護回路において、前記比較結果をラッチするように構成されたラッチ回路（４）をさらに備え、前記可変抵抗の抵抗値は、前記ラッチ回路の出力に基づき可変するように構成されている構成（第５の構成）であってもよい。
　上記第１～第５いずれかの構成の過電流保護回路において、前記電流出力信号を複製することにより電流制限信号を生成するように構成されたカレントミラー（Ｍ５～Ｍ８）をさらに備える構成（第６の構成）であってもよい。
　本開示の半導体装置（１Ａ）は、出力トランジスタ（Ｍ１６）と、前記出力トランジスタに流れる出力電流を前記監視対象電流とするように構成された上記第１～第６いずれかの構成の過電流保護回路と、を備える構成（第７の構成）である。
　上記第７の構成の半導体装置において、前記過電流保護回路は、前記電流出力信号に基づいて前記出力トランジスタの駆動信号を制御することにより前記出力電流を制限するように構成されている構成（第８の構成）であってもよい。
　本開示の負荷駆動装置（１０Ａ）は、上記第７又は第８の構成の半導体装置と、前記出力トランジスタに直列に接続される容量性負荷と、を備える構成（第９の構成）である。
　本開示の車両（Ｘ）は、上記第９の構成の負荷駆動装置を備える構成（第１０の構成）である。
　１Ａ、１Ｂ　半導体装置
　２　制御回路
　３　インバータ
　４　ラッチ回路
　１０Ａ、１０Ｂ　負荷駆動装置
　ＬＤ１　容量性負荷
　Ｍ１～Ｍ１６　ＭＯＳ電界効果トランジスタ
　ＯＣＰ１、ＯＣＰ２　過電流保護回路
　Ｒ１～Ｒ４　抵抗
　Ｔ１～Ｔ５　端子
　ＶＳ１、ＶＳ２　直流電源
　Ｘ　車両

Claims (10)

  1. 　監視対象電流に応じた検出信号の入力を受け付けるアンプ入力段を形成するように構成された第１トランジスタ及び第２トランジスタと、
    　前記検出信号と基準信号との差分に応じた電流出力信号を生成しつつ前記アンプ入力段に対して前記電流出力信号を負帰還入力させるアンプ出力段を形成するように構成された第３トランジスタと、
    　前記検出信号と前記基準信号との比較結果を出力するように構成された第４トランジスタと、
    　を備え、
    　前記基準信号の値は前記比較結果に基づき切り替わるように構成され、
    　前記第３トランジスタから出力される前記電流出力信号に基づいて前記監視対象電流を制限するように構成されている、過電流保護回路。
  2. 　前記第１トランジスタの第１主電極は、前記第３トランジスタ及び前記第４トランジスタそれぞれの制御電極に接続され、
    　前記第２トランジスタの第１主電極は、前記第１トランジスタ及び前記第２トランジスタそれぞれの制御電極に接続され、
    　前記第３トランジスタの第１主電極は、前記電流出力信号の出力ノードに接続され、
    　前記第１トランジスタの第２主電極は、前記検出信号の印加端に接続され、
    　前記第２トランジスタの第２主電極は、前記第３トランジスタの第２主電極に接続され、
    　前記第４トランジスタの第１主電極は、第１電位ノードに接続されている、請求項１に記載の過電流保護回路。
  3. 　第２電位ノードと前記第１トランジスタの前記第１主電極との間に接続されて基準電流を生成するように構成された第１電流源と、
    　前記第２電位ノードと前記第２トランジスタの前記第１主電極との間に接続されて前記基準電流を生成するように構成された第２電流源と、
    　をさらに備える、請求項２に記載の過電流保護回路。
  4. 　前記第１トランジスタの前記第２主電極と前記第１電位ノードとの間に接続されるように構成された固定抵抗と、
    　前記第２トランジスタの前記第２主電極と前記第１電位ノードとの間に接続されるように構成された可変抵抗と、
    　をさらに備える、請求項２又は請求項３に記載の過電流保護回路。
  5. 　前記比較結果をラッチするように構成されたラッチ回路をさらに備え、
    　前記可変抵抗の抵抗値は、前記ラッチ回路の出力に基づき可変するように構成されている、請求項４に記載の過電流保護回路。
  6. 　前記電流出力信号を複製することにより電流制限信号を生成するように構成されたカレントミラーをさらに備える、請求項１～５のいずれか一項に記載の過電流保護回路。
  7. 　出力トランジスタと、
    　前記出力トランジスタに流れる出力電流を前記監視対象電流とするように構成された請求項１～６のいずれか一項に記載の過電流保護回路と、
    　を備える、半導体装置。
  8. 　前記過電流保護回路は、前記電流出力信号に基づいて前記出力トランジスタの駆動信号を制御することにより前記出力電流を制限するように構成されている、請求項７に記載の半導体装置。
  9. 　請求項７又は請求項８に記載の半導体装置と、
    　前記出力トランジスタに直列に接続される容量性負荷と、
    　を備える、負荷駆動装置。
  10. 　請求項９に記載の負荷駆動装置を備える、車両。
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WO2020031672A1 (ja) * 2018-08-06 2020-02-13 ローム株式会社 スイッチ装置及びこれを用いたモータ駆動装置
JP2021065040A (ja) * 2019-10-15 2021-04-22 ローム株式会社 スイッチ装置

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