TWI702797B - 輸出電路 - Google Patents

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Abstract

本發明提供可進行高速的開關動作的輸出電路。本發明的輸出電路包括：控制電壓生成電路，生成控制電壓；第1導電型的第1 MOS電晶體，閘極接收控制電壓；第1導電型的第2 MOS電晶體，閘極輸入有第1輸入信號；第2導電型的第3 MOS電晶體，閘極輸入有第2輸入信號；以及第1導電型的第4 MOS電晶體，閘極連接於第1 MOS電晶體的源極，汲極連接於輸出端子，根據第1輸入信號及第2輸入信號而受到驅動，以對輸出端子輸出一輸出信號，控制電壓生成電路吸收因第1輸入信號與第2輸入信號發生變化而產生的控制電壓的變動，以將控制電壓保持為規定電壓。

Description

輸出電路
本發明是有關於一種輸出電路，特別是有關於一種使用低電壓信號來對連接於高電壓的MOS（Metal Oxide Semiconductor，金屬氧化物半導體）電晶體（transistor）進行導通斷開（ON/OFF）控制並生成輸出信號的輸出電路。
生成對在數十V的高電壓下動作的負載進行驅動的輸出信號的輸出電路例如構成為，使用低電壓信號來對連接於高電壓的MOS電晶體進行導通斷開控制，並從該MOS電晶體獲得高電壓的輸出信號。
作為此種輸出電路的示例，圖6表示習知的輸出電路600的電路圖。 習知的輸出電路600具備電源端子601、接地端子602、輸入端子615、NMOS電晶體616、電阻611、電阻613、齊納二極體（Zener diode）610、PMOS電晶體612及輸出端子614。
PMOS電晶體612的源極（source）連接於電源端子601，汲極（drain）連接於輸出端子614。電阻611的一端連接於電源端子601。齊納二極體610的陰極（cathode）連接於電源端子601，陽極（anode）連接於電阻611的另一端與PMOS電晶體612的閘極（gate）。電阻613的一端連接於齊納二極體610的陽極。NMOS電晶體616的閘極連接於輸入端子615，源極連接於接地端子602，汲極連接於電阻613的另一端。
該習知的輸出電路600中，NMOS電晶體616根據輸入至輸入端子615的低電壓的輸入信號IN進行導通斷開動作，藉此，PMOS電晶體612受到驅動，從而向輸出端子614輸出一輸出信號。
若假定NMOS電晶體616導通的情況作為第1狀態，則電流流經齊納二極體610、電阻613與電阻611，PMOS電晶體612的閘極電壓VGATE藉由齊納二極體610的崩潰電壓Vz而受到鉗位（clamp）。即，PMOS電晶體612的閘極電壓VGATE成為比高電壓即電源端子601的電壓VDD低了齊納二極體610的崩潰電壓Vz的數值的電壓。因而，PMOS電晶體612可導通而閘極-源極間電壓不會超過耐壓。再者，電阻613是限制齊納二極體610的電流所需的電阻。
若假定NMOS電晶體616斷開的情況作為第2狀態，則PMOS電晶體612的閘極電壓VGATE被電阻611上拉至電源端子601的電壓VDD而成為斷開狀態。
如此，根據習知的輸出電路600，PMOS電晶體612的閘極-源極間電壓不會超過其耐壓，可根據輸入端子615的信號來使PMOS電晶體612開關，並從輸出端子614獲得輸出（例如參照專利文獻1）。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開平8-139588號公報 [發明所欲解決之問題]
然而，如上所述的習知的輸出電路600中，存在難以使PMOS電晶體612的開關動作達到高速的問題。 其原因在於：當使PMOS電晶體612導通斷開時，由於是使PMOS電晶體612的閘極-源極間電容經由電阻613、電阻611來進行充放電的結構，因此充放電需要長時間。
圖7表示習知的輸出電路600的輸入信號IN與PMOS電晶體612的閘極電壓VGATE的波形。設輸入信號IN的最大值為5 V、最小值為0 V。若輸入信號IN在時刻t0上升，則經由電阻613來對PMOS電晶體612的閘極-源極間電容進行充電。電壓VGATE如圖7所示般減少，最終由齊納二極體610的崩潰電壓Vz予以鉗位而收斂為VDD-Vz。該充電時間與電阻613的大小成比例，因此儘管根據該電阻的大小而程度不同，但如圖所示，直至收斂為止需要相當的時間。 因此，從輸入信號IN的上升時刻t0直至電壓VGATE成為恆定值的時刻t1為止的充電時間變長，開關動作遲緩。
另一方面，當輸入信號IN在時刻t2下降時，經由電阻611而對PMOS電晶體612的閘極-源極間電容進行放電。電壓VGATE如圖7所示般增加而最終收斂為電壓VDD。該放電時間與電阻611的電阻值成比例，因此儘管根據該電阻值的大小而程度不同，但如圖所示，直至收斂為止需要相當的時間。 因此，從輸入信號IN的下降時刻t2直至電壓VGATE成為恆定值的時刻t3為止的放電時間變長，開關動作遲緩。
本發明是為了解決如上所述的問題而完成，提供一種可實現高速的開關動作的輸出電路。 [解決問題之手段]
本發明的輸出電路的特徵在於包括：第1電源端子和第2電源端子；輸出端子；控制電壓生成電路，連接於所述第1電源端子與所述第2電源端子之間，生成控制電壓；第1導電型的第1 MOS電晶體，閘極輸入有所述控制電壓，源極的電壓被鉗位，以不成為第1規定電壓以下；第1導電型的第2 MOS電晶體，閘極輸入有第1輸入信號，源極連接於所述第1電源端子，汲極連接於所述第1 MOS電晶體的源極；第2導電型的第3 MOS電晶體，閘極輸入有第2輸入信號，源極連接於所述第2電源端子，汲極連接於所述第1 MOS電晶體的汲極；以及第1導電型的第4 MOS電晶體，源極連接於所述第1電源端子，閘極連接於所述第1 MOS電晶體的源極，汲極連接於所述輸出端子，根據所述第1輸入信號及所述第2輸入信號而受到驅動，以對所述輸出端子輸出一輸出信號，所述控制電壓生成電路吸收因所述第1輸入信號與所述第2輸入信號發生變化而產生的所述控制電壓的變動，以將所述控制電壓保持為第2規定電壓。 [發明的效果]
根據本發明的輸出電路，第4 MOS電晶體的閘極電壓由第1 MOS電晶體予以鉗位，進而，當輸入至第1 MOS電晶體的閘極的控制電壓產生了變動時，由於控制電壓生成電路會吸收該變動，因此第1 MOS電晶體的閘極電壓將被保持為穩定的電壓。並且，藉由第2 MOS電晶體及第3 MOS電晶體來驅動第4 MOS電晶體的閘極，因此可設為在對第4 MOS電晶體的閘極-源極間電容進行充放電的路徑中不使用電阻的結構，藉此，可獲得穩定且高速的開關動作。
以下，參照圖式來說明本發明的實施形態。 圖1是本發明的實施形態的輸出電路100的電路圖。 本實施形態的輸出電路100具備電源端子（亦稱作「第1電源端子」）101、接地端子102（亦稱作「第2電源端子」）、第1輸入端子111、第2輸入端子112、PMOS電晶體121、PMOS電晶體122、PMOS電晶體124、NMOS電晶體123、輸出端子130及控制電壓生成電路20。
PMOS電晶體124的源極連接於電源端子101，汲極連接於輸出端子130。PMOS電晶體122的源極連接於電源端子101，閘極連接於第1輸入端子111。PMOS電晶體121的源極連接於PMOS電晶體122的汲極與PMOS電晶體124的閘極。NMOS電晶體123的源極連接於接地端子102，閘極連接於第2輸入端子112，汲極連接於PMOS電晶體121的汲極。 控制電壓生成電路20連接於電源端子101與接地端子102之間，將輸出電壓作為控制電壓Vy而供給至PMOS電晶體121的閘極。
對於如上所述般構成的輸出電路100，首先，以下說明其動作的概略。 當第1輸入信號IN1與第2輸入信號IN2分別由低位準（low level）變化為高位準（high level）時，即，當PMOS電晶體122由導通變化為斷開，NMOS電晶體123由斷開變化為導通時，NMOS電晶體123經由PMOS電晶體121來對PMOS電晶體124的閘極-源極間電容進行充電，因此電壓VGATE減少。因該減少造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20的輸出。即，控制電壓Vy欲朝減少的方向變動。此時，控制電壓生成電路20進行動作，以吸收該變動，使控制電壓Vy增加而恢復為規定電壓。
而且，當第1輸入信號IN1與第2輸入信號IN2分別由高位準變化為低位準時，即，當PMOS電晶體122由斷開變化為導通，NMOS電晶體123由導通變化為斷開時，PMOS電晶體122對PMOS電晶體124的閘極-源極間電容進行放電，因此電壓VGATE增加。因該增加造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20的輸出。即，控制電壓Vy欲朝增加的方向變動。此時，控制電壓生成電路20進行動作，以吸收該變動，使控制電壓Vy減少而恢復為規定電壓。
如此，控制電壓生成電路20發揮功能，以吸收因第1輸入信號IN1與第2輸入信號IN2發生變化而產生的控制電壓Vy的變動，從而將控制電壓Vy保持為規定電壓。
以下，對於本實施形態的輸出電路100中的控制電壓生成電路20的具體的電路結構例與其動作，使用圖2～圖5來進行說明。於圖2、圖4及圖5中，分別表示作為控制電壓生成電路20的第1例的控制電壓生成電路20a、作為第2例的控制電壓生成電路20b、作為第3例的控制電壓生成電路20c。
首先，對具備控制電壓生成電路20的第1例即控制電壓生成電路20a的輸出電路100進行說明。 於圖2的輸出電路100中，對於控制電壓生成電路20a以外的部分，由於與圖1所示的輸出電路100同樣，因此省略其說明。
第1例的控制電壓生成電路20a如圖2所示，具備電阻211、定電流源212、電容221、NMOS電晶體222、電阻223及PMOS電晶體224。
電阻211與定電流源212串聯連接於電源端子101與接地端子102之間，NMOS電晶體222與PMOS電晶體224亦串聯連接於電源端子101與接地端子102之間。
電容221的一端連接於電源端子101，另一端連接於NMOS電晶體222的閘極。電阻223的一端連接於電阻211與定電流源212的連接點、NMOS電晶體222的閘極以及PMOS電晶體224的閘極，另一端連接於NMOS電晶體222與PMOS電晶體224的連接點。
此處，電容221、NMOS電晶體222、電阻223及PMOS電晶體224構成控制電壓生成電路20a的輸出段20ao。該輸出段20ao接收電阻211與定電流源212的連接點的電壓Vx，並從NMOS電晶體222與PMOS電晶體224的連接點輸出控制電壓Vy。
接下來，對具備如上所述的控制電壓生成電路20a的輸出電路100的動作進行說明。 此處，為了進行說明，設電阻211的電阻值為R1、定電流源212的電流值為I1、電源端子101的電壓為VDD。
作為第1狀態，假定對輸入端子111輸入有電壓VDD-5 V以作為第1輸入信號IN1，對輸入端子112輸入有0 V以作為第2輸入信號IN2的情況，對輸出電路100的動作進行敘述。
此時，PMOS電晶體122導通，NMOS電晶體123斷開，因此PMOS電晶體124的閘極電壓VGATE與電源電壓VDD相等，PMOS電晶體124斷開。而且，藉由電阻211與定電流源212的串聯連接，該連接點的電壓Vx以下式（1）表示。
Vx=VDD-I1×R1…（1）
另外，控制電壓生成電路20a的輸出段20ao包含高輸入阻抗（impedance）且低輸出阻抗，以輸入/輸出電壓變得相等的方式進行動作，因此輸出電壓（控制電壓）Vy與電壓Vx相等。
作為第2狀態，假定對輸入端子111輸入有電壓VDD以作為第1輸入信號IN1，對輸入端子112輸入有5 V以作為第2輸入信號IN2的情況，對輸出電路100的動作進行敘述。
此時，PMOS電晶體122斷開，NMOS電晶體123導通。而且，電壓Vx、電壓Vy等於上述第1狀態。在此狀態下，電流流經PMOS電晶體124的閘極-源極間電容、PMOS電晶體121與NMOS電晶體123的串聯路徑，PMOS電晶體124的閘極電壓VGATE由PMOS電晶體121予以鉗位，以下式（2）表示。
VGATE=VDD-I1×R1+|VTHP|…（2）
此處，|VTHP|是PMOS電晶體121的閾值電壓的絕對值。若假設VDD=20 V、I1*R1=6 V、|VTHP|=1 V，則VGATE=15 V，PMOS電晶體124的閘極-源極間電壓的絕對值被限制為5 V。
作為第3狀態，對從第1狀態轉變為第2狀態的區域的輸出電路100的動作進行敘述。 當輸入端子111及輸入端子112的電壓由第1狀態轉變為第2狀態時，PMOS電晶體122斷開，NMOS電晶體123導通。NMOS電晶體123經由PMOS電晶體121來對PMOS電晶體124的閘極-源極間電容進行充電，因此電壓VGATE減少。
因該減少造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20a的輸出。而且，為了實現高速的開關動作，必須加大作為鉗位元件的PMOS電晶體121的閘極寬度以減小其導通電阻，但作為其副作用，PMOS電晶體121的閘極-源極間電容將增加，傳遞至控制電壓生成電路20a的輸出的變動將進一步變大。
然而，該變動在控制電壓生成電路20a內的輸出段20ao內，在電阻223與電容221的路徑上傳遞，電阻223與電容221構成低通濾波器（low pass filter），因此電壓Vx不發生變化。另一方面，電壓Vy會因該變動而發生變化，但當電壓Vy減少而NMOS電晶體222的閘極-源極間電壓超過其閾值時，NMOS電晶體222導通而進行動作，以抑制電壓Vy的減少。此時，電壓Vx與電壓Vy產生與NMOS電晶體222的閾值相應的電位差，但可認為兩電位大致等價。
如此，控制電壓生成電路20a內的輸出段20ao起到吸收該變動的作用，是實現高速的開關動作所需的。若假設去除輸出段20ao，將電壓Vx直接施加至PMOS電晶體121的閘極，則電壓Vx會大幅變動而PMOS電晶體121的鉗位動作變得不穩定，有可能產生超過PMOS電晶體124的閘極-源極間耐壓的電壓。
作為第4狀態，對從第2狀態轉變為第1狀態的區域的輸出電路100的動作進行敘述。當輸入端子111及輸入端子112的電壓由第2狀態轉變為第1狀態時，PMOS電晶體122導通，NMOS電晶體123斷開。PMOS電晶體122對PMOS電晶體124的閘極-源極間電容進行放電，因此電壓VGATE增加。因該增加造成的變動與第3狀態同樣地，經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20a的輸出。電壓Vy會因該變動而發生變化，但當電壓Vy增加而PMOS電晶體224的閘極-源極間電壓超過其閾值時，PMOS電晶體224導通而進行動作，以抑制電壓Vy的增加。
如此，控制電壓生成電路20a內的輸出段20ao吸收電壓Vy的變動，藉此，可實現高速的開關動作。 如上所述，具備控制電壓生成電路20a的輸出電路100可根據輸入端子111、輸入端子112的信號IN1、信號IN2來高速地驅動PMOS電晶體124。
圖3表示圖2所示的本實施形態的輸出電路100的輸入端子111的信號IN1、輸入端子112的信號IN2及電壓VGATE的波形。此處，設信號IN1的最大值為VDD、最小值為VDD-5 V、信號IN2的最大值為5 V、最小值為0 V。
若信號IN1、信號IN2在時刻t0上升，則輸出電路100如上所述般進行動作，因此，直至電壓VGATE成為在第1狀態中所說明的恆定值的時刻t1為止的波形的斜率與圖7所示的習知的輸出電路600的電壓VGATE的波形相比變得陡峭。而且，信號IN1、信號IN2在時刻t2下降時亦同樣，直至電壓VGATE成為在第2狀態中所說明的恆定值的時刻t3為止的波形的斜率與圖7所示的習知的輸出電路600的電壓VGATE的波形相比變得陡峭。即，本實施形態的輸出電路100可較習知的輸出電路600而高速地進行開關動作。
如此，根據本實施形態，藉由設為在對PMOS電晶體124的閘極-源極間電容進行充放電的路徑中不使用電阻的結構，並且設為降低輸出段20ao的輸出阻抗以吸收控制電壓Vy的變動的結構，從而可獲得高速的開關動作。
接下來，對具備控制電壓生成電路20的第2例即控制電壓生成電路20b的輸出電路100進行說明。 圖4的輸出電路100中，對於控制電壓生成電路20b以外的部分，與圖1所示的輸出電路100同樣，因此省略其說明。進而，對於與圖2所示的控制電壓生成電路20的第1例即控制電壓生成電路20a相同的構成要素標註相同的符號，並適當省略重複的說明。
第2例的控制電壓生成電路20b如圖4所示，具備電阻311、電阻312、電阻313、定電流源212、電容221、NMOS電晶體322、電阻223及PMOS電晶體324。
控制電壓生成電路20b與圖2所示的控制電壓生成電路20a的不同點如下。 取代控制電壓生成電路20a中的電阻211，而設有串聯連接於電源端子101與定電流源212之間的電阻311、電阻312、電阻313。並且，電阻312與電阻313的連接點連接於電阻223的一端，電阻311與電阻312的連接點連接於NMOS電晶體322的閘極，電阻313與定電流源212的連接點連接於PMOS電晶體324的閘極。 此處，電容221、NMOS電晶體322、電阻223及PMOS電晶體324構成控制電壓生成電路20b的輸出段20bo。
對具備該控制電壓生成電路20b的輸出電路100的動作進行說明。尤其，對與具備圖2所示的控制電壓生成電路20a的輸出電路100的不同點進行敘述。 控制電壓生成電路20b對串聯連接的電阻311、電阻312、電阻313供給定電流源212的電流I1，在電阻311與電阻312的連接點生成電壓Va，在電阻312與電阻313的連接點生成電壓Vx，在電阻313與定電流源212的連接點生成電壓Vb。
若設定為電阻311、電阻312的電阻值之和為R1，則電壓Vx成為與所述數式（1）相等的值。電壓Va被供給至NMOS電晶體322的閘極。 此處，作為一例，以電壓Va與電壓Vx的電位差不超過NMOS電晶體322的閾值的方式來選擇電壓Va，以電壓Vb與電壓Vx的電位差不超過PMOS電晶體324的閾值的方式來選擇電壓Vb。
對於具備圖2所示的控制電壓生成電路20a的輸出電路100的動作中的第1狀態及第2狀態，在本例中亦同樣，因此對不同的第3狀態及第4狀態進行說明。
作為第3狀態，因電壓VGATE的減少造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20b的輸出的情況如前所述。因該減少造成的變動在電阻223與電容221的路徑上傳遞，但由於電阻223與電容221構成低通濾波器，因此電壓Vx、電壓Va、電壓Vb不會變化，而電壓Vy發生變化。當電壓Vy減少而電壓Va與電壓Vy的電位差超過NMOS電晶體322的閾值時，NMOS電晶體322導通而進行動作，以抑制電壓Vy的減少。本例的控制電壓生成電路20b中，對於NMOS電晶體322的閘極-源極間，預先施加有電壓Va與電壓Vx的電位差。因而，可在電壓Vy的減少幅度少的狀態下使NMOS電晶體322導通，控制電壓生成電路20b的輸出段20bo抑制輸出電壓Vy減少的方向的變動的效果高於控制電壓生成電路20a的輸出段20ao。
作為第4狀態，因電壓VGATE的增加造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20b的輸出的情況如前所述。因該增加造成的變動在電阻223與電容221的路徑上傳遞，但由於電阻223與電容221構成低通濾波器，因此電壓Vx、Va、Vb不會變化，而電壓Vy發生變化。當電壓Vy增加而電壓Vb與電壓Vy的電位差超過PMOS電晶體324的閾值時，PMOS電晶體324導通而進行動作，以抑制電壓Vy的增加。本例的控制電壓生成電路20b中，對於PMOS電晶體324的閘極-源極間，預先施加有電壓Vb與電壓Vx的電位差。因而，可在電壓Vy的增加幅度少的狀態下使PMOS電晶體324導通，控制電壓生成電路20b的輸出段20bo抑制輸出電壓Vy增加的方向的變動的效果高於控制電壓生成電路20a的輸出段20ao。
如此，由於輸出段20bo的輸出為低阻抗，因此控制電壓生成電路20b可抑制電壓Vy的變動。因而，與第1例的控制電壓生成電路20a同樣地，輸出電路100可實現高速的開關動作。
接下來，對具備控制電壓生成電路20的第3例即控制電壓生成電路20c的輸出電路100進行說明。 圖5的輸出電路100中，對於控制電壓生成電路20c以外的部分，由於與圖1所示的輸出電路100同樣，因此省略其說明。進而，對於與圖2所示的控制電壓生成電路20的第1例即控制電壓生成電路20a相同的構成要素標註相同的符號，並適當省略重複說明。
第3例的控制電壓生成電路20c如圖5所示，具備電阻411、NMOS電晶體412、PMOS電晶體413、定電流源212、NMOS電晶體422及PMOS電晶體424。
控制電壓生成電路20c與圖2所示的控制電壓生成電路20a的不同點如下。 取代控制電壓生成電路20a中的電阻211，而設有串聯連接於電源端子101與定電流源212之間的電阻411、閘極與汲極共連的NMOS電晶體412、及閘極與汲極共連的PMOS電晶體413。並且，NMOS電晶體412的閘極連接於NMOS電晶體422的閘極，PMOS電晶體413的閘極連接於PMOS電晶體424的閘極。 此處，NMOS電晶體422與PMOS電晶體424構成控制電壓生成電路20c的輸出段20co。
對具備該控制電壓生成電路20c的輸出電路100的動作進行說明。尤其，對與具備圖2所示的控制電壓生成電路20a的輸出電路100的不同點進行敘述。 控制電壓生成電路20c對串聯連接的電阻411、NMOS電晶體412、PMOS電晶體413供給定電流源212的電流I1，於NMOS電晶體422的閘極生成電壓Vc，於PMOS電晶體424的閘極生成電壓Vd。而且，從NMOS電晶體422與PMOS電晶體424的連接點輸出一輸出電壓（控制電壓）Vy。 若設電阻411的電阻值為R2，則電壓Vc以式（3）表示，該電壓Vc被供給至NMOS電晶體422的閘極。
Vc=VDD-I1×R2…（3）
電壓Vd以式（4）表示，被供給至PMOS電晶體424的閘極。
Vd=VDD-I1×R2-VGSN-|VGSP|…（4）
此處，將NMOS電晶體412的閘極-源極間電壓的絕對值設為|VGSN|，將PMOS電晶體413的閘極-源極間電壓的絕對值設為|VGSP|。 NMOS電晶體412與PMOS電晶體413的連接點的電壓Vx'以式（5）表示。
Vx'=VDD-I1×R2-VGSN…（5）
為了簡化說明，假設電阻411的電阻值R2被調整為，電壓Vx'與在具備控制電壓生成電路20a的輸出電路100的說明中所述的電壓Vx相等。若假設NMOS電晶體412、NMOS電晶體422的尺寸相等，PMOS電晶體413、PMOS電晶體424的尺寸相等，則各對經相同的閘極-源極間電壓而偏壓，從而流經相等的電流，而且，電壓Vx'與電壓Vy相等。
對於具備圖2所示的控制電壓生成電路20a的輸出電路100的動作中的第1狀態及第2狀態，由於在本例中亦同樣，因此對不同的第3狀態及第4狀態進行說明。
作為第3狀態，因電壓VGATE的減少造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20c的輸出的情況如前所述。當電壓Vy減少時，NMOS電晶體422的閘極-源極間電壓的絕對值進一步變大，NMOS電晶體422的汲極電流增加而進行動作，以抑制電壓Vy的減少。在具備本例的控制電壓生成電路20c的輸出電路100中，NMOS電晶體422的閘極-源極間電壓預先施加有電壓Vc與電壓Vx'的電位差。因而，可在電壓Vy的減少幅度少的狀態下使NMOS電晶體422的汲極電流增加。即，控制電壓生成電路20c抑制輸出電壓Vy減少的方向的變動的效果提高。
作為第4狀態，因電壓VGATE的增加造成的變動經由PMOS電晶體121的閘極-源極間電容而到達控制電壓生成電路20c的輸出的情況如前所述。當電壓Vy增加時，PMOS電晶體424的閘極-源極間電壓的絕對值進一步變大，PMOS電晶體424的汲極電流增加而進行動作，以抑制電壓Vy的增加。在具備本例的控制電壓生成電路20c的輸出電路100中，PMOS電晶體424的閘極-源極間電壓預先施加有電壓Vd與電壓Vx'的電位差。因而，可在電壓Vy的增加幅度少的狀態下使PMOS電晶體424的汲極電流增加。即，控制電壓生成電路20c抑制輸出電壓Vy增加的方向的變動的效果提高。
如此，由於輸出段20co的輸出為低阻抗，因此本例的控制電壓生成電路20c亦可抑制電壓Vy的變動。因而，與第1例的控制電壓生成電路20a同樣，輸出電路100可實現高速的開關動作。 以上，對本發明的實施形態進行了說明，但本發明並不限定於所述實施形態，當然可在不脫離本發明的主旨的範圍內進行各種變更。
例如，所述實施形態中，作為連接於輸出端子130的電晶體，對使用MOS電晶體的示例進行了說明，但亦可使用雙極電晶體（bipolar transistor）等。而且，所述實施形態中，亦可使用使PMOS電晶體與NMOS電晶體的極性反轉的電路結構。 而且，所述實施形態中，對於電壓Vx（Vx'）的生成，使用了電阻、NMOS電晶體、PMOS電晶體，但亦可使用二極體或齊納二極體，只要可生成規定的定電壓，其結構並不受限定。
20、20a、20b、20c‧‧‧控制電壓生成電路 20ao、20bo、20co‧‧‧控制電壓生成電路的輸出段 100‧‧‧輸出電路 101‧‧‧電源端子（第1電源端子） 102‧‧‧接地端子（第2電源端子） 111‧‧‧第1輸入端子 112‧‧‧第2輸入端子 121、122、124、224、324、413、424、612‧‧‧PMOS電晶體 123、222、322、412、422、616‧‧‧NMOS電晶體 130、614‧‧‧輸出端子 211、223、311、312、313、411、611、613‧‧‧電阻 212‧‧‧定電流源 221‧‧‧電容 600‧‧‧習知的輸出電路 601‧‧‧電源端子 602‧‧‧接地端子 610‧‧‧齊納二極體 615‧‧‧輸入端子 I1‧‧‧電流值 IN‧‧‧輸入信號 IN1‧‧‧第1輸入信號 IN2‧‧‧第2輸入信號 R1‧‧‧電阻值 t0、t1、t2、t3‧‧‧時刻 Va、Vb、Vc、Vd、VDD、VGATE、Vx、Vx'、Vy‧‧‧電壓 VTHP‧‧‧閾值電壓 Vz‧‧‧崩潰電壓
圖1是表示本發明的實施形態的輸出電路的電路圖。 圖2是表示本發明的實施形態的輸出電路的電路圖，是表示圖1的控制電壓生成電路的第1例的圖。 圖3是表示圖2的輸出電路的各節點的波形的圖。 圖4是表示本發明的實施形態的輸出電路的電路圖，是表示圖1的控制電壓生成電路的第2例的圖。 圖5是表示本發明的實施形態的輸出電路的電路圖，是表示圖1的控制電壓生成電路的第3例的圖。 圖6是習知的輸出電路的電路圖。 圖7是表示圖6的輸出電路的輸入信號IN與PMOS電晶體的閘極電壓的波形的圖。
20‧‧‧控制電壓生成電路
100‧‧‧輸出電路
101‧‧‧電源端子(第1電源端子)
102‧‧‧接地端子(第2電源端子)
111‧‧‧第1輸入端子
112‧‧‧第2輸入端子
121、122、124‧‧‧PMOS電晶體
123‧‧‧NMOS電晶體
130‧‧‧輸出端子
IN1‧‧‧第1輸入信號
IN2‧‧‧第2輸入信號
VGATE、Vy‧‧‧電壓

Claims (4)

  1. 一種輸出電路，其特徵在於包括：第1電源端子；第2電源端子；輸出端子；控制電壓生成電路，連接於所述第1電源端子與所述第2電源端子之間，生成控制電壓；第1導電型的第1金屬氧化物半導體電晶體，所述第1金屬氧化物半導體電晶體的閘極輸入有所述控制電壓，所述第1金屬氧化物半導體電晶體的源極的電壓以不成為第1規定電壓以下的方式被鉗位；第1導電型的第2金屬氧化物半導體電晶體，所述第2金屬氧化物半導體電晶體的閘極輸入有第1輸入信號，所述第2金屬氧化物半導體電晶體的源極連接於所述第1電源端子，所述第2金屬氧化物半導體電晶體的汲極連接於所述第1金屬氧化物半導體電晶體的源極；第2導電型的第3金屬氧化物半導體電晶體，所述第3金屬氧化物半導體電晶體的閘極輸入有第2輸入信號，所述第3金屬氧化物半導體電晶體的源極連接於所述第2電源端子，所述第3金屬氧化物半導體電晶體的汲極連接於所述第1金屬氧化物半導體電晶體的汲極；以及第1導電型的第4金屬氧化物半導體電晶體，所述第4金屬 氧化物半導體電晶體的源極連接於所述第1電源端子，所述第4金屬氧化物半導體電晶體的閘極連接於所述第1金屬氧化物半導體電晶體的源極，所述第4金屬氧化物半導體電晶體的汲極連接於所述輸出端子，根據所述第1輸入信號及所述第2輸入信號而受到驅動，以對所述輸出端子輸出一輸出信號，所述控制電壓生成電路吸收因所述第1輸入信號與所述第2輸入信號發生變化而產生的所述控制電壓的變動，以將所述控制電壓保持為第2規定電壓。
  2. 如申請專利範圍第1項所述的輸出電路，其中所述控制電壓生成電路包括：定電流源，一端連接於所述第2電源端子；第1電阻，一端連接於所述第1電源端子，另一端連接於所述定電流源的另一端；第2電阻，一端連接於所述第1電阻的另一端，另一端連接於所述第1金屬氧化物半導體電晶體的閘極；電容，一端連接於所述第1電源端子，另一端連接於所述第2電阻的一端；第2導電型的第5金屬氧化物半導體電晶體，所述第5金屬氧化物半導體電晶體的閘極連接於所述第1電阻的另一端，所述第5金屬氧化物半導體電晶體的汲極連接於所述第1電源端子，所述第5金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極；以及 第1導電型的第6金屬氧化物半導體電晶體，所述第6金屬氧化物半導體電晶體的閘極連接於所述第1電阻的另一端，所述第6金屬氧化物半導體電晶體的汲極連接於所述第2電源端子，所述第6金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極。
  3. 如申請專利範圍第1項所述的輸出電路，其中所述控制電壓生成電路包括：定電流源，一端連接於所述第2電源端子；第1電阻、第2電阻及第3電阻，依序串聯連接於所述第1電源端子與所述定電流源的另一端之間；第4電阻，一端連接於所述第2電阻與所述第3電阻的連接點，另一端連接於所述第1金屬氧化物半導體電晶體的閘極；電容，一端連接於所述第1電源端子，另一端連接於所述第2電阻與所述第3電阻的連接點；第2導電型的第5金屬氧化物半導體電晶體，所述第5金屬氧化物半導體電晶體的閘極連接於所述第1電阻與所述第2電阻的連接點，所述第5金屬氧化物半導體電晶體的汲極連接於所述第1電源端子，所述第5金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極；以及第1導電型的第6金屬氧化物半導體電晶體，所述第6金屬氧化物半導體電晶體的閘極連接於所述第3電阻與所述定電流源的連接點，所述第6金屬氧化物半導體電晶體的汲極連接於所述 第2電源端子，所述第6金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極。
  4. 如申請專利範圍第1項所述的輸出電路，其中所述控制電壓生成電路包括：定電流源，一端連接於所述第2電源端子；第1導電型的第5金屬氧化物半導體電晶體，共連的所述第5金屬氧化物半導體電晶體的汲極與閘極連接於所述定電流源的另一端；第2導電型的第6金屬氧化物半導體電晶體，所述第6金屬氧化物半導體電晶體的汲極與閘極共連，所述第6金屬氧化物半導體電晶體的源極連接於所述第5金屬氧化物半導體電晶體的源極；第1電阻，一端連接於所述第6金屬氧化物半導體電晶體的汲極，另一端連接於所述第1電源端子；第1導電型的第7金屬氧化物半導體電晶體，所述第7金屬氧化物半導體電晶體的閘極連接於所述第5金屬氧化物半導體電晶體的閘極，所述第7金屬氧化物半導體電晶體的汲極連接於所述第2電源端子，所述第7金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極；以及第2導電型的第8金屬氧化物半導體電晶體，所述第8金屬氧化物半導體電晶體的閘極連接於所述第6金屬氧化物半導體電晶體的閘極，所述第8金屬氧化物半導體電晶體的汲極連接於所 述第1電源端子，所述第8金屬氧化物半導體電晶體的源極連接於所述第1金屬氧化物半導體電晶體的閘極。
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