JP7338985B2

JP7338985B2 - 駆動回路

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Publication number: JP7338985B2
Application number: JP2019027772A
Authority: JP
Inventors: 猛昭横田
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2019-02-19
Filing date: 2019-02-19
Publication date: 2023-09-05
Anticipated expiration: 2039-02-19
Also published as: JP2020136895A

Description

本発明は、２値信号に応動して負荷を駆動する駆動回路に係り、特に位相補償用のコンデンサを有する駆動回路に関する。

駆動回路は、コントローラ、信号処理回路あるいはロジック回路のように比較的小さな電力で信号を発生する信号発生回路と負荷との間に介在するインタフェース回路であり、信号発生回路に代わって電力の大きな信号を負荷に供給する。

従来から、様々な用途の駆動回路に演算増幅器が用いられている。演算増幅器は、内部が複数段（一般的には入力段、利得段、出力段）に分かれており、各段に１個または複数個のトランジスタを設け、安定動作のために負帰還ループを付けている。

演算増幅器の中には、増幅率を効率よく上げるために、入力段の差動対（一対のトランジスタ）に別の一対のトランジスタをカスコード接続するものがある。この場合、カスコード回路の一対のトランジスタがたとえばＭＯＳＦＥＴであるとすると、典型的には、両ＭＯＳＦＥＴのソースを差動対の出力端子にそれぞれ接続し、両ＭＯＳＦＥＴのゲートを共通接続してそれらに所定のバイアス電圧を印加し、両ＭＯＳＦＥＴのドレインを定電流源または抵抗等の電流バイアス回路を介して電源電圧端子にそれぞれ接続し、両ＭＯＳＦＥＴのドレインから差動の出力を取り出すようにしている（たとえば特許文献１，２）。また、図示省略するが、両ＭＯＳＦＥＴのゲートを共通接続したうえで一方（基準側）のＭＯＳＦＥＴのドレインに短絡接続し、他方のＭＯＳＦＥＴのドレインからシングルの出力を取り出すことも可能である。

一般に、演算増幅器は、大きな利得と所望の入出力特性が得られやすい反面、高域の周波数で不所望に発振しやすい性質がある。この発振を防止するためには、位相遅れ１８０°の周波数で負帰還のゲインを１以下にする必要があり、そのための手段として位相遅れを調整できる位相補償用のコンデンサが用いられている。

通常、内蔵型の位相補償コンデンサは増幅段に設けられる。上記のようなカスコード型の演算増幅器では、カスコード回路内の上記一対のＭＯＳＦＥＴのドレイン間に位相補償コンデンサが設けられる。

特開２００９－２２５０９５号公報特開２０１０－２６３５７９号公報

たとえばＰＷＭ（パルス幅変調）方式の駆動のように周波数の高いパルスまたは２値信号を扱う駆動回路は、出力の立ち上がり速度いわゆるスルーレートが重要であり、スルーレートが十分に高くないと、入力パルスに対する出力パルスの応答速度が不足して、出力パルスの波形にひずみが生じ、たとえばＬＥＤ（発光ダイオード）等のＰＷＭ駆動においては調光周波数や調光デューティのダイナミックレンジが制限される。

この点に関して、従来の駆動回路は、上記のようにそれぞれの制御端子が共通接続される増幅用の一対のトランジスタを備えて両トランジスタの出力端子の間に位相補償用のコンデンサを設ける場合には、入力の２値信号に応じてオン・オフ動作が切り替わる際にそのコンデンサで不所望な充放電が行われることになって、増幅段の出力ひいては出力段の駆動出力の立ち上がりに遅延が生じて、スルーレートが低下するという課題があった。

本発明は、かかる従来技術の課題を解決するものであり、増幅部にそれぞれの制御端子が共通接続される一対の増幅用トランジスタの出力端子間に位相補償用のコンデンサを設ける構成において、スルーレートを大きく向上させる駆動回路を提供する。

本発明の第１の観点における駆動回路は、外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に所定の駆動電圧または駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電圧または駆動電流の供給を絶つ駆動回路であって、第１および第２の入力電圧の差に応じた一対の出力を生成する入力回路と、前記第１の入力電圧に対応する前記入力回路の第１の出力端子と第１の電源電圧端子との間に設けられ、その制御端子と出力端子とが短絡されている増幅用の第１のトランジスタと、前記第２の入力電圧に対応する前記入力回路の第２の出力端子と前記第１の電源電圧端子との間に設けられ、その制御端子が前記第１のトランジスタの制御端子に接続されている増幅用の第２のトランジスタと、その第１の電極が前記第１のトランジスタの出力端子に接続され、その第２の電極が前記第２のトランジスタの出力端子に接続されている位相補償用のコンデンサと、その入力端子が前記第２のトランジスタの出力端子に接続され、その出力端子が前記負荷に接続されている出力回路と、前記第２のトランジスタの出力端子と第２の電源電圧端子との間に設けられている第１のスイッチと、前記第２のトランジスタの出力端子と前記第２の電源電圧端子との間に前記第１のスイッチと直列接続で設けられ、前記コンデンサに対して一定のバイアス電圧を与えるための電圧降下を発生する電圧バイアス素子とを有し、前記２値信号の論理値が前記第２の論理値である時は、前記第１のスイッチがオン状態になって、前記電圧バイアス素子より前記出力回路に前記駆動電圧または駆動電流を出力させるには至らない前記バイアス電圧が前記コンデンサの第２の電極、前記第２のトランジスタの出力端子および前記出力回路の入力端子に印加されるとともに、前記コンデンサの第１の電極の電位が前記バイアス電圧と等しい値または第２の電極の電位より前記第２の電源電圧端子の電位側にずれた一定の値に保持され、前記２値信号の論理値が前記第１の論理値である時は、前記第１のスイッチがオフ状態になって、前記出力回路が前記第２のトランジスタの出力電圧に応じて前記駆動電圧または駆動電流を出力する。

上記構成の駆動回路においては、駆動電圧または駆動電流の出力を停止している期間中に、電圧バイアス素子より位相補償コンデンサの第２の電極に一定のバイアス電圧が印加されるとともに、位相補償コンデンサの第１の電極の電位が第２の電極の電位と等しい値または第２の電極の電位より第２の電源電圧端子の電位側にずれた一定の値に保持される。これにより、駆動電圧または駆動電流の出力を開始または再開する際に、位相補償コンデンサが放電を起こすことなく第２のトランジスタの出力電圧がバイアス電圧の値から所期の立ち上がりまたは立ち下げを開始し、あるいは位相補償コンデンサが放電してもそれによって第２のトランジスタの出力電圧におけるバイアス電圧の値からの所期の立ち上がりまたは立ち下がりが一層強められる。

本発明の第２の観点における駆動回路は、外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、一定の基準電圧と前記駆動電流の瞬時値を表す電流センス電圧とを入力し、両入力電圧の誤差に応じたシングルの出力を発生する増幅回路と、前記増幅回路に設けられ、そのゲートとドレインとが短絡されている増幅用の第１のＭＯＳＦＥＴと、前記増幅回路に設けられ、そのゲート端子が前記第１のＭＯＳＦＥＴのゲートに接続されている増幅用の第２のＭＯＳＦＥＴと、その第１の電極が前記第１のＭＯＳＦＥＴのドレインに接続され、その第２の電極が前記第２のＭＯＳＦＥＴのドレインに接続されている位相補償用のコンデンサと、そのゲートが前記第２のＭＯＳＦＥＴのドレインに接続されているドライブ用または出力用の第３のＭＯＳＦＥＴと、前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記第３のＭＯＳＦＥＴをオフ状態に保持しつつ前記コンデンサの第２の電極、電圧降下に応じた一定のバイアス電圧を前記第２のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのゲートに印加し、前記２値信号の論理値が前記第１の論理値である時は、前記バイアス電圧を発生しないで、前記第２のＭＯＳＦＥＴのドレイン電圧を前記第３のＭＯＳＦＥＴのゲートに直接入力させる電圧バイアス回路と、前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は前記コンデンサの第１の電極の電位が第２の電極の電位と等しい値または第２の電極の電位より前記バイアス電圧のバイアス方向とは逆方向にずれた一定の値に保持されるように前記第１のＭＯＳＦＥＴに電流バイアスをかけ、前記２値信号の論理値が前記第１の論理値である時は、前記駆動電流の電流値に応じて変化する電流が前記第１のＭＯＳＦＥＴを流れるように前記第１のＭＯＳＦＥＴに電流バイアスをかける電流バイアス回路とを有する。

上記構成の駆動回路においては、駆動電流の出力を停止している期間中に、電圧バイアス回路より位相補償コンデンサの第２の電極に一定のバイアス電圧が印加される一方で、電流バイアス回路により位相補償コンデンサの第１の電極の電位が第２の電極の電位と等しい値または第２の電極の電位よりバイアス電圧のバイアス方向とは逆方向にずれた一定の値に保持される。これにより、駆動電流の出力を開始または再開する際に、位相補償コンデンサが放電を起こすことなく第２のＭＯＳＦＥＴのドレイン電圧および第３のＭＯＳＦＥＴのゲート電圧がバイアス電圧の値から所期の立ち上がりまたは立ち下げを開始し、あるいは位相補償コンデンサが放電してもそれによって第２のＭＯＳＦＥＴのドレイン電圧ないし第３のＭＯＳＦＥＴのゲート電圧におけるバイアス電圧の値からの所期の立ち上がりまたは立ち下がりが一層強められる。

本発明の第３の観点における駆動回路は、外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、一定の基準電圧と前記駆動電流の瞬時値を表す電流センス電圧とを入力し、両入力信号の誤差に応じたシングルの出力を発生する増幅回路と、前記増幅回路に設けられ、そのゲートとドレインとが短絡されている増幅用の第１のＭＯＳＦＥＴと、前記増幅回路に設けられ、そのゲート端子が前記第１のＭＯＳＦＥＴのゲートに接続されている増幅用の第２のＭＯＳＦＥＴと、その第１の電極が前記第１のＭＯＳＦＥＴのドレインに接続され、その第２の電極が前記第２のＭＯＳＦＥＴのドレインに接続されている位相補償用のコンデンサと、そのゲートが前記第２のＭＯＳＦＥＴのドレインに接続されているドライブ用または出力用の第３のＭＯＳＦＥＴと、前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記第３のＭＯＳＦＥＴをオフ状態に保持しつつ前記コンデンサの第２の電極、電圧降下に応じた一定のバイアス電圧を前記第２のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのゲートに印加し、前記２値信号の論理値が前記第１の論理値である時は、前記バイアス電圧を発生しないで、前記第２のＭＯＳＦＥＴのドレイン電圧を前記第３のＭＯＳＦＥＴのゲートに直接入力させる電圧バイアス回路と、前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記増幅回路から独立して前記電圧バイアス回路に一定の電流を供給し、前記２値信号の論理値が前記第１の論理値である時は、前記電圧バイアス回路への電流供給を断つ電流供給回路とを有する。

上記構成の駆動回路においては、駆動電流の出力を停止している期間中に、電圧バイアス素子より位相補償コンデンサの第２の電極に一定のバイアス電圧が印加され、増幅回路から独立している電流供給回路より電圧バイアス素子に供給されることによりバイアス電圧の電圧値が増大する方向に任意に調整される。駆動電流の出力を開始または再開する際には、第２のＭＯＳＦＥＴのドレイン電圧および第３のＭＯＳＦＥＴのゲート電圧における所期の立ち上がりまたは立ち下げを任意調整可能なバイアス電圧の値から開始させることができる。

本発明の駆動回路によれば、上記のような構成および作用により、増幅部にそれぞれの制御端子が共通接続される一対の増幅用トランジスタの出力端子間に位相補償用のコンデンサを設ける構成において、スルーレートを大きく向上させることができる。

本発明における駆動回路の典型的な使用形態を示すブロック図である。一実施形態における駆動回路の構成を示す回路図である。上記実施形態の駆動回路における各部の波形を示す波形図である。比較例の駆動回路の構成を示す回路図である。比較例の駆動回路における各部の波形を示す波形図である。第２の実施形態における駆動回路の構成を示す回路図である。

以下、添付図を参照して本発明の好適な実施形態を説明する。
［本発明における駆動回路の使用形態］

図１に示すように、本発明における駆動回路１０は、典型的には、２値信号発生回路１２と負荷１４との間に介在して使用される。２値信号発生回路１２は、たとえばＰＷＭ信号、オン・オフ信号、ディジタル信号等のような任意の２値信号ＣＳを所定の電力（通常は比較的小さい電力）で発生する。駆動回路１０は、２値信号発生回路１２からの２値信号ＣＳを入力し、その２値信号ＣＳに対応した２値レベルまたはパルスの出力を所要の電力で負荷１４に供給する。

ここで、駆動回路１０の負荷１４に対する駆動様式には定電圧駆動型と定電流駆動型の２種類がある。定電圧駆動型の場合は、２値信号ＣＳがＨレベルになっている期間中に駆動回路１０より負荷１４に一定の電圧レベルを有する駆動電圧ＤＶが供給され、２値信号ＣＳがＬレベルになっている期間中は駆動電圧ＤＶの供給が絶たれる。定電流駆動型の場合は、２値信号ＣＳがＨレベルになっている期間中に駆動回路１０より負荷１４に一定の電流値を有する駆動電流ＤＩが供給され、２値信号ＣＳがＬレベルになっている期間中は駆動電流ＤＩの供給が絶たれる。２値信号ＣＳの２値論理と駆動出力（ＤＶ，ＤＩ）の２値論理とを逆にする関係（反転関係）も可能である。

定電流駆動型には、図１の（ａ）のように駆動回路１０から負荷１４に駆動電流ＤＩを流し込む方式（ソース型）と、図１の（ｂ）のように電源から負荷１４を介して駆動回路１０側に駆動電流ＤＩを引き込む方式（シンク型）とがある。たとえば、ＬＥＤをＰＷＭ方式で駆動する場合は、引き込み（シンク）の定電流駆動型が多く用いられている。

本発明における駆動回路１０は、好ましくは集積回路として構築され、２値信号発生回路１２から完全に独立していてもよく、あるいは共通の半導体チップ上に２値信号発生回路１２と一体的に搭載されてもよい。

［第１の実施形態における駆動回路の構成］

図２に、本発明の第１の実施形態における駆動回路１０の回路構成を示す。この駆動回路１０は、引き込み（シンク型）の定電流駆動に用いられるＣＭＯＳ駆動回路として構成されている。この駆動回路１０は、主な構成要素として、入力回路２０、利得回路２２、出力回路２４、位相補償用コンデンサ２５、スイッチ２６，２８、電圧バイアス素子３０を有している。

この駆動回路１０の制御信号入力端子１０(IN)には、２値信号発生回路１２（図１）より上記のような２値信号たとえばＰＷＭ信号ＣＳが入力される。駆動回路１０の出力端子１０(OUT)は、負荷１４を介して正極性の駆動用電源電圧Ｖ_ＣＣを与える電源端子に接続される。

入力回路２０において、一対のＰ型ＭＯＳＦＥＴ３２，３４は略同じ構成および特性を有し、１個の差動対を構成している。より詳しくは、両Ｐ型ＭＯＳＦＥＴ３２，３４のそれぞれのソースが共通接続され、正極性の一定の電源電圧Ｖ_ＤＤを与える第１の電源電圧端子（以下、「正極電源端子」と称する。）に定電流源３５を介して接続されている。両Ｐ型ＭＯＳＦＥＴ３２，３４のそれぞれのドレインは略同じ構成および特性を有する定電流源３６，３８を介してグランド電位の第２の電源電圧端子（以下、「グランド端子」と称する。）に接続されている。そして、一方（基準側）のＰ型ＭＯＳＦＥＴ３２のゲートには基準電圧源４０より予め設定された一定の電圧値を有する基準電圧Ｖ_Ｓが入力され、他方のＰ型ＭＯＳＦＥＴ３４のゲートにはモニタ抵抗４２より駆動電流ＤＩの電流値（瞬時値）Ｉ_Ｍを表す電流センス電圧Ｖ_Ｍがフィードバック信号として入力される。

利得回路２２は入力回路２０と組み合わせて誤差増幅回路を構成している。利得回路２２において、それぞれのゲートが共通接続されている増幅用の一対のＮ型ＭＯＳＦＥＴ４４，４６は略同じ構成および特性を有し、カスコード回路を構成している。この実施形態では、両Ｎ型ＭＯＳＦＥＴ４４，４６が入力回路２０の差動対（３２，３４）に折り返し式でカスコード接続されている。

より詳しくは、一方のＮ型ＭＯＳＦＥＴ４４のソースは、入力回路２０の差動対（３２，３４）の第１の出力端子であるＰ型ＭＯＳＦＥＴ３２のドレインに接続されるとともに、定電流源３６を介してグランド端子に接続されている。このＮ型ＭＯＳＦＥＴ４４は、そのドレインが定電流源４８を介して正極電源端子に接続されるとともに、ゲートに短絡接続されている。

他方のＮ型ＭＯＳＦＥＴ４６は、そのゲートがＮ型ＭＯＳＦＥＴ４４のゲートに共通接続されたうえで、Ｎ型ＭＯＳＦＥＴ４４のドレインに接続されている。Ｎ型ＭＯＳＦＥＴ４６のソースは、入力回路２０の差動対（３２，３４）の第２の出力端子であるＰ型ＭＯＳＦＥＴ３４のドレインに接続されるとともに、定電流源３８を介してグランド端子に接続されている。Ｎ型ＭＯＳＦＥＴ４６のドレインは、定電流源５０を介して正極電源端子に接続されるとともに、利得回路２２のシングル出力端子として、出力回路２４のドライバ段のＮ型ＭＯＳＦＥＴ５２のゲートに直接接続されている。なお、両定電流源４８，５０は略同じ構成および特性を有している。

位相補償用コンデンサ２５は、両Ｎ型ＭＯＳＦＥＴ４４，４６のドレインまたは出力端子の間に設けられている。すなわち、位相補償用コンデンサ２５の一方の電極２５ａがＮ型ＭＯＳＦＥＴ４４のドレインに接続され、他方の電極２５ｂがＮ型ＭＯＳＦＥＴ４６のドレインに接続されている。

出力回路２４において、ドライブ段のＮ型ＭＯＳＦＥＴ５２は、ソースフォロア回路を構成しており、そのドレインが正極電源端子に接続される一方で、ソースが定電流源５４を介してグランド端子に接続されるとともに、出力段のＮ型ＭＯＳＦＥＴ５６のゲートに接続されている。Ｎ型ＭＯＳＦＥＴ５２のゲートは、上記のように利得回路２２の出力端子であるＮ型ＭＯＳＦＥＴ４６のドレインに接続されている。

出力段のＮ型ＭＯＳＦＥＴ５６は、そのドレインが駆動回路１０の出力端子１０(OUT)を介して負荷１４に接続され、そのソースがモニタ抵抗４２を介してグランド端子に接続されている。Ｎ型ＭＯＳＦＥＴ５６のソースとモニタ抵抗４２との間のノードＭは、入力回路２０のＰ型ＭＯＳＦＥＴ３４のゲートに帰還ループを介して接続されている。

上記のように構成された入力回路２０、利得回路２２および出力回路２４は、基準電圧源４０およびモニタ抵抗４２を伴って、負荷１４に供給される駆動電流ＤＩの電流瞬時値Ｉ_Ｍを基準電圧Ｖ_Ｓに応じた設定電流値Ｉ_Ｓに一致させるための定電流回路５８を形成している。

この定電流回路５８において、定電流源３５，３６，３８は差動対のＰ型ＭＯＳＦＥＴ３２，３４に対する電流バイアス回路として機能し、定電流源４８，５０，３６，３８はカスコード回路のＮ型ＭＯＳＦＥＴ４４，４６に対する電流バイアス回路として機能する。これらの定電流源３５，３６，３８，４８，５０は、たとえば１個のＭＯＳＦＥＴに一定のゲートバイアス電圧を与えて構成してよく、あるいは抵抗素子もしくはカレントミラー回路で構成することも可能である。

いま、負荷１４に電流値Ｉ_Ｍの駆動電流ＤＩが流れているとすると、Ｖ_Ｍ＝Ｒ42×Ｉ_Ｍで表される電流センス電圧Ｖ_ＭがノードＭに得られる。ここで、Ｒ42はモニタ抵抗４２の抵抗値である。この電流センス電圧Ｖ_Ｍは、ノードＭからフィードバック信号として入力回路２０のＰ型ＭＯＳＦＥＴ３４のゲートに与えられる。一方、基準側のＰ型ＭＯＳＦＥＴ３２のゲートには基準電圧源４０より基準電圧Ｖ_Ｓが入力されている。

差動対の両入力電圧（Ｖ_Ｓ，Ｖ_Ｍ）が等しい値で安定しているときは、両Ｐ型ＭＯＳＦＥＴ３２，３４に電流量の等しいドレイン電流が流れ、カスコード回路の両Ｎ型ＭＯＳＦＥＴ４４，４６にも電流量の等しいドレイン電流が流れる。

しかし、電流センス電圧Ｖ_Ｍが基準電圧Ｖ_Ｓより低い（つまり駆動電流ＤＩの電流値Ｉ_Ｍが設定電流値Ｉ_Ｓより小さい）ときは、入力回路２０ではＰ型ＭＯＳＦＥＴ３４のゲート電圧が低下してドレイン電流が増加し、これによって利得回路２２ではＮ型ＭＯＳＦＥＴ４６のソース電圧が上昇してドレイン電流が減少し、ドレイン電圧が上昇する。Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧（利得回路２２の出力電圧）が上昇すると、出力回路２４ではドライブ用Ｎ型ＭＯＳＦＥＴ５２の出力電圧が同様に上昇して、出力用Ｎ型ＭＯＳＦＥＴ５６のドレイン電流つまり駆動電流ＤＩの電流値Ｉ_Ｍが増大する。

電流センス電圧Ｖ_Ｍが基準電圧Ｖ_Ｓより高いとき（つまり駆動電流ＤＩの電流値Ｉ_Ｍが設定電流値Ｉ_Ｓより大きい）ときは、入力回路２０ではＰ型ＭＯＳＦＥＴ３４のゲート電圧が上昇してそのドレイン電流が減少し、これによって利得回路２２ではＮ型ＭＯＳＦＥＴ４６のソース電圧が低下してドレイン電流が増加し、ドレイン電圧が下がる。Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧が下がると、ドライブ用Ｎ型ＭＯＳＦＥＴ５２の出力電圧が同様に下がり、出力用Ｎ型ＭＯＳＦＥＴ５６のドレイン電流（駆動電流）ＤＩの電流値Ｉ_Ｍが減少する。

このように、負荷１４に駆動電流ＤＩが流れる時は、定電流回路５８が演算増幅器の負帰還動作を利用して、駆動電流ＤＩの電流値（瞬時値）Ｉ_Ｍを基準電圧Ｖ_Ｓに応じた設定電流値Ｉ_Ｓに一致させるようになっている。

位相補償用のコンデンサ２５は、定電流回路５８が負帰還動作を行う際の発振を防止するためのものである。このコンデンサ２５の静電容量は、可及的に広いダイナミックレンジを確保しつつ発振またはリンギングの発生を確実に防止できるほどの位相余裕が得られる最適な値に選定される。

この駆動回路１０において、利得回路２２の出力端子であるＮ型ＭＯＳＦＥＴ４６のドレインとグランド端子との間に直列接続で設けられているスイッチ２６および電圧バイアス素子３０は、位相補償コンデンサ２５に対する電圧バイアス回路６２を構成している。

スイッチ２６は、本来的には、ＰＷＭ信号ＣＳのデューティ比に応じて定電流回路５８を間欠的に動作させるために設けられている。ＰＷＭ信号ＣＳがＨレベルのときは、スイッチ２６がオフして定電流回路５８をイネーブル（作動）状態に切り替え、ＰＷＭ信号ＣＳがＬレベルのときは、スイッチ２６がオンして定電流回路５８をディセーブル（停止）状態に切り替えるようになっている。

この実施形態におけるスイッチ２６は、Ｎ型ＭＯＳＦＥＴからなり、そのソースがグランド端子に接続され、そのドレインが電圧バイアス素子３０を介して位相補償コンデンサ２５の第２電極２５ｂ、利得回路２２のＮ型ＭＯＳＦＥＴ４６のドレインおよび出力回路２４のドライブ用Ｎ型ＭＯＳＦＥＴ５２のゲートに接続されている。スイッチ２６のゲート端子には、インバータ回路６０を介して制御信号入力端子１０(IN)が接続されている。

電圧バイアス素子３０は、スイッチ２６がオンしている間（駆動回路１０が駆動電流ＤＩの出力を停止している間）、位相補償コンデンサ２５の第２電極２５ｂ、利得回路２２のＮ型ＭＯＳＦＥＴ４６のドレインおよび出力回路２４のドライブ用Ｎ型ＭＯＳＦＥＴ５２のゲートに一定のバイアス電圧を印加するためのものである。

この実施形態における電圧バイアス素子３０は、ダイオード接続されたＮ型ＭＯＳＦＥＴによって構成されている。このＮ型ＭＯＳＦＥＴは、好ましくは利得回路２２の基準側Ｎ型ＭＯＳＦＥＴ４４，４６と略同一の構成および特性を有している。電圧バイアス素子３０に電流が流れるときは、電圧バイアス素子（Ｎ型ＭＯＳＦＥＴのゲート・ソース間）３０で電圧降下が生じる。この電圧降下は、ダイオードの順方向電圧と同じであり、電流に対して略対数関数的に依存する電圧値を有する。電圧バイアス回路６２（２６，３０）の詳しい作用は後述する。

入力回路２０の基準側出力端子（Ｐ型ＭＯＳＦＥＴ３２のドレイン）とグランド端子との間に設けられているスイッチ２８は、駆動電流ＤＩの出力を停止している間だけ利得回路２２の基準側Ｎ型ＭＯＳＦＥＴ４４に対して電流バイアス回路の一部を構成する。この実施形態におけるスイッチ２８は、Ｎ型ＭＯＳＦＥＴからなり、そのソースがグランド端子に接続され、そのドレインがＮ型ＭＯＳＦＥＴ４４のソースに接続されている。スイッチ２８のゲートには、インバータ回路６０を介して制御信号入力端子１０(IN)が接続されている。スイッチ２８の作用についても後に詳しく説明する。

［実施形態における駆動回路の作用］

以下、図３を参照して、この駆動回路１０の作用を説明する。２値信号発生回路１２（図１）より制御信号入力端子１０(IN)に与えられるＰＷＭ信号ＣＳは、一定の周波数と可変のデューティ比でＨレベルとＬレベルとを交互に繰り返す。

ＰＷＭ信号ＣＳがＬレベルになっている期間（駆動電流ＤＩの出力を停止している期間）中は、両スイッチ２６，２８のいずれもオンする。この場合、各スイッチ２６，２８をそれぞれ構成しているＮ型ＭＯＳＦＥＴは飽和状態でオンするので、それらの電圧降下は実質的にゼロとみなすことができる。

スイッチ２６がオンしている時は、正極電源端子から定電流源５０、電圧バイアス素子３０およびオン状態のスイッチ２６を通ってグランド端子に至る電流路（以下、「電流路Ｂ」と称する。）が形成され、この電流路Ｂに一定の電流ＢＩが流れる。この時、電圧バイアス素子３０で電圧降下が発生し、その電圧降下がバイアス電圧Ｖ_Ｂとして位相補償コンデンサ２５の第２電極２５ｂに印加される。こうして、位相補償コンデンサ２５の第２電極２５ｂはバイアス電圧Ｖ_Ｂに等しい電位に保持される。そして、利得回路２２の出力であるＮ型ＭＯＳＦＥＴ４６のドレイン電圧もバイアス電圧Ｖ_Ｂに保持される。

また、電圧バイアス素子３０より発生されるバイアス電圧Ｖ_Ｂは出力回路２４のドライブ用Ｎ型ＭＯＳＦＥＴ５２のゲート端子にも印加される。しかし、バイアス電圧Ｖ_ＢはＮ型ＭＯＳＦＥＴ５２のしきい値電圧より低い値に設定されるため、Ｎ型ＭＯＳＦＥＴ５２はオフ状態に保持される。このため、出力用Ｎ型ＭＯＳＦＥＴ５６より駆動電流ＤＩは出力されず、モニタ電圧Ｖ_Ｍはゼロである。このとき、入力回路２０では、電圧センス電圧Ｖ_Ｍを入力するＰ型ＭＯＳＦＥＴ３４が定電流源３５より供給される電流の殆どを流し、基準側Ｐ型ＭＯＳＦＥＴ３２は電流をほとんど流さない。もっとも、利得回路２２の両Ｎ型ＭＯＳＦＥＴ４４，４６は、入力回路２０の入出力状態とは関係なく、以下に述べるようにオン状態の両スイッチ２６，２８によって一定のバイアス状態に保持される。

スイッチ２８がオンしている時は、正極電源端子から定電流源４８、Ｎ型ＭＯＳＦＥＴ４４およびオン状態の第２のスイッチ２８を通ってグランド端子に至る電流路（以下、「電流路Ａ」と称する。）が形成され、この電流路Ａに一定の電流ＡＩが流れる。この時、Ｎ型ＭＯＳＦＥＴ４４は、そのドレインとゲートが短絡接続されているので、電圧バイアス素子３０と同様にダイオード接続されたＭＯＳＦＥＴとして動作する。これにより、位相補償コンデンサ２５の第１電極２５ａは、Ｎ型ＭＯＳＦＥＴ４４のゲート・ソース間に発生する電圧降下Ｖ_Ａに等しい電位に保持される。

ここで、Ｎ型ＭＯＳＦＥＴ４４と電圧バイアス素子３０のＮ型ＭＯＳＦＥＴとは略同一の構成および特性を有しているので、Ｎ型ＭＯＳＦＥＴ４４の電圧降下Ｖ_Ａと電圧バイアス素子３０の電圧降下（バイアス電圧）Ｖ_Ｂとは略等しい関係にある。

こうして、ＰＷＭ信号ＣＳがＬレベルになっている期間（駆動電流ＤＩの出力を停止している期間）中は、利得回路２２の位相補償コンデンサ２５を挟んで左右対称の２つの電流路Ａ，Ｂに略等しい電流ＡＩ，ＢＩがそれぞれ流れ、位相補償コンデンサ２５の両電極２５ａ，２５ｂは略等しい電位に保持される。このとき、位相補償コンデンサ２５の充電電圧ないし充電電荷は略ゼロである。

ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わると（図３の時点ｔ_a，ｔ_c）、両スイッチ（Ｎ型ＭＯＳＦＥＴ）２６，２８はそれまでのオン状態からオフ状態に切り替わる。

スイッチ２６がオフすると、電流路Ｂに電流ＢＩが流れなくなって、電圧バイアス素子３０からバイアス電圧Ｖ_Ｂは発生されず、電圧バイアス回路６２（２６，３０）は利得回路２２、位相補償コンデンサ２５および出力回路２４から電気的に遮断または隔離される。代わって、正極電源端子から定電流源５０、Ｎ型ＭＯＳＦＥＴ４６および定電流源３８を通って、Ｎ型ＭＯＳＦＥＴ４６に対する本来のバイアス電流が流れるようになる。そして、Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧がそのまま直接にドライブ用Ｎ型ＭＯＳＦＥＴ５２のゲートに印加されるようになる。

一方、スイッチ２８もオフすることで、電流路Ａで電流ＡＩが流れなくなり、代わって正極電源端子から定電流源４８、Ｎ型ＭＯＳＦＥＴ４４および定電流源３６を通って、Ｎ型ＭＯＳＦＥＴ４４に対する本来のバイアス電流が流れるようになる。

こうして入力回路２０、利得回路２２および出力回路２４の間で相互に入出力関係が結ばれ、定電流回路５８が負帰還動作を再開する。そして、モニタ抵抗４２より発生される電流センス電圧Ｖ_Ｍを基準電圧Ｖ_Ｓに一致させるように（つまり駆動電流ＤＩを設定電流値Ｉ_Ｓまで立ち上げるように）、定電流回路５８の各部が動作する。

この場合、位相補償コンデンサ２５においては、ＰＷＭ信号ＣＳがＬレベルの期間（両スイッチ２６，２８がオン状態の期間）中に両電極２５ａ，２５ｂが略等しい電位に保持されていたので（充電電荷はゼロなので）、ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わった直後（両スイッチ２６，２８がオン状態からオフ状態に切り替わった直後）に、放電が起こらない。

これによって、定電流源５０の出力端子ないしＮ型ＭＯＳＦＥＴ４６のドレインから位相補償コンデンサ２５に電流（放電電流）が流れず、Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧がそれまでの安定値Ｖ_Ｂ（Ｖ_Ｂ＞０）から鋭く立ち上がる。出力回路２４では、ドライブ用Ｎ型ＭＯＳＦＥＴ５２がＮ型ＭＯＳＦＥＴ４６のドレイン電圧の立ち上がりに応動して遅滞なく出力用Ｎ型ＭＯＳＦＥＴ５６の駆動を開始し、駆動電流ＤＩをゼロから設定電流値Ｉ_Ｓまで一瞬に立ち上げる。

なお、利得回路２２では、両Ｎ型ＭＯＳＦＥＴ４４，４６のゲートが共通接続されたうえで基準側Ｎ型ＭＯＳＦＥＴ４４のドレインに接続されているので、出力側Ｎ型ＭＯＳＦＥＴ４６のドレイン電流が基準側Ｎ型ＭＯＳＦＥＴ４４のドレイン電流に追従して変化する。詳細には、ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わった直後は入力回路２０の基準側Ｐ型ＭＯＳＦＥＴ３２のドレイン電流が小さいために利得回路２２では基準側Ｎ型ＭＯＳＦＥＴ４４に大きなドレイン電流が流れ、これに追従して出力側Ｎ型ＭＯＳＦＥＴ４６にも大きなドレイン電流が流れる。そして、電流センス電圧Ｖ_Ｍの上昇に伴って、入力回路２０の基準側Ｐ型ＭＯＳＦＥＴ３２のドレイン電流が増加するために利得回路２２では基準側Ｎ型ＭＯＳＦＥＴ４４のドレイン電流が減少し、これに追従して出力側Ｎ型ＭＯＳＦＥＴ４６のドレイン電流も減少する。ＭＯＳＦＥＴ４４，４６の双方とも、それぞれのドレイン電流が減少するにつれて、それぞれのドレイン電圧が上昇する。こうして、位相補償コンデンサ２５の両電極２５ａ，２５ｂの電位は、ＰＷＭ信号ＣＳがＬレベルの時の安定値Ｖ_Ａ，Ｖ_Ｂ（Ｖ_Ａ≒Ｖ_Ｂ）からＰＷＭ信号ＣＳがＨレベルの時の安定値Ｖ_ａ，Ｖ_ｂ（Ｖ_ａ≒Ｖ_ｂ）まで略等しいレートで上昇する。

ＰＷＭ信号ＣＳがＨレベルからＬレベルに変わった時は（図３の時点ｔ_ｂ，ｔ_ｄ）、両スイッチ２６，２８はそれまでのオフ状態からオン状態に切り替わり、定電流回路５８の各部が上記と逆方向に切り替わる。

すなわち、スイッチ２６，２８がオンすることにより、出力回路２４ではＮ型ＭＯＳＦＥＴ５２，５６がオフ状態になって駆動電流ＤＩの出力を停止する一方で、利得回路２２では入力回路２０の入出力状態とは関係なく上記のように位相補償コンデンサ２５を挟んで両側の電流路Ａ，Ｂで略等しい電流ＡＩ，ＢＩがそれぞれ流れる。そして、位相補償コンデンサ２５の両電極２５ａ，２５ｂの電位は、基準側Ｎ型ＭＯＳＦＥＴ４４および電圧バイアス回路６２の電圧バイアス素子（Ｎ型ＭＯＳＦＥＴ）３０の電圧降下Ｖ_Ａ，Ｖ_Ｂ（Ｖ_Ａ≒Ｖ_Ｂ）で与えられる電位までそれぞれ瞬時に下がり、ＰＷＭ信号ＣＳがＬレベルの期間中はそれらの電位に保持される。

その後も、ＰＷＭ信号ＣＳの可変のデューティ比に応じて上記のような定電流回路５８の動作と停止が交互に繰り返され、負荷１４にはＰＷＭ信号ＣＳの可変のデューティ比に応じた駆動電流ＤＩが供給される。

上記のように、この実施形態の駆動回路１０においては、ＰＷＭ信号ＣＳの論理値に応じて定電流回路５８を動作させている時も停止させている時も、位相補償コンデンサ２５の両電極２５ａ，２５ｂが互いに略等しい電位に保持され、切り替わりの際に利得回路２２の位相補償コンデンサ２５で不所望な放電または充電が行われない。このため、切り替わりの際には、利得回路２２の出力電圧（Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧）が位相補償コンデンサ２５が無い場合と同じ状態で出力回路２４に与えられる。特に、定電流回路５８が停止状態から動作状態に切り替わる際には、利得回路２２の出力電圧（Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧）が位相補償コンデンサ２５が無い場合と同じ状態で一定のオフセット値Ｖ_Ｂ（Ｖ_Ｂ＞０）から立ち上がるので、出力回路２２のＮ型ＭＯＳＦＥＴ５２，５６を遅滞なく応動させ、駆動電流ＤＩをゼロから設定電流値Ｉ_Ｓまで一瞬に立ち上げることができる。これによって、スルーレートを大きく向上させ、高速応答のＰＷＭ駆動を実現することができる。

また、スイッチ２６，２８および電圧バイアス素子３０は、定電流回路５８が動作する時は負帰還ループから外れるので、定電流回路５８の負帰還動作や位相補償コンデンサ２５の位相補償作用に影響を及ぼすことはない。

これにより、ＰＷＭ信号ＣＳのパルス幅が狭くても、位相補償コンデンサ２５の働きにより発振またはリンギングの発生を防止しつつ、ＰＷＭ調光周波数やダイナミックレンジを拡げることができる。また、この実施形態によれば、比較的小さい動作電圧の下で大きな利得が得られる折り返し式カスコード型の駆動回路においてスルーレートの大なる向上を実現することができる。

［実施形態における比較例］

図４に、この実施形態における比較例の構成を示す。この比較例の駆動回路１００は、上記実施形態の駆動回路１０からスイッチ２８および電圧バイアス素子３０を省いた構成に相当する。図５に、この駆動回路１００における各部の波形を示す。

この比較例の駆動回路１００において、スイッチ２６は、専らＰＷＭ信号ＣＳのデューティ比に応じて定電流回路５８を間欠的に動作させるために機能する。ＰＷＭ信号ＣＳがＬレベルの期間中は、スイッチ２６がオンして、定電流回路５８が停止状態になる。停止期間中、位相補償コンデンサ２５の第２電極２５ｂの電位（Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧）は、オン状態のスイッチ２６を介して強制的にグランド電位に保持される。

一方、電流センス電圧Ｖ_Ｍがゼロになっているため、入力回路２０では基準側Ｐ型ＭＯＳＦＥＴ３２には電流が殆ど流れず、その代わりに利得回路２２では基準側Ｎ型ＭＯＳＦＥＴ４４で比較的大きなドレイン電流が流れる。この時、正極電源端子から定電流源４８、Ｎ型ＭＯＳＦＥＴ４４および定電流源３６を通ってグランド端子に至る電流路（以下、「電流路Ｃ」と称する。）が形成され、この電流路Ｃに一定の電流ＣＩが流れる。こうして、位相補償コンデンサ２５の第１電極２５ａは、定電流源３６の電圧降下とＮ型ＭＯＳＦＥＴ４４の電圧降下とを加え合わせた電圧値に相当する電位Ｖ_Ｃ（Ｖ_Ｃ＞Ｖ_Ａ）に保持される。

このように、ＰＷＭ信号ＣＳがＬレベルで駆動電流ＤＩの出力を停止している期間中は、位相補償コンデンサ２５の両電極２５ａ，２５ｂの電位が互いに等しくはならず、出力側の第２電極２５ｂがグランド電位に保持される一方で、基準側の第１電極２５ａがグランド電位よりＶ_Ｃだけ高い値に保持される。このため、位相補償コンデンサ２５は一定量の電荷を蓄積した状態になっている。

ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わってスイッチ２６がオン状態からオフ状態に切り替わると（図５の時間ｔ_ａ，ｔ_ｃ）、正極電源端子から定電流源５０、Ｎ型ＭＯＳＦＥＴ４６および定電流源３８を介して、Ｎ型ＭＯＳＦＥＴ４６に対する本来の電流バイアスがかけられ、Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧がゼロ（グランド電位）からの立ち上がりを開始する。しかし、この時、位相補償コンデンサ２５が第１電極２５ａ側に放電することにより、第２電極２５ｂ側から第１電極２５ａ側に向かう放電電流が流れてその放電に要する時間が遅延時間となり、Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧は鈍く立ち上がる。その結果、出力回路２４では、ドライバ段のＮ型ＭＯＳＦＥＴ５２の応答が遅くなり、駆動電流ＤＩの立ち上がりも遅くなる。

このように、比較例の駆動回路１００においては、駆動電流ＤＩの出力を開始または再開する際に、利得回路２２の出力電圧（Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧）がゼロから立ち上がりを開始するのに加えて、利得回路２２に設けられている位相補償コンデンサ２５で第１電極２５ａ側への放電が行われることにより、利得回路２２の出力電圧の立ち上がりがさらに遅れてしまい、駆動電流ＤＩを高速に立ち上げることができない。このため、ＬＥＤ等のＰＷＭ駆動において調光周波数や調光デューティのダイナミックレンジが制限される。

［第２の実施形態］

図６に、本発明の第２の実施形態による駆動回路１０Ａの回路構成を示す。この駆動回路１０Ａは、上述した第１の実施形態の駆動回路１０（図２）に電流供給回路７０および基準電圧・電流生成回路７２を付加している。

電流供給回路７０は、利得回路２２から独立しており、正極電源端子と電圧バイアス回路６２との間で直列に接続されているスイッチ７４と定電流源としてのＰ型ＭＯＳＦＥＴ７６とを有している。

スイッチ７４は、Ｐ型ＭＯＳＦＥＴからなり、そのソースがＰ型ＭＯＳＦＥＴ７６のドレインに接続され、そのドレインが電圧バイアス素子３０の出力端子に接続され、そのゲートは制御信号入力端子１０(IN)に接続されている。Ｐ型ＭＯＳＦＥＴ７６は、そのソースが正極電源端子に接続され、そのゲートが後述する基準電圧・電流生成回路７２内のＰ型ＭＯＳＦＥＴ７８，８０のゲートと共通接続されたうえで誤差増幅器８２の出力端子に接続されている。

この電流供給回路７０においては、ＰＷＭ信号ＣＳがＬレベルになっている期間（駆動電流ＤＩの出力を停止している期間）中に、スイッチ（Ｐ型ＭＯＳＦＥＴ）７４がオンして、正極電源端子より定電流源のＰ型ＭＯＳＦＥＴ７６、オン状態のスイッチ７４、電圧バイアス素子３０、オン状態のスイッチ（Ｎ型ＭＯＳＦＥＴ）２６を通ってグランド端子に至る経路Ｅで電流ＥＩが流れる。この電流ＥＩは、基準電圧・電流生成回路７２より定電流源であるＰ型ＭＯＳＦＥＴ７６のゲートに与えられる制御電圧に依存している。こうして、電流供給回路７０より電圧バイアス素子３０に一定の電流ＥＩが供給される。

一方で、ＰＷＭ信号ＣＳがＬレベルになっている期間中には、上記したように、正極電源端子より定電流源５０、電圧バイアス素子３０、オン状態のスイッチ（Ｎ型ＭＯＳＦＥＴ）２６を通ってグランド端子に至る経路Ｂで電流ＢＩが流れる。これにより、電圧バイアス素子３０で発生する電圧降下つまりバイアス電圧Ｖ_Ｂは、第１実施形態における電流ＢＩに電流供給回路７０からの電流ＥＩが足し合わさったぶんだけ増加することになる。もちろん、バイアス電圧Ｖ_Ｂの増加量は、出力回路２４のドライブ用ＮＭＯＳＦＥＴ５２のしきい値を超えない範囲で設定される。

ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わると、電流供給回路７０は、スイッチ（Ｐ型ＭＯＳＦＥＴ）７４がオフすることによって電圧バイアス回路６２への電流ＥＩの供給を絶ち、定電流回路５８の負帰還動作には影響を与えない。

このように、この駆動回路１０Ａは、電流供給回路７０を備えることで、ＰＷＭ信号ＣＳがＬレベルになっている期間（駆動電流ＤＩの出力を停止している期間）中に電圧バイアス回路６２の電圧バイアス素子３０で発生されるバイアス電圧Ｖ_Ｂを、出力回路２４のドライブ用ＮＭＯＳＦＥＴ５２をオフ状態に保つ範囲内で任意に高くし、それによってスルーレートを一層向上させることができる。

なお、ＰＷＭ信号ＣＳがＬレベルになっている期間（駆動電流ＤＩの出力を停止している期間）中は、位相補償コンデンサ２５の両電極２５ａ，２５ｂの電位が互いに等しくならず、出力側の第２電極２５ｂが基準側の第１電極２５ａよりも高い電位に保持され、位相補償コンデンサ２５は一定量の電荷を蓄積する。このため、ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わった直後に、位相補償コンデンサ２５が放電する。しかし、この放電では、位相補償コンデンサ２５が第２電極２５ｂ側に蓄積電荷を放出するので、Ｎ型ＭＯＳＦＥＴ４６のドレイン電圧を下げる方向に作用するのではなく、むしろ上げる方向に作用する。

基準電圧・電流生成回路７２は、上記Ｐ型ＭＯＳＦＥＴ７８，８０および誤差増幅器８２に加えて、基準電圧源８４、抵抗８６，８８を有している。ここで、抵抗８６は、好ましくは外付けの基準電流設定抵抗として設けられ、駆動電流ＤＩの電流値を設定または変更するためそれに見合った抵抗値を有する抵抗素子が交換可能に取り付けられるようになっている。

誤差増幅器８２、基準電圧源８４、Ｐ型ＭＯＳＦＥＴ７８および抵抗８６は、負帰還ループの定電圧回路を構成している。より詳細には、定電流源のＰ型ＭＯＳＦＥＴ７８および抵抗８６が正極電源端子とグランド端子との間で直列に接続され、その接続点またはノードＦが誤差増幅器８２の一方（正極性）の入力端子に接続されている。誤差増幅器８２の他方（負極性）の入力端子には基準電圧源８４より一定の基準電圧Ｖ_Ｋが入力される。誤差増幅器８２の出力端子はＰ型ＭＯＳＦＥＴ７８のゲートに接続されている。

誤差増幅器８２は基準電圧Ｖ_ＫとノードＦの電圧Ｖ_Ｆとの差分に相当する電圧（誤差電圧）を出力し、この誤差電圧によってＰ型ＭＯＳＦＥＴ７８のドレイン電流ＦＩの電流値が制御され、ノードＦに抵抗８６の電圧降下としてドレイン電流ＦＩの電流値に比例した電圧Ｖ_Ｆが得られる。そして、負帰還動作により、定常状態ではＰ型ＭＯＳＦＥＴ７８のドレイン電流ＦＩが一定の値つまり基準電流値Ｉ_Ｆに保持される。この基準電流値Ｉ_Ｆは、基準電流設定抵抗８６の抵抗値をＲ_８６とすると、Ｉ_Ｆ＝Ｖ_Ｋ／Ｒ_８６で与えられる。

一方、Ｐ型ＭＯＳＦＥＴ８０および基準電圧生成抵抗８８も正極電源端子とグランド端子との間で直列に接続され、その接続点またはノードＧが入力回路２０の基準側Ｐ型ＭＯＳＦＥＴ３２のゲートに接続されている。ここで、定電流源のＰ型ＭＯＳＦＥＴ８０は、そのソースが正極電源端子に接続され、そのゲートがＰ型ＭＯＳＦＥＴ７８のゲートに共通接続されており、Ｐ型ＭＯＳＦＥＴ７８と組み合わせてカレントミラー回路を構成している。

このように、両Ｐ型ＭＯＳＦＥＴ７８，８０のドレイン電流ＦＩ，ＧＩの電流値は任意のカレントミラー比の比例関係にある。たとえば、両Ｐ型ＭＯＳＦＥＴ７８，８０を同一サイズに構成した場合は、カレントミラー比は１：１であり、Ｐ型ＭＯＳＦＥＴ８０のドレイン電流ＧＩの電流値Ｉ_ＧはＰ型ＭＯＳＦＥＴ７８のドレイン電流ＦＩの電流値（基準電流値）Ｉ_Ｆと同じになり、基準電圧生成抵抗８８の抵抗値をＲ_８８とすると、ノードＧの電圧Ｖ_ＳはＶ_Ｓ＝Ｒ_８８・Ｉ_Ｇ＝Ｒ_８８・Ｉ_Ｆで与えられる。このノードＧの電圧Ｖ_Ｓが、駆動電流ＤＩの設定電流値Ｉ_Ｓを指示する基準電圧として、入力回路２０の基準側Ｐ型ＭＯＳＦＥＴ３２のゲートに入力される。

上記のように、基準電流ＦＩを流すＰ型ＭＯＳＦＥＴ７８のゲートは、電流供給回路７０で定電流源を構成しているＰ型ＭＯＳＦＥＴ７６のゲートにも共通接続されている。これによって、Ｐ型ＭＯＳＦＥＴ７６，７８の両者はカレントミラー回路を構成し、両Ｐ型ＭＯＳＦＥＴ７６，７８のドレイン電流は任意のカレントミラー比の比例関係にある。たとえば、両Ｐ型ＭＯＳＦＥＴ７６，７８を同一サイズに構成した場合は、カレントミラー比は１：１であり、Ｐ型ＭＯＳＦＥＴ７６のドレイン電流ＥＩの電流値Ｉ_ＥはＰ型ＭＯＳＦＥＴ７８のドレイン電流ＦＩの電流値つまり基準電流値Ｉ_Ｆと同じになる。

かかる構成により、電流供給回路７０の定電流源であるＰ型ＭＯＳＦＥＴ７６より電圧バイアス素子３０に供給される電流ＥＩの電流値Ｉ_Ｅは、基準電圧・電流生成回路７２で生成される基準電流ＦＩの基準電流値Ｉ_Ｆと比例する関係にあり、ひいては駆動電流ＤＩの設定電流値Ｉ_Ｓおよびこれを指示する基準電圧Ｖ_Ｓとも比例する関係にある。

たとえば、駆動電流ＤＩの設定電流値Ｉ_Ｓを増やす場合は、基準電圧生成抵抗８６の抵抗値を下げてＰ型ＭＯＳＦＥＴ７８より得られる基準電流値Ｉ_Ｆを大きくし、それによって基準電圧Ｖ_Ｓを高くする調整が行われる。そうすると、Ｐ型ＭＯＳＦＥＴ７８のドレイン電流（基準電流）ＦＩの増加分が電流供給回路７０のＰ型ＭＯＳＦＥＴ７６にミラーされ、Ｐ型ＭＯＳＦＥＴ７６のドレイン電流ＥＩが増加し、電圧バイアス手段３０より生ずる電圧降下つまりバイアス電圧Ｖ_Ｂも上昇する。

このように、入力回路２０に与えられる基準電圧Ｖ_Ｓの電圧値に連動して（つまり負荷１４に供給される駆動電流ＤＩの設定電流値Ｉ_Ｓに連動して）、電流供給回路７０より電圧バイアス手段３０に供給される電流ＥＩの電流値が変化するようになっている。これにより、駆動電流ＤＩの設定電流値Ｉ_Ｓを増加させた場合でも、駆動電流ＤＩの出力を停止させている期間中に電圧バイアス手段３０より利得回路２２の出力端子および出力回路２４の入力端子に与えられるバイアス電圧Ｖ_Ｂが相応に増加するので、駆動電流ＤＩの立ち上がり時間の増加を抑制して、高スルーレートを維持することができる。

［他の実施形態又は変形例］

以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。

たとえば、入力回路２０は、上記実施形態におけるような差動対（３２，３４）の構成に限定されず、基準電圧Ｖ_Ｓと電流センス電圧Ｖ_Ｍとを入力して両入力電圧（Ｖ_Ｓ，Ｖ_Ｍ）の差分に相当する一対の出力を生成する任意の回路構成を採ることができる。

上記第１の実施形態は利得回路２２を折り返し式のカスコード回路で構成しているので、その一変形例として定電流源３６にスイッチ２８の機能を担わせることも可能である。すなわち、上記実施形態の駆動回路１０（１０Ａ）において、スイッチ２８を備えなくても、駆動電流ＤＩの出力を停止させている期間中に、正極電源端子から定電流源４８、Ｎ型ＭＯＳＦＥＴ４４および定電流源３６を介してグランド端子に至る経路で一定の電流が流れる。この場合、定電流源３６の電圧降下が可及的にゼロに近似または近接するように構成することで、Ｎ型ＭＯＳＦＥＴ４４のドレイン電圧つまり位相補償コンデンサ２５の第１電極２５ａの電位を第２電極２５ｂの電位（Ｖ_Ｂ）と等しい値にすることも可能であり、それによって上記第１の実施形態と同様の効果を得ることができる。

もちろん、利得回路２２を非折り返し式のカスコード回路で構成することも可能である。さらには、カスコード回路以外でも、利得回路または増幅回路にそれぞれの制御端子が共通接続されている一対の増幅用トランジスタを備える任意の駆動回路に本発明を適用することができる。

出力回路２４においては、出力用のＮ型ＭＯＳＦＥＴ５６を省いて、ドライブ用Ｎ型ＭＯＳＦＥＴ５２の出力端子を負荷または後段の回路に直接接続する構成も可能であり、その場合はＮ型ＭＯＳＦＥＴ５２が出力用のトランジスタを兼ねることになる。

電圧バイアス回路６２においては、電圧バイアス素子３０にダイオード接続のＭＯＳＦＥＴ以外の電圧降下発生素子たとえば抵抗を用いることも可能である。また、上記実施形態における各スイッチ２６，２８，７４のいずれかをトランスミッションゲートで構成することも可能である。

また、上記実施形態の駆動回路において、各部のＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、各部のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換える変形も可能である。その場合は、グランド端子が第１の電源電圧端子で正極電源端子が第２の電源電圧端子であり、各部の極性、論理または作用が上記実施形態と逆転する。たとえば、電圧バイアス手段３０で発生されるバイアス電圧Ｖ_Ｂは、正極性電源電圧（Ｖ_ＤＤ）より一定値δだけ低い電圧（Ｖ_Ｂ＝Ｖ_ＤＤ－δ）として与えられる。つまり、上記実施形態におけるバイアス電圧Ｖ_Ｂがベース電位であるグランド電位（ゼロ）より高くなる方向のバイアス電圧であったのに対して、この場合のバイアス電圧Ｖ_Ｂはベース電位である正極電源電圧（Ｖ_ＤＤ）より低くなる方向のバイアス電圧となる。

この場合、駆動電流ＤＩの出力を停止している期間中に、位相補償コンデンサ２５の第２電極２５ｂの電位がバイアス電圧Ｖ_Ｂ（＝Ｖ_ＤＤ－δ）の値に保持される一方で、第１電極２５ｂの電位は上記第１の実施形態では第２電極２５ｂの電位（Ｖ_ＤＤ－δ）と等しい値に保持され、上記第２の実施形態ではそれより第２の電源電圧（Ｖ_ＤＤ）側にずれた一定の値に保持される。これにより、駆動電流ＤＩの出力を開始する際に、上記第１の実施形態では、位相補償コンデンサ２５の放電が起こらず、第２電極２５ｂ側の電圧は位相補償コンデンサ２５の無いのと同様に安定値（Ｖ_ＤＤ－δ）から引き下げられる。また、上記第２の実施形態では、位相補償コンデンサ２５が第１電極２５ａ側に電荷を放出する形態の放電を起こし、これによって第２電極２５ｂ側では電圧の引き下げが一層強められる。

上記実施形態における駆動回路１０，１０Ａは引き込みの定電流駆動用に構成されたが、流し込みの定電流駆動用に構成されてもよい。さらに、本発明は、定電圧駆動用の駆動回路にも適用可能である。

１０，１０Ａ駆動回路
１４負荷
２０入力回路
２２利得回路
２４出力回路
２５位相補償用コンデンサ
２５ａ（コンデンサ）第１電極
２５ｂ（コンデンサ）第２電極
２６，２８スイッチ
３２，３４（差動対）Ｐ型ＭＯＳＦＥＴ
３５，３６，３８，４８，５０，５４定電流源
４４，４６（増幅用）Ｎ型ＭＯＳＦＥＴ
５２（ドライバ段）Ｎ型ＭＯＳＦＥＴ
５６（出力段）Ｎ型ＭＯＳＦＥＴ
６２電圧バイアス回路
７０電流供給回路
７２基準電圧・電流生成回路
７４スイッチ
７６，７８，８０（定電流源）Ｐ型ＭＯＳＦＥＴ
８２誤差増幅器

Claims

外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に所定の駆動電圧または駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電圧または駆動電流の供給を絶つ駆動回路であって、
第１および第２の入力電圧の差に応じた一対の出力を生成する入力回路と、
前記第１の入力電圧に対応する前記入力回路の第１の出力端子と第１の電源電圧端子との間に設けられ、その制御端子と出力端子とが短絡されている増幅用の第１のトランジスタと、
前記第２の入力電圧に対応する前記入力回路の第２の出力端子と前記第１の電源電圧端子との間に設けられ、その制御端子が前記第１のトランジスタの制御端子に接続されている増幅用の第２のトランジスタと、
その第１の電極が前記第１のトランジスタの出力端子に接続され、その第２の電極が前記第２のトランジスタの出力端子に接続されている位相補償用のコンデンサと、
その入力端子が前記第２のトランジスタの出力端子に接続され、その出力端子が前記負荷に接続されている出力回路と、
前記第２のトランジスタの出力端子と第２の電源電圧端子との間に設けられている第１のスイッチと、
前記第２のトランジスタの出力端子と前記第２の電源電圧端子との間に前記第１のスイッチと直列接続で設けられ、前記コンデンサに対して一定のバイアス電圧を与えるための電圧降下を発生する電圧バイアス素子と
を有し、
前記２値信号の論理値が前記第２の論理値である時は、前記第１のスイッチがオン状態になって、前記電圧バイアス素子より前記出力回路に前記駆動電圧または駆動電流を出力させるには至らない前記バイアス電圧が前記コンデンサの第２の電極、前記第２のトランジスタの出力端子および前記出力回路の入力端子に印加されるとともに、前記コンデンサの第１の電極の電位が前記バイアス電圧と等しい値または第２の電極の電位より前記第２の電源電圧端子の電位側にずれた一定の値に保持され、
前記２値信号の論理値が前記第１の論理値である時は、前記第１のスイッチがオフ状態になって、前記出力回路が前記第２のトランジスタの出力電圧に応じて前記駆動電圧または駆動電流を出力する、
駆動回路。
前記入力回路の前記第１の出力端子と前記第２の電源電圧端子との間に第２のスイッチが設けられ、
前記第２のスイッチは、前記２値信号の論理値が前記第２の論理値である時はオン状態になり、前記２値信号の論理値が前記第１の論理値である時はオフ状態になる、
請求項１に記載の駆動回路。
前記第１および第２のトランジスタは、前記入力回路にカスコード接続されている、請求項１または請求項２に記載の駆動回路。
前記第１の電源電圧端子と前記電圧バイアス素子との間に設けられている定電流源と、
前記第１の電源電圧端子と前記電圧バイアス素子との間に前記定電流源と直列接続で設けられている第３のスイッチと
を有し、
前記２値信号の論理値が前記第２の論理値である時は、前記第３のスイッチがオン状態になって、前記定電流源より一定の電流が前記電圧バイアス素子に供給され、
前記２値信号の論理値が前記第１の論理値である時は、前記第３のスイッチがオフ状態になって、前記定電流源から前記電圧バイアス素子への電流供給が絶たれる、
請求項１～３のいずれか一項に記載の駆動回路。
前記第１の入力電圧は一定の電圧値を有し、前記第２の入力電圧は前記駆動電圧または駆動電流の瞬時値を表すセンス電圧である、請求項１～４のいずれか一項に記載の駆動回路。
前記第１の電源電圧端子と前記電圧バイアス素子との間に設けられている定電流源を有し、
前記定電流源より前記電圧バイアス素子に供給される電流の電流値は、前記第１の入力電圧の電圧値に対応している、請求項１～３のいずれか一項に記載の駆動回路。
前記駆動電圧または駆動電流の設定値に対応した電流値を有する基準電流を生成する基準電流生成回路と、
前記基準電流に基づいて、前記基準電流の電流値に対応した電圧値を有する基準電圧を前記第１の入力電圧として生成する基準電圧生成回路と
を有し、
前記基準電流生成回路および前記定電流源は、１個のカレントミラー回路を構成する第３のトランジスタおよび第４のトランジスタをそれぞれ含む、
請求項６に記載の駆動回路。
外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、
一定の基準電圧と前記駆動電流の瞬時値を表す電流センス電圧とを入力し、両入力電圧の誤差に応じたシングルの出力を発生する増幅回路と、
前記増幅回路に設けられ、そのゲートとドレインとが短絡されている増幅用の第１のＭＯＳＦＥＴと、
前記増幅回路に設けられ、そのゲート端子が前記第１のＭＯＳＦＥＴのゲートに接続されている増幅用の第２のＭＯＳＦＥＴと、
その第１の電極が前記第１のＭＯＳＦＥＴのドレインに接続され、その第２の電極が前記第２のＭＯＳＦＥＴのドレインに接続されている位相補償用のコンデンサと、
そのゲートが前記第２のＭＯＳＦＥＴのドレインに接続されているドライブ用または出力用の第３のＭＯＳＦＥＴと、
前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記第３のＭＯＳＦＥＴをオフ状態に保持しつつ前記コンデンサの第２の電極、電圧降下に応じた一定のバイアス電圧を前記第２のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのゲートに印加し、前記２値信号の論理値が前記第１の論理値である時は、前記バイアス電圧を発生しないで、前記第２のＭＯＳＦＥＴのドレイン電圧を前記第３のＭＯＳＦＥＴのゲートに直接入力させる電圧バイアス回路と、
前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は前記コンデンサの第１の電極の電位が第２の電極の電位と等しい値または第２の電極の電位より前記バイアス電圧のバイアス方向とは逆方向にずれた一定の値に保持されるように前記第１のＭＯＳＦＥＴに電流バイアスをかけ、前記２値信号の論理値が前記第１の論理値である時は、前記駆動電流の電流値に応じて変化する電流が前記第１のＭＯＳＦＥＴを流れるように前記第１のＭＯＳＦＥＴに電流バイアスをかける電流バイアス回路と
を有する駆動回路。
前記電圧バイアス回路は、前記第１のＭＯＳＦＥＴと同一導電型でダイオード接続された第４のＭＯＳＦＥＴを含む、請求項８に記載の駆動回路。
外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、
一定の基準電圧と前記駆動電流の瞬時値を表す電流センス電圧とを入力し、両入力電圧の誤差に応じたシングルの出力を発生する増幅回路と、
前記増幅回路に設けられ、そのゲートとドレインとが短絡されている増幅用の第１のＭＯＳＦＥＴと、
前記増幅回路に設けられ、そのゲート端子が前記第１のＭＯＳＦＥＴのゲートに接続されている増幅用の第２のＭＯＳＦＥＴと、
その第１の電極が前記第１のＭＯＳＦＥＴのドレインに接続され、その第２の電極が前記第２のＭＯＳＦＥＴのドレインに接続されている位相補償用のコンデンサと、
そのゲートが前記第２のＭＯＳＦＥＴのドレインに接続されているドライブ用または出力用の第３のＭＯＳＦＥＴと、
前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記第３のＭＯＳＦＥＴをオフ状態に保持しつつ前記コンデンサの第２の電極、電圧降下に応じた一定のバイアス電圧を前記第２のＭＯＳＦＥＴのドレインおよび前記第３のＭＯＳＦＥＴのゲートに印加し、前記２値信号の論理値が前記第１の論理値である時は、前記バイアス電圧を発生しないで、前記第２のＭＯＳＦＥＴのドレイン電圧を前記第３のＭＯＳＦＥＴのゲートに直接入力させる電圧バイアス回路と、
前記２値信号に応動し、前記２値信号の論理値が前記第２の論理値である時は、前記増幅回路から独立して前記電圧バイアス回路に一定の電流を供給し、前記２値信号の論理値が前記第１の論理値である時は、前記電圧バイアス回路への電流供給を断つ電流供給回路と
を有する駆動回路。