KR0135186Y1 - 개선된 출력속도를 가지는 비교기회로 - Google Patents

Abstract

1. 청구범위에 기재된 고안이 속한 기술분야

비교기 회로.

2. 고안이 해결하고자 하는 기술적 과제

입력신호의 속도가 빠른 경우에도 빠른 시간내에 정확한 출력을 제공하는 비교기를 제공.

3. 고안의 해결방법의 요지

제1, 제2입력신호의 레벨을 비교하여 제1입력신호의 전압레벨보다 제2입력신호의 전압레벨이 높은 제1상태일 때 동작하여 전류를 출력하고 제1입력신호의 전압레벨보다 제2입력신호의 전압레벨이 낮은 제2상태일 때는 전류를 출력하지 않은 비교부와, 비교부로부터 전류의 출력 여부에 따라 제1상태일 때는 논리 로우신호를 출력하고 제2상태일 때는 논리 하이신호를 출력하는 출력 트랜지스터와, 출력 트랜지스터의 출력단에 접속되는 부하 저항과, 비교부와 출력 트랜지스터간에 연결되고 제1상태일 때 출력 트랜지스터가 완전히 포화상태가 되지 않도록하여 논리 로우신호가 접지전압보다는 높은 전압으로 출력되게 하는 속도 증가부를 구비함을 특징으로 한다.

4. 고안의 중요한 용도

비교기

Description

개선된 출력 속도를 가지는 비교기 회로

제1도는 종래의 비교기의 회로도.

제2도는 본 고안의 실시예에 따른 비교기의 회로도.

본 고안은 비교기에 관한 것으로, 특히 개선된 출력 속도를 가지는 비교기 회로에 관한 것이다.

일반적으로, 인가되는 2개의 입력신호에 대한 차이를 비교하여 출력단으로 제1, 2상태의 논리레벨 신호를 출력하는 종래의 비교기 회로는 제1도와 같이 구성된다. 제1도를 참조하면, 비교의 대상이 되는 제1입력신호 IN1와 제2입력신호 IN2는 제1, 2트랜지스터 Q1, Q2의 베이스에 각기 인가된다. 제3입력신호 IN3는 제1도의 비교기가 비교의 동작을 행할시 외부로부터 제공되는 바이어스(bias) 전압이다.

상기 제1도에서, 제2입력신호 IN₂의 전압레벨이 제1입력신호 IN₁의 전압레벨보다 높으면, 제2트랜지스터 Q2는 제1트랜지스터 Q1보다 더 도통되어 콜렉터-에미터간의 전류를 증가시킨다. 상기 제2트랜지스터 Q2의 콜렉터에서 에미터를 통해 흐르는 전류는 제3트랜지스터 Q3의 콜렉터-에미터간을 거쳐 접지로 흐른다. 따라서, 제4,5트랜지스터 Q4,Q5의 베이스 단자의 전압레벨은 접지로 흐르는 전류에 비례하여 낮아진다. 이에 따라 제4,5트랜지스터 Q4,Q5는 베이스 전위가 낮아짐에 따라 점차로 도통되어, 각각의 에미터에서 콜렉터로 흐르는 전류는 증가되기 시작한다. 이에따라 저항 R1으로 전류가 흐르게 되고, 이 전류에 의해 제6트랜지스터 Q6이 포화(saturation)된다. 이에 따라 콜렉터-에미터간의 전류가 흐르기 시작하여 제6트랜지스터 Q6의 콜렉터 전위는 낮아져 출력단 Vout으로는 접지전압에 의한 논리 로우 즉, 논리 0신호가 출력된다. 제1도에서, 제1,2트랜지스터 Q1,Q2는 차동 트랜지스터 쌍이고, 제4,5트랜지스터 Q4,Q5는 전류미러기능을 하는 전류미러부이다.

한편, 상기한 설명과는 반대로 제2입력신호 IN2의 전압레벨이 제1입력신호 IN1의 전압레벨보다 낮으면, 제2트랜지스터 Q2는 제1트랜지스터 Q1보다 덜 도통되어 콜렉터-에미터간의 전류가 감소된다. 상기 제1트랜지스터 Q1의 콜렉터에서 에미터를 통해 흐르는 전류는 제3트랜지스터 Q3의 콜렉터-에미터간을 거쳐 접지로 흐른다. 이에 반하여 제4,5트랜지스터 Q4,Q5의 전류는 감소된다. 이에 따라 제4,5트랜지스터 Q4,Q5는 베이스 전위가 높음에 따라 비 도통상태를 유지한다. 그러므로, 제6트랜지스터 Q6의 베이스에 제공되는 전압은 낮으므로 제6트랜지스터 Q6가 차단(cut off)상태가 된다. 상기 제6트랜지스터 Q6의 차단상태에 의해 콜렉터 전위는 그 상태를 유지하고 출력단 Vout으로는 전원전압 vcc에 의한 논리 하이 즉, 논리 1신호가 출력된다.

상기 제1도와 같은 비교기 회로는 제1,2입력신호 IN1,IN2가 비교적 낮은 주파수로서 인가될 경우에 별 문제가 없으나, 고속인 경우에는 출력단 Vout의 논리가 정확하게 되지 않는 문제점이 있었다. 이러한 문제점은 출력 트랜지스터인 제6트랜지스터 Q6의 동작상태의 변화에 소요되는 지연시간 때문에 발생된다. 즉, 출력 트랜지스터의 동작상태가 포화상태에서 차단상태로, 차단상태에서 포화상태로 변함에 따라 이러한 상태 변화에 시간이 많이 걸려 고속 입력신호 인가시에는 높은 주파수를 따라가지 못하기 때문이다.

따라서, 종래의 비교기 회로는 고속 입력신호의 인가시 출력단의 출력신호가 정확하게 출력되지 못하는 문제점이 있었다.

따라서, 본 고안의 목적은 상기한 종래의 문제점을 해소할 수 있는 비교기 회로를 제공함에 있다.

본 고안의 다른 목적은 출력단의 출력속도를 증가시킬 수 있는 비교기 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 고안은 제1, 제2입력신호의 레벨을 비교하여 제1입력신호의 전압레벨보다 제2입력신호의 전압레벨이 높은 제1상태일 때 동작하여 전류를 출력하고 제1입력신호의 전압레벨보다 제2입력신호의 전압레벨이 낮은 제2상태일 때는 전류를 출력하지 않은 비교부와, 출력 트랜지스터의 출력단에 접속되는 부하 저항과, 비교부로부터 전류의 출력 여부에 따라 제1상태일 때는 논리 로우신호를 출력하고 제2상태일 때는 논리 하이신호를 출력하는 출력 트랜지스터와, 비교부와 출력 트랜지스터간에 연결되고 제1상태일 때 출력 트랜지스터가 완전히 포화상태가 되지 않도록하여 논리 로우신호가 접지전압보다는 높은 전압으로 출력되게 하는 속도 증가부를 구비함을 특징으로 한다.

이하에서는 본 고안의 바람직한 일 실시예가 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 비교기 회로에 대한 상세한 항목들이 본 고안의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 속련된 자들에게 있어서는 본 고안이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 기본 소자의 특징 및 공지의 회로구성들은 본 고안을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

먼저, 본 고안의 기본 원리를 설명하면, 제1, 제2입력신호의 상태가 상기한 제1상태일 때 출력 트랜지스터가 완전히 포화상태가 되지 않도록하여 논리 로우신호가 접지전압보다는 높은 전압으로 출력되게 하는 속도 증가부를 채용하여 출력단의 동작 속도를 높인 것이다.

제2도는 본 고안의 실시예에 따른 비교기의 회로도이다. 제2도를 참조하면, 비교부(102)와 속도 증가부(100)와 출력 트랜지스터인 제10트랜지스터 Q10으로 구성한다. 비교부(102)를 구성하는 제1∼5트랜지스터 Q1∼Q5는 상기한 제1도의 제1∼5트랜지스터 Q1∼Q5와 각각 동일한 소자로 동일한 기능을 수행한다. 출력 트랜지스터인 제10트랜지스터 Q10는 제1도의 제6트랜지스터 Q6에 대응하며, 저항 R5는 제10트랜지스터 Q10의 부하 저항이다. 그리고 속도 증가부(100)는 제6∼9,11트랜지스터 Q6∼Q9,Q11와 저항들 R1∼R4로 구성한다.

상기와 같이 구성된 제2도의 동작을 설명한다. 비교의 대상이 되는 제1입력신호 IN1와 제2입력신호 IN2는 제1,2트랜지스터 Q1,Q2의 베이스에 각기 인가된다.제3입력신호 IN3는 제2도의 비교기가 비교의 동작을 행할시 외부로부터 제공되는 바이어스 전압이다. 제2도에서, 제2입력신호 IN2의 전압레벨이 제1입력신호 IN1의 전압레벨보다 높으면, 제2트랜지스터 Q2는 제1트랜지스터 Q1보다 더 도통되어 콜렉터-에미터간의 전류를 증가시킨다. 상기 제2트랜지스터 Q2의 콜렉터에서 에미터를 통해 흐르는 전류는 제3트랜지스터 Q3의 콜렉터-에미터간을 거쳐 접지로 흐른다. 따라서, 제4,5,6트랜지스터 Q4,Q5,Q6의 베이스 단자의 전압레벨은 접지로 흐르는 전류에 비례하여 낮아진다. 이에 따라 제4,5,6트랜지스터 Q4,Q5,Q6는 베이스 전위가 낮아짐에 따라 점차로 도통되어, 각각의 에미터에서 콜렉터로 흐르는 전류는 증가되기 시작한다. 이에 따라 저항 R1과 저항 R4로 전류가 흐르게 된다. 즉, 비교부(102)는 제1입력신호 IN1의 전압레벨보다 제2입력신호 IN2의 전압레벨이 높을 때 동작하여 전류를 출력하게 되고, 이 전류에 의해 제7트랜지스터 Q7 및 제11트랜지스터 Q11이 각기 턴온되어 제10트랜지스터 Q10의 베이스에 전류가 제공된다. 여기서, 출력 트랜지스터인 제10트랜지스터 Q10은 도통하나 완전히 포화상태까지로는 되지 않는다. 왜냐하면, 제10트랜지스터 Q10의 콜렉터의 전압은 자신의 베이스-에미터간 전압 차를 유지하고 있기 때문이다. 즉, 제11트랜지스터 Q11의 에미터 전압이 제10트랜지스터 Q10의 베이스에 가해져 제10트랜지스터 Q10이 순간적으로 동작하게 되고 제8,9트랜지스터 Q8,Q9도 턴온상태로 동작하므로, 제10트랜지스터 Q10는 완전히 포화상태가 되지 않는 것이다. 따라서, 제10트랜지스터 Q10의 콜렉터 전위는 낮아지되 완전한 접지레벨로 되지는 않고 베이스-에미터간 전압으로 나타난다. 즉, 제2도의 A점의 전압은 제7,11,10트랜지스터 Q7,Q11,Q10의 베이스-에미터간 전압의 합이고, A점과 출력단 Vout 사이의 전압은 제8,9트랜지스터 Q8,Q9의 베이스-에미터간 전압의 합이므로 출력단 Vout의 전압은 베이스-에미터간 전압이 된다. 그렇지만, 이 전압레벨은 하이레벨이 아니고 베이스-에미터간 전압이므로 출력단 Vout은 논리 로우 즉, 논리 0신호가 출력된다. 이와 같이 제1입력신호 IN1의 전압레벨보다 제2입력신호 IN2의 전압레벨이 높은 입력 인가상태를 본 고안에서는 제1상태라고 칭한다.

한편, 상기한 설명과는 반대로 제2입력신호 IN2의 전압레벨이 제1입력신호 IN1의 전압레벨보다 낮은 제2상태가 되면, 비교부(102)에서는 속도 증가부(100)로 전류를 출력되지 않게 되고 제5,7∼11트랜지스터 Q5,Q7∼Q11이 모두 동작을 하지 않게 된다. 이에 따라 제10트랜지스터 Q10는 차단상태가 되므로, 출력단 Vout으로는 논리 하이 즉, 논리 1신호가 출력된다. 이에 대하여는 자명하므로 더 이상의 상세한 설명을 생략한다.

따라서 출력 트랜지스터인 제10트랜지스터 Q10는 상기한 제2상태일 때는 종래와 마찬가지로 차단상태가 되지만, 제1상태일 때는 속도 증가부(100)에 의해 완전히 포화상태로까지 되지 않게 된다. 이에따라 종래에는 출력 트랜지스터의 동작상태가 포화상태와 차단상태 사이에서 변하였으나, 본 고안에서는 출력 트랜지스터가 완전히 포화상태까지 가지 않게 되므로, 상태 변화에 걸리는 시간을 단축시킬 수 있어 고속 입력신호의 인가시에도 높은 주파수를 따라갈 수 있게 된다.

상기한 바와 같은 본 고안에 따르면, 고 속의 입력신호가 인가되는 경우에 출력단의 출력속도를 증가시킬 수 있는 효과가 있다.

Claims (1)

1. 비교기 회로에 있어서, 제1,2입력신호의 전압레벨을 비교하여 상기 제1입력신호의 전압레벨보다 상기 제2입력신호의 전압레벨이 높은 제1상태일 때 동작하여 전류를 출력하고 상기 제1입력신호의 전압레벨보다 상기 제2입력신호의 전압레벨이 낮은 제2상태일 때는 상기 전류를 출력하지 않은 비교부(102)와, 상기 비교부(102)로부터 상기 전류의 출력 여부에 따라 상기 제1상태일 때는 논리 로우신호를 출력하고 상기 제2상태일 때는 논리 하이신호를 출력하는 출력 트랜지스터(Q10)와, 상기 출력 트랜지스터(Q10)의 출력단(Vout)에 접속되는 부하 저항(R5)과, 상기 비교부(102)와 상기 출력 트랜지스터(Q10)간에 연결되고 상기 제1상태일 때 상기 출력 트랜지스터(Q10)가 완전히 포화상태가 되지 않도록하여 상기 논리 로우신호가 접지전압보다는 높은 전압으로 출력되게 하는 속도 증가부(100)를 구비함을 특징으로 하는 비교기 회로.