JPS6120427A - エミツタ接続された論理ゲート回路 - Google Patents

エミツタ接続された論理ゲート回路

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JPS6120427A
JPS6120427A JP60143818A JP14381885A JPS6120427A JP S6120427 A JPS6120427 A JP S6120427A JP 60143818 A JP60143818 A JP 60143818A JP 14381885 A JP14381885 A JP 14381885A JP S6120427 A JPS6120427 A JP S6120427A
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transistor
collector
logic gate
gate circuit
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JP60143818A
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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  • Electronic Switches (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｌ１二１１ 及旦」リリ［ 本発明は一般にＥＣＬ（エミッタ接続された論理）回路
に関し、特に単一のＥＣＬゲート電流源を用いることに
よって調節可能なへレベル出力電圧を有するフル出力電
圧振幅と部分出力電圧振幅の両方を与えるエミッタ接続
された論理ゲート回路に関づるものである。
先行技術の説明 今まで、調節可能な高レベル出力電圧を有するフル出力
電圧振幅と部分出力電圧振幅の両方を発生するための従
来の回路は、各々が自分自身の電流源を有寸る２つの別
々の異なったエミッタ接続された論理ゲートを必要とし
た。これは、大きなパワーの消費９回路を構成するだめ
の多数の成分。
および２つのゲートが同じパワー源を共有することによ
る遅い動作速度などの不利益を被る。多数の成分によっ
て、より広い面積を占めるという欠点が生じ、それによ
って製造コストが増大する。
そのような従来のＥＣＬ回路が第１図に示されている。
寸なわら、２つのエミッタ接続された論理回路が差動ト
ランジスタ回路として構成される必要があることがわか
る。第１の差動トランジスタ回路はトランジスタＱ２０
と０４０からなっており、それらのエミッタは互いに共
通に接続されていて第１の定電流源へ接続されている。
第１の電流源はトランジスタＱ６０と抵抗Ｒによって形
成される。第２の差動トランジスタ回路はｌ−ランジス
タＱ８０とＱ１００からなっており、それらのエミッタ
は互いに共通に接続されていて第２の定電流源へ接続さ
れている。第２の電流源はｉ〜ランジスタＱ１２０と抵
抗Ｒによって形成される。
したがって、フル出力電圧振幅と部分出力電圧振幅の両
方を与えるが単−Ｅ　ＣＬゲート電流源のみを用いて実
現されるエミッタ接続された論理ゲート回路を提供する
ことが望まれる。すなわら、ＥＣｌ−回路の構成を簡略
化するために、本発明のＥＣＬ回路の複雑さは減ぜられ
ている。
ユＩｌｌと匹１一 本発明の一般的な目的は、高速で動作することができて
小さな電力しか消費せずかつ小さな空間しか占めないエ
ミッタ接続された論理ゲート回路を提供Ｖることである
。
本発明のもう１つの目的は、単一のＥＣＬゲート電流源
を利用することによって調節可能な高レベル出力電圧を
有するフル出力電圧振幅と部分出力電圧振幅の両方を与
えるエミッタ接続された論理ゲート回路を提供すること
である。
本発明のさらにもう１つの目的は、調節可能な高レベル
出力電圧を備えたフル出力電圧振幅と部分出力電圧振幅
を有するエミッタ接続された論理ゲート回路であって、
単一の差動トランジスタ回路とその差動トランジスタ回
路へ接続された単一の定電流源からなるエミッタ接続さ
れた論理ゲート回路を提供することである。
本発明のさらにもう１つの目的は、抵抗の比率によって
制御される調節可能な高レベル出力レベル電圧を備えた
フル出力電圧振幅と部分出力電圧振幅を有するエミッタ
接続された論理ゲート回路を提供することである。
これらの目的に従って、本発明は調節可能な高レベル出
力電圧を備えたフル出力電圧振幅と部分出力電圧振幅の
両方を有するエミッタ接続された論理ゲート回路の提供
に関し、イれは単一の差動トランジスタ回路を含んでい
る。そのトランジスタ回路は第１の電流スイッチトラン
ジスタと第２の電流スイッチトランジスタを含んでいる
。第１のトランジスタのベース電極は単一の入力端子へ
動作的に接続されており、第２のトランジスタのベース
電極は基準電位へ動作的に接続されている。
第１と第２のトランジスタのエミッタは互いに共通に接
続されている。単一の定電流源が第１と第２のトランジ
スタのエミッタへ接続されている。
第１の負荷抵抗は第２のトランジスタのコレクタへ動作
的に接続された一端と供給電位へ接続された他端を有し
ている。第１のエミッタフォロア１ヘランジスタは、第
１の負荷抵抗の一端へ接続されたベース、供給電位へ接
続されたコレクタ、および上位レベルフル出力電圧振幅
端子へ接続されたエミッタを有している。第２の負荷抵
抗は供給電位へ接続された他端を有している。第２のエ
ミッタフッ０アトランシスタは、第２の負荷抵抗の一端
へ接続されたベース、供給電位へ接続されたコレクタ、
および上位レベル部分出力電圧振幅端子へ接続されたエ
ミッタを有している。上位レベル部分出力電圧振幅端子
は調節可能な高レベル出力電圧を右し、それは第１の負
荷抵抗と第２の負荷抵抗に対するレベルシフティング抵
抗の抵抗値の比率によって１ＩＩｔｉｌＩされる。
ましい実　例の説明 ここで図面を詳細に参照して、本発明のエミッタ接続さ
れた論理ゲート回路が第２図に示されており、でれはベ
ースがダイオードＤ１を介して入力回路端ｒ１−１へ動
作的に接続されている第１の電流スイッ′１−トランジ
スタＱ１とベースが回路端ｆ−「２へ接続されている第
２の電流スイッチトランジスタＱ２どからなっている。
トランジスタＱ３と抵抗Ｒ６で・形成された定電流源が
トランジスタＱ１．Ｑ２のエミッタの間に接続されてお
り、イれらの−ＦミックＩＪ豆いに１つに接続されてア
ースＧＮＤへ接続される。負萌１氏抗Ｒ１，Ｒ３は、そ
れぞれのダイオードＳ１．Ｓ４を介して、回路端子Ｔ３
とトランジスタＱ１．Ｑ２のコレクタの間に接続されて
いる。また、負荷抵抗Ｒ４，Ｒ５の一端は、ダイオード
３２．３３を介してトランジスタＱ１．Ｑ２のそれぞれ
のコレクタへ接続されている。レベルシフティング抵抗
Ｒ２は、互いに１つに接続されているコレクタ負荷抵抗
Ｒ４゜Ｒ５の他端と回路端子Ｔ３の間に接続されている
。
高レベルまたは低レベルのいずれかの入力信号が入力端
子Ｔ１へ与えられ、基準電圧ＶＲＥＦ＋が回路端子Ｔ２
へ与えられる。パワー供給電圧または電位Ｖｃｃが回路
端子Ｔ３へ与えられる。第２の基準電圧ＶＩＩＥＦ２は
、トランジスタＱ３のベースへ接続された回路端子Ｔ４
へ与えられる。
予備的な基ＩＩＩ！電位ＶＡが端子Ｔ５を介して勺えら
れてもよく、それは第１の基準電圧ＶＲＥＦＩと相補的
な信号である。
トランジスタＱ４で形成された第１のエミッタフォロア
出力回路は、ダイオードＳ１を介してトランジスタＱ１
のコレクタへ接続されている。トランジスタＱ／！の二
ルクタは回路端子Ｔ３へ接続されている。ダイオードの
ように接続された１〜ランジスタＱ５は、トランジスタ
Ｑ４のエミッタへ接続されていてレベルシフティング手
段として働く。トランジスタＱ４のエミッタとトランジ
スタＱ；５のベース・コレクタとの連結は、出力回路端
子Ｙ１へ接続されている。トランジスタＱ５のエミッタ
は出力端子ＹＹ１と電流源１１に接続されている。第２
のエミッタフォロア出力回路はトランジスタＱ６で形成
されており、そのコレクタは回路端子Ｔ３へ接続されて
いる。ダイオードのように接続されたトランジスタＱ７
は、トランジスタＱ６のエミッタへ接続されていてレベ
ルシフィング手段どして働く。トランジスタＱ６のエミ
ッタとトランジスタＱ７のベース・コレクタとの連結は
、出力回路端子Ｙ２へ接続されている。トランジスタＱ
７のエミッタは出力回路端子ＹＹ２と電流源Ｉ２へ接続
されている。
同様に、トランジスタＱ８からなる第３のエミッタフォ
ロア出力回路は、ダイオードＳ４を介してトランジスタ
Ｑ２のコレクタへ接続されている。
トランジスタＱ８のコレクタは回路端子Ｔ３へ接続され
ている。ダイオードのように接続されたトランジスタＱ
９はトランジスタＱ８のエミッタへ接続されていて、レ
ベルシフティング手段として働く。トランジスタＱ８の
エミッタとトランジスタＱ９のベース・コレクタとの連
結は、出力回路端子×１へ接続されている。トランジス
タＱ９のエミッタは出力端子ＸＸ１と電流源（３へ接続
されている。また、トランジスタＱ１０からなる第４の
エミッタフォロア出力回路は、ダイオードＳ３を介して
トランジスタＱ２のコレクタへ接続されている。トラン
ジスタＱＩＯのコレクタは回路端子Ｔ３へ接続されてい
る。ダイオードのように接続されたトランジスタＱ１１
はトランジスタＱ１０のエミッタへ接続されていて、レ
ベルシフティング手段とし働く。トランジスＱＩＯのエ
ミッタとトランジスタＱ１１のベース・コレクタとの連
結は出力回路端子×２へ接続されている。ｉ・ランジス
タＱ１１のエミッタは出力端子ＸＸ２と電流Ｈ１４へ接
続されている。
出力端子Ｘ１．Ｘ２．Ｙｌ、およびＹ２は上位レベル出
力ノードとして規定されており、出力端子ＸＸ１．ＸＸ
２．ＹＹｌ、およびＹＹ２は低位レベル出力ノードとし
規定されている。ダイオードＳ１から８４は非ショット
キダイオードとして形成し待るが、面積を減少するため
にそれらをショットキダイオードで構成することが望ま
しい。
なぜならば、それらはトランジスタＱｌ、Ｑ２と同一の
アイソレーション領域内に組み込まれ得るからである。
さらに、本発明のエミッタ接続された論理ゲート回路は
モノシリツク半導体集積回路の形態で構成し得ることが
当該分野に習熟した人達に理解されよう。
第２図のエミッタ論理ゲート回路の動作を理解するため
に、ここで第３（ａ）図と第３（ｂ）図が参照される。
第３（ａ）図において、実線で示されているように、上
位レベル出力高電圧ＶＯＨＵと低位レベル出力低電圧Ｖ
。ＬＵの間のフル電圧振幅ＶＳＩＴＩＮＧまたはｂが示
されている。これは、回路端子Ｔ１が高レベルから低レ
ベルになるときに上位レベル出力ノードＸ１に現われる
波形であって、Ｖ　ｘ＋で示されている。第３（ａ）図
の破線は、上位レベル出力ノードＸ２に現われる電圧波
形であってＶＸ２で示されている。この波形は、調節可
能な高レベルｏｓｕを備えた上位レベル出力高電圧と上
位レベル出力低Ｍ圧Ｖ。
ＬＬＩを有している。入力信号が高レベルのとき、トラ
ンジスタＱ１はターンオンされてトランジスタＱ２はタ
ーンオフされる。入力信号が低レベルのとき、トランジ
スタＱ１はターンオフされて１〜ランジスタＱ２はター
ンオンされる。
高レベルＶｏ　Ｈｕは比率Ｘを選択することによって調
節され、ここでＸは次式のようである。
ｂｖＯＨＵ−ＯＬし ■ 比率Ｘは、他の抵抗Ｒ１，Ｒ３，Ｒ４，Ｒ５゜およびＲ
６に関するレベルシフティング抵抗Ｒ２の抵抗値の比率
を調節することによって制御される。すなわち、調節可
能な高レベル電圧Ｖ’ｏ　ＨｕがＶｏ　ｈ　ｕより低い
量は、レベルシフティング抵抗Ｒ２を横切る電圧低下に
よって決定される。もし抵抗Ｒ２が値Ｒを有するように
選択されれば、他の抵抗値は以下のようにされなければ
ならない。
Ｒ１＝Ｒ３−（Ｎ＋１　）　Ｒ Ｒ４＝Ｒ５−ＮＲ Ｒ６＝　＜Ｎ＋１　）Ｒ／２ ここで、Ｎ−（１／ｘ　）−１である。
たとえば、Ｘが１／２に等しいと仮定すれば、Ｎは１に
等しいと決定される。すなわち、Ｒ２−Ｒのとき、抵抗
Ｒ１とＲ３は２Ｒに等しくされ、抵抗Ｒ４とＲ５はＲに
等しくされ、抵抗Ｒ６はＲに等しくされなければならな
い。
第３（ｂ）図において実線で示されているように、低位
レベル出力高電圧ＶＯＨＬと低位レベル出力低電圧Ｖ。
３．の間のフル電圧振幅Ｖｓｗ＋Ｎ［ｉまたはｂが示さ
れている。これは、回路端子Ｔ１の入力信号が高レベル
から低レベルになるとぎに低位レベル出力ノードＸＸ１
に現われる波形であって、Ｖｘｘ＋で示されている。第
３（ｂ）図を第３（ａ）図と比べることによってわかる
ように、波形ＶＸＸＩは、トランジスタＱ９のベースと
エミッタを横切る電圧ＶＩＥだけ、波形ｖＸ、から単に
シフトダウンされる。すなわち、これが端子×１を上位
レベル出力ノードとして言及しかつ端子ＸＸ１を低位レ
ベル出力ノードとして言及する理由である。同様に、第
３（ｂ）図の破線は調節可能な高レベルＶｏ　ＨＬと低
位レベル出力低電圧Ｖｏ　Ｌ　ｔを有する波形であって
、それは入力信号が高レベルから低レベルになるときに
低位レベル出力ノードＸＸ２に現われる。今回も、波形
Ｖｘ　Ｘ　２はトランジスタＱ１１のベースとエミッタ
を横切る電圧Ｖ［Ｉξだけ第３（ａ）図の波形Ｖｘ２か
ら単にシフトダウンされる。
高レベル電圧Ｖ’ｏ　ＨＬは比＄Ｘの選択によって決定
され、ここで、×は次のようである。
ｖ　　　　　ｖ′ ｃ　　　　　０ＨＬ−０ＨＬ ｂ　　　Ｖ　　　　　Ｖ ＯＨＬ　　−○ＬＬ 第３（ａ）図を参照して前に議論されたように、比率×
は他の抵抗Ｒ１，Ｒ３，Ｒ４，Ｒ５，およびＲ６に関す
るレベルシフティング抵抗Ｒ２の抵抗値の比率によって
制御される。
相補的な波形ＶＸＩは出力ノードＹ１に現われ、それは
ＶＹＩで示されている。同様に、相補的な波形ＶＸ２１
ＶＸＸｌ＋およびＶＸＸ２はそれぞれ出力ノードＹ２．
ＹＹ１．およびＹＹ２に現われ、それらＬａＶｖｚ、Ｖ
ｙｙ＋、および■７，２で示されている。言い換えれば
、ｖＸ、と同じ波形は、端子Ｔ１の入力信号が低レベル
から高レベルになるときに出力ノードＹ１に現われる。
同様に、ＶＸ２＋ＶＸＸＩ＋およびＶＸＸ２と同じ波形
は、入力信号が低レベルから高レベルになるとぎに出力
ノードＹ２．ＹＹ１．およびＹＹ２に現われる。
ｔなわち、先の詳細な説明から、本発明は単一のＥ　Ｃ
Ｌゲート電流源を利用づることによって調節可能な高レ
ベル出力電圧を備えたフル出力電圧振幅と部分出力電圧
振幅の両方を有する改良型エミッタ接続された論理ゲー
ト回路を提供することがわかる。本発明のＥＣＬゲート
回路は、単一のＥＣＬゲート電流源の使用によって、高
速で働くことができ、小さな電力しか消費せず、さらに
小さな空間しか占めない。
本発明の好ましい実施例と考えられるものが図解されて
説明されたが、本発明の真の範囲から離れることなく種
々の変更や修正が可能であって、かつ均等物で置き換え
られ得ることが当該分野に習熟し人達に理解されよう。
さらに、本発明の中心的な範囲から離れることなく、本
発明の教示に対して多くの変更が特定の状況または材料
を採用するようになされ得る。したがって、本発明はこ
の発明を実施するように意図された最良の方法として開
示された特定の実施例に限定されることを意図しておら
ず、本発明は特許請求の範囲内のづべての実施例を含む
。
【図面の簡単な説明】
第１図は先行技術によるＥ　ＣＬ回路の回路図である。 第２図は本発明によるＥ　Ｃｔ−回路の回路図である。 第３図＜ａ＞図と第３（ｂ）図は第２図のフル電圧振幅
と部分電圧振幅を示している。 図において、ＱｌないしＱｌｌはトランジスタ、Ｓｌな
いしＳ４およびＤｌはダイオード、１１ないし１４は電
流諒、Ｔ１ないしＴ４は端子、Ｒ１ないしＲ６は抵抗、
Ｖｃｃはパワー供給電圧、ＧＮＤはアースを示す。 なお各図にｄ５いて、同一符号１よ同一内容または相当
部分を示す。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテツド

Claims (18)

    【特許請求の範囲】
  1. （１）調節可能な高レベル出力電圧を有し、フル出力電
    圧振幅と部分出力電圧振幅の両方を与えるためのエミッ
    タ接続された論理ゲート回路であって、前記エミッタ接
    続された論理ゲート回路は、 第１の電流スイッチトランジスタと第２の電流スイッチ
    トランジスタを有する単一の差動トランジスタ回路を備
    え、前記第１のトランジスタは単一の入力端子へ動作的
    に接続されたベース電極を有し、前記第２のトランジス
    タは基準電位へ動作的に接続されベースを有し、前記第
    １と第２のトランジスタのエミッタは共通に互いに接続
    されており、 前記論理ゲート回路はさらに、 前記第１と第２のトランジスタのエミッタへ接続された
    単一の定電流源と、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端および供給電位へ接続された他端を有する第１の
    負荷抵抗と、 前記第１の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベルの
    フル出力電圧振幅端子へ接続されたエミッタを有する第
    １のエミッタフォロアトランジスタと、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端を有する第２の負荷抵抗と、前記第２の負荷抵抗
    の他端へ接続された一端および前記供給電位へ接続され
    た他端を有するレベルシフティング抵抗と、 前記第２の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベルの
    部分出力電圧振幅端子へ接続されたエミッタを有する第
    ２のエミッタフォロアトランジスタとを備え、 前記上位レベル部分出力振幅端子は、前記第１の負荷抵
    抗と前記第２の負荷抵抗に関する前記レベルシフティン
    グ抵抗の抵抗値の比率によって制御される調節可能な高
    レベル出力電圧を有することを特徴とするエミッタ接続
    された論理ゲート回路。
  2. （２）ダイオードを形成するように１つに接続されたベ
    ースとコレクタを有する第１のレベルシフティングトラ
    ンジスタをさらに備え、前記ベースとコレクタはさらに
    前記第１のエミッタフォロアトランジスタの前記エミッ
    タへ接続されており、前記シフティングトランジスタの
    前記エミッタは低位レベルのフル出力電圧振幅端子へ接
    続されていることを特徴とする特許請求の範囲第１項記
    載のエミッタ接続された論理ゲート回路。
  3. （３）ダイオードを形成するように１つに接続されたベ
    ースとコレクタを有する第２のレベルシフティングトラ
    ンジスタをさらに備え、前記ベースとコレクタはさらに
    前記第２のエミッタフォロアトランジスタの前記エミッ
    タへ接続されており、前記シフティングトランジスタの
    前記エミッタは低位レベルの部分出力電圧振幅端子へ接
    続されていることを特徴とする特許請求の範囲第２項記
    載のエミッタ接続された論理ゲート回路。
  4. （４）ダイオードが前記第１の負荷抵抗の前記一端と前
    記第２の電流スイッチトランジスタの前記コレクタの間
    に接続されていることを特徴とする特許請求の範囲第１
    項記載のエミッタ接続された論理ゲート回路。
  5. （５）前記ダイオードはショットキダイオードであるこ
    とを特徴とする特許請求の範囲第４項記載のエミッタ接
    続された論理ゲート回路。
  6. （６）ダイオードが前記第２の負荷抵抗の前記一端と前
    記第２の電流スイッチトランジスタの前記コレクタとの
    間に接続されていることを特徴とする特許請求の範囲第
    １項記載のエミッタ接続された論理ゲート回路。
  7. （７）前記ダイオードはショットキダイオードであるこ
    とを特徴とする特許請求の範囲第６項記載のエミッタ接
    続された論理ゲート回路。
  8. （８）前記第１の電流スイッチトランジスのコレクタへ
    動作的に接続された一端および前記供給電位へ接続され
    た他端を有する第３の負荷抵抗と、 前記第３の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および相補形上位レ
    ベルフル出力電圧振幅端子へ接続されたエミッタを有す
    る第３のエミッタフォロアトランジスタをさらに備えた
    ことを特徴とする特許請求の範囲第１項記載のエミッタ
    接続された論理ゲート回路。
  9. （９）前記第１の電流スイッチトランジスタのコレクタ
    へ動作的に接続された一端および前記レベルシフティン
    グトランジスタの前記一端へ接続された他端を有する第
    ４の負荷抵抗と、 前記第４の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および相補形上位レ
    ベル部分出力電圧振幅端子へ接続されたエミッタを有す
    る第４のエミッタフォロアトランジスタとをさらに備え
    たことを特徴とする特許請求の範囲第８項記載のエミッ
    タ接続された論理ゲート回路。
  10. （１０）ダイオードを形成するように１つに接続された
    ベースとコレクタを有する第３のレベルシフティングト
    ランジスタをさらに備え、前記ベースとコレクタはさら
    に前記第３のエミッタフォロアトランジスタの前記エミ
    ッタへ接続されており、前記第３のレベルシフティング
    トランジスタの前記エミッタは相補形低位レベルフル出
    力電圧振幅端子へ接続されていることを特徴とする特許
    請求の範囲第９項記載のエミッタ接続された論理ゲート
    回路。
  11. （１１）ダイオードを形成するように１つに接続された
    ベースとコレクタを有する第４のレベルシフティングト
    ランジスタをさらに備え、前記ベースとコレクタはさら
    に前記第４のエミッタフォロアトランジスタの前記コレ
    クタへ接続されており、前記第４のレベルシフティング
    トランジスタの前記エミッタは相補形低位レベル部分出
    力レベル電圧振幅端子へ接続されていることを特徴とす
    る特許請求の範囲第１０項記載のエミッタ接続された論
    理ゲート回路。
  12. （１２）ダイオードが前記第３の負荷抵抗の前記一端と
    前記第１の電流スイッチトランジスタの前記コレクタと
    の間に接続されていることを特徴とする特許請求の範囲
    第８項記載のエミッタ接続された論理ゲート回路。
  13. （１３）前記ダイオードはショットキダイオードである
    ことを特徴とする特許請求の範囲第１２項記載のエミッ
    タ接続された論理ゲート回路。
  14. （１４）ダイオードが前記第４の負荷抵抗の一端と前記
    第１の電流スイッチトランジスタの前記コレクタとの間
    に接続されていることを特徴とする特許請求の範囲第９
    項記載のエミッタ接続された論理ゲート回路。
  15. （１５）前記ダイオードはショットキダイオードである
    ことを特徴とする特許請求の範囲第１４項記載のエミッ
    タ接続された論理ゲート回路。
  16. （１６）調節可能な高レベル出力電圧を有し、フル出力
    電圧振幅と部分出力電圧振幅の両方を与えるためのエミ
    ッタ接続された論理ゲート回路であって、前記エミッタ
    接続された論理ゲート回路は、 第１の電流スイッチトランジスタおよび第２の電流スイ
    ッチトランジスタを有する単一の差動トランジスタ回路
    を備え、前記第１のトランジスタは単一の入力端子へ動
    作的に接続されたベース電極を有し、前記第２のトラン
    ジスタは基準電位へ動作的に接続されたベース電極を有
    し、前記第１と第２のトランジスタのエミッタは共通し
    て１つに接続されており、 前記論理ゲート回路はさらに、 前記第１および第２のトランジスタのエミッタへ接続さ
    れた単一の定電流源と、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端および供給電位へ接続された他端を有する第１の
    負荷抵抗と、 前記第１の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベル出
    力電圧振幅端子へ接続されたエミッタを有する第１のエ
    ミッタフォロアトランジスタと、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端を有する第２の負荷抵抗と、前記第２の負荷抵抗
    の他端へ接続された一端および前記供給電位へ接続され
    た他端を有するレベルシフティング抵抗と、 前記第２の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベル部
    分出力電圧振幅端子へ接続されたエミッタを有する第２
    のエミッタフォロアトランジスタとを備え、 前記上位レベル部分出力振幅端子は、前記第１の負荷抵
    抗および前記第２の負荷抵抗に関する前記レベルシフテ
    ィング抵抗の抵抗値の比率によつて制御される調節可能
    な高レベル出力電圧を有し、前記エミッタ接続された論
    理回路はモノリシック半導体集積回路で形成されている
    ことを特徴とするエミッタ接続された論理ゲート回路。
  17. （１７）調節可能な高レベル出力電圧を有しフル出力電
    圧振幅と部分出力電圧振幅の両方を与えるためのエミッ
    タ接続された論理ゲート回路であつて、前記エミッタ接
    続された論理ゲート回路は、 第１の電流スイッチトランジスタおよび第２の電流スイ
    ッチトランジスタを有する単一の差動トランジスタ回路
    を備え、前記第１のトランジスタは単一の入力端子へ動
    作的に接続されたベース電極を有し、前記第２のトラン
    ジスタは基準電位へ動作的に接続されたベース電極を有
    し、前記第１および第２のトランジスタのエミッタは共
    通して１つに接続されており、 前記論理ゲート回路はさらに、 前記第１および第２のトランジスタのエミッタへ接続さ
    れた単一の定電流源と、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端および供給電位へ接続された他端を有する第１の
    負荷抵抗と、 前記第１の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベル出
    力電圧振幅端子へ接続されたエミッタを有する第１のエ
    ミッタフォロアトランジスタと、 前記第２のトランジスタのコレクタへ動作的に接続され
    た一端を有する第２の負荷抵抗と、前記第２の負荷抵抗
    の他端へ接続された一端および前記供給電位へ接続され
    た他端を有するレベルシフティング抵抗と、 前記第２の負荷抵抗の前記一端へ接続されたベース、前
    記供給電位へ接続されたコレクタ、および上位レベル部
    分出力電圧振幅端子へ接続されたエミッタを有する第２
    のエミッタフォロアトランジスタと、 ダイオードを形成するように１つに接続されたベースお
    よびコレクタを有する第１のレベルシフティングトラン
    ジスタとを備え、前記ベースおよびコレクタはさらに前
    記第１のエミッタフォロアトランジスタの前記エミッタ
    へ接続されており、前記第１のレベルシフティングトラ
    ンジスタの前記エミッタは低位レベルフル出力電圧振幅
    端子へ接続されており、 前記論理ゲート回路はさらに、 ダイオードを形成するように１つに接続されたベースお
    よびコレクタを有する第２のレベルシフティングトラン
    ジスタを備え、前記ベースおよびコレクタはさらに前記
    第２のエミッタフォロアトランジスタの前記エミッタへ
    接続されており、前記第２のレベルシフティングトラン
    ジスタの前記エミッタは低位レベル部分出力電圧振幅端
    子へ接続されており、 前記上位レベルおよび低位レベルの部分出力電圧振幅端
    子は、前記第１の負荷抵抗および前記第２の負荷抵抗に
    関する前記レベルシフティング抵抗の抵抗値の比率によ
    つて制御される調節可能な高レベル出力電圧を有するこ
    とを特徴とするエミッタ接続された論理ゲート回路。
  18. （１８）前記エミッタ接続された論理ゲート回路はモノ
    リシック半導体集積回路で形成されていることを特徴と
    する特許請求の範囲第１７項記載のエミッタ接続された
    論理ゲート回路。
JP60143818A 1984-06-29 1985-06-28 エミツタ接続された論理ゲート回路 Pending JPS6120427A (ja)

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EP0186260B1 (en) 1990-08-22
US4647799A (en) 1987-03-03
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