JP2864559B2 - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JP2864559B2 JP2864559B2 JP1251516A JP25151689A JP2864559B2 JP 2864559 B2 JP2864559 B2 JP 2864559B2 JP 1251516 A JP1251516 A JP 1251516A JP 25151689 A JP25151689 A JP 25151689A JP 2864559 B2 JP2864559 B2 JP 2864559B2
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ・トランジスタとMOSトランジ
スタで構成される、いわゆるBiCMOS論理回路に関する。
スタで構成される、いわゆるBiCMOS論理回路に関する。
従来、この種のBiCMOS論理回路は例として示した第４
図のインバータのようにMOSトランジスタで構成された
論理部１と、主にバイポーラ・トランジスタで構成され
た駆動部２より成っている。
図のインバータのようにMOSトランジスタで構成された
論理部１と、主にバイポーラ・トランジスタで構成され
た駆動部２より成っている。
上述した従来のBiCMOS論理回路は、出力負荷がバイポ
ーラ・トランジスタで駆動されるが、バイポーラ・トラ
ンジスタはベース・エミッタVBEが0.8［Ｖ］程度以下に
なると、駆動能力がほとんどなくなるという性質があ
る。従ってAC的には、従来のBiCMOS論理回路の出力レベ
ルは、第５図に示すように高レベルは電源電圧よりも0.
8［Ｖ］程度低い電位となり、低レベルは接地レベルよ
りも0.8［Ｖ］程度高いレベルまでは、バイポーラ・ト
ランジスタQ2により急速に移行し、その後は引き抜き用
MOSトランジスタM1と抵抗R1を通して徐々に接地レベル
にまで推移する。すなわちAC的には出力振幅は電源電圧
−1.6［Ｖ］程度しかない。これより、BiCMOS論理回路
の出力でMOSのトランスァーゲートを駆動するような場
合、時にメモリ回路のデジット線信号のように電位レベ
ルが電源電圧に近く、振幅が非常に小さな信号を伝達す
る場合には、BiCMOS論理回路の出力レベルによってはト
ランスファーゲートに十分なゲート電圧がかからず、信
号伝達が不十分になるという欠点がある。
ーラ・トランジスタで駆動されるが、バイポーラ・トラ
ンジスタはベース・エミッタVBEが0.8［Ｖ］程度以下に
なると、駆動能力がほとんどなくなるという性質があ
る。従ってAC的には、従来のBiCMOS論理回路の出力レベ
ルは、第５図に示すように高レベルは電源電圧よりも0.
8［Ｖ］程度低い電位となり、低レベルは接地レベルよ
りも0.8［Ｖ］程度高いレベルまでは、バイポーラ・ト
ランジスタQ2により急速に移行し、その後は引き抜き用
MOSトランジスタM1と抵抗R1を通して徐々に接地レベル
にまで推移する。すなわちAC的には出力振幅は電源電圧
−1.6［Ｖ］程度しかない。これより、BiCMOS論理回路
の出力でMOSのトランスァーゲートを駆動するような場
合、時にメモリ回路のデジット線信号のように電位レベ
ルが電源電圧に近く、振幅が非常に小さな信号を伝達す
る場合には、BiCMOS論理回路の出力レベルによってはト
ランスファーゲートに十分なゲート電圧がかからず、信
号伝達が不十分になるという欠点がある。
上述した従来のBiCMOS論理回路に対し、本発明はバイ
ポーラ・トランジスタで構成される第１の駆動部で出力
レベルが電源電圧−0.8［Ｖ］から接地電位＋0.8［Ｖ］
間を駆動し、MOSトランジスタで構成される第２の駆動
部で出力レベルの電源電圧側、及び接地電位側の0.8
［Ｖ］部分を駆動するという相違点を有する。
ポーラ・トランジスタで構成される第１の駆動部で出力
レベルが電源電圧−0.8［Ｖ］から接地電位＋0.8［Ｖ］
間を駆動し、MOSトランジスタで構成される第２の駆動
部で出力レベルの電源電圧側、及び接地電位側の0.8
［Ｖ］部分を駆動するという相違点を有する。
本発明のBiCMOS論理回路の構成は、１個又は複数の入
力信号を受け第１の論理出力を出力するCMOSトランジス
タで構成されたCMOS論理部と、 前記第１の論理出力をベースに受けエミッタを出力端と
する第１のバイポーラトランジスタと、この第１のバイ
ポーラトランジスタの出力端をソースに接続し前記各入
力信号をゲートに受けて前記第の論理出力と同じ第２の
論理出力をドレインに出力する一導電型MOSトランジス
タと、前記第２の論理出力を一端が電源端に接続された
抵抗とベースに接続しコレクタを前記第１のバイポーラ
トランジスタの出力端に接続した第２のバイポーラトラ
ンジスタとからなる第１の駆動部と、 前記入力信号又は前記第１の論理出力を受けて前記第１
の駆動部の出力に対応する遅延を与える遅延回路部と、 この遅延回路部の出力をゲートに受け出力端を前記第１
のバイポーラトランジスタの出力端に接続して出力信号
としたCMOSトランジスタで構成された第２の駆動部とを
有することを特徴とする。
力信号を受け第１の論理出力を出力するCMOSトランジス
タで構成されたCMOS論理部と、 前記第１の論理出力をベースに受けエミッタを出力端と
する第１のバイポーラトランジスタと、この第１のバイ
ポーラトランジスタの出力端をソースに接続し前記各入
力信号をゲートに受けて前記第の論理出力と同じ第２の
論理出力をドレインに出力する一導電型MOSトランジス
タと、前記第２の論理出力を一端が電源端に接続された
抵抗とベースに接続しコレクタを前記第１のバイポーラ
トランジスタの出力端に接続した第２のバイポーラトラ
ンジスタとからなる第１の駆動部と、 前記入力信号又は前記第１の論理出力を受けて前記第１
の駆動部の出力に対応する遅延を与える遅延回路部と、 この遅延回路部の出力をゲートに受け出力端を前記第１
のバイポーラトランジスタの出力端に接続して出力信号
としたCMOSトランジスタで構成された第２の駆動部とを
有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例であるインバータ回路
の回路図である。ここで入力信号は端子Ｉに与えられ
る。MOS・トランジスタによる論理部１は入力信号と逆
相の信号を節点５に出力し、この信号と入力信号でバイ
ポーラ・トランジスタによる第１の駆動部２を制御し、
節点５と同相の信号を端子Ｏに出力する。一方入力信号
は遅延回路３にも入力され、ある適当な時間だけ遅れた
信号として節点６に出力される。この信号はMOSトラン
ジスタより成る第２の駆動部４に入力され、第１の駆動
部と同様に入力と逆相の信号を端子Ｏに出力する。
の回路図である。ここで入力信号は端子Ｉに与えられ
る。MOS・トランジスタによる論理部１は入力信号と逆
相の信号を節点５に出力し、この信号と入力信号でバイ
ポーラ・トランジスタによる第１の駆動部２を制御し、
節点５と同相の信号を端子Ｏに出力する。一方入力信号
は遅延回路３にも入力され、ある適当な時間だけ遅れた
信号として節点６に出力される。この信号はMOSトラン
ジスタより成る第２の駆動部４に入力され、第１の駆動
部と同様に入力と逆相の信号を端子Ｏに出力する。
今、入力が高レベルから低レベルに移行したとする
と、節点５の電位は直ちに低レベルから高レベルに変化
し、バイポーラ・トランジスタQ1のベース電流が流れ始
め、Q1のコレクタ電流が出力Ｏに流れ込みＯの電位を高
レベルに上げようとする。Ｏの電位が電源電圧（Vcc）
よりも0.8［Ｖ］程度低いレベルになるとQ1のベース・
エミッタ電位VBEが小さくなり、Q1はOFFしコレクタ電流
が流れなくなる。しかし、その時点である一定時間だけ
Q1より遅れてONしたPMOSトランジスタM2が出力Ｏの電位
を徐々にではあるがさらにVccレベルへと引き上げる。
また入力が低レベルから高レベルへ移行した場合には、
節点５の電位が下がることにより、Q1がOFFし、逆にON
したNMOSトランジスタM1を通って出力Ｏからバイポーラ
・トランジスタQ2のベース電流が供給され、Q2のコレク
タ電流として出力Ｏの電荷が流れ出し、Ｏの電位は低レ
ベルに下がる。この場合にもＯの電位が接地レベル
（０）よりも0.8［Ｖ］程度高いレベルに達すると、Q2
のベース・エミッタ電位VBEが小さくなり、Q2はOFFし、
コレクタ電流は流れなくなる。しかし、その時点でまた
ある一定時間だけQ2より遅れてONしたNMOSトランジスタ
M3が出力Ｏの電位をさらに接地レベルにまで引き下げ
る。ただし、上記の動作において出力Ｏが高レベルに移
行するときは、またONしているM3が、低レベルに移行す
るときには、まだONしているM2が動作のさまたげになら
ないように遅延回路３の遅延時間を設定する必要があ
る。
と、節点５の電位は直ちに低レベルから高レベルに変化
し、バイポーラ・トランジスタQ1のベース電流が流れ始
め、Q1のコレクタ電流が出力Ｏに流れ込みＯの電位を高
レベルに上げようとする。Ｏの電位が電源電圧（Vcc）
よりも0.8［Ｖ］程度低いレベルになるとQ1のベース・
エミッタ電位VBEが小さくなり、Q1はOFFしコレクタ電流
が流れなくなる。しかし、その時点である一定時間だけ
Q1より遅れてONしたPMOSトランジスタM2が出力Ｏの電位
を徐々にではあるがさらにVccレベルへと引き上げる。
また入力が低レベルから高レベルへ移行した場合には、
節点５の電位が下がることにより、Q1がOFFし、逆にON
したNMOSトランジスタM1を通って出力Ｏからバイポーラ
・トランジスタQ2のベース電流が供給され、Q2のコレク
タ電流として出力Ｏの電荷が流れ出し、Ｏの電位は低レ
ベルに下がる。この場合にもＯの電位が接地レベル
（０）よりも0.8［Ｖ］程度高いレベルに達すると、Q2
のベース・エミッタ電位VBEが小さくなり、Q2はOFFし、
コレクタ電流は流れなくなる。しかし、その時点でまた
ある一定時間だけQ2より遅れてONしたNMOSトランジスタ
M3が出力Ｏの電位をさらに接地レベルにまで引き下げ
る。ただし、上記の動作において出力Ｏが高レベルに移
行するときは、またONしているM3が、低レベルに移行す
るときには、まだONしているM2が動作のさまたげになら
ないように遅延回路３の遅延時間を設定する必要があ
る。
以上の動作により、出力Ｏの電位波形は第２図のよう
に振幅が電源電圧Vccとすることができる。
に振幅が電源電圧Vccとすることができる。
第３図は本発明の第２の実施例である。入力NAND回路
のBiCMOS論理回路である。ここでは、論理部１が２入力
のMOSによるNAND回路となっていること、及び論理部１
の出力である節点５の信号が遅延回路３の入力となって
いることを除くと実施例１と全く同様である。論理回路
部の出力が遅延回路の入力となっているのはあらたに遅
延回路用に論理合成することをさけるための方策であ
る。
のBiCMOS論理回路である。ここでは、論理部１が２入力
のMOSによるNAND回路となっていること、及び論理部１
の出力である節点５の信号が遅延回路３の入力となって
いることを除くと実施例１と全く同様である。論理回路
部の出力が遅延回路の入力となっているのはあらたに遅
延回路用に論理合成することをさけるための方策であ
る。
以上説明したように本発明は、MOSによって構成され
る駆動部を加えることにより、BiCMOS論理回路の出力振
幅を電源電圧にまで広げることができる効果がある。
る駆動部を加えることにより、BiCMOS論理回路の出力振
幅を電源電圧にまで広げることができる効果がある。
第１図は本発明の第１の実施例によるインバータ回路を
示す回路図、第３図は本発明の第２の実施例による２入
力NAND回路を示す回路図、第４図は従来のBiCMOS論理回
路によるインバータ回路を示す回路図、第２図は本発明
のBiCMOS論理回路の出力電位波形を示す図、第５図は従
来のBiCMOS論理回路の出力電位波形図を示す図である。 以上の図において、１は論理部、２はバイポーラ・トラ
ンジスタによる駆動部、３は遅延回路部、４はMOSトラ
ンジスタによる駆動部、５は論理部の出力節点、６は遅
延回路部の出力節点である。また、I,I1,I2は入力端
子、Ｏは出力端子である。さらにM1,M1′,M3はNMOSトラ
ンジスタ、M2はPMOSトランジスタ、Q1,Q2はバイポーラ
・トランジスタ、R1は抵抗である。
示す回路図、第３図は本発明の第２の実施例による２入
力NAND回路を示す回路図、第４図は従来のBiCMOS論理回
路によるインバータ回路を示す回路図、第２図は本発明
のBiCMOS論理回路の出力電位波形を示す図、第５図は従
来のBiCMOS論理回路の出力電位波形図を示す図である。 以上の図において、１は論理部、２はバイポーラ・トラ
ンジスタによる駆動部、３は遅延回路部、４はMOSトラ
ンジスタによる駆動部、５は論理部の出力節点、６は遅
延回路部の出力節点である。また、I,I1,I2は入力端
子、Ｏは出力端子である。さらにM1,M1′,M3はNMOSトラ
ンジスタ、M2はPMOSトランジスタ、Q1,Q2はバイポーラ
・トランジスタ、R1は抵抗である。
Claims (2)
- 【請求項１】１個又は複数の入力信号を受け第１の論理
出力を出力するCMOSトランジスタで構成されたCMOS論理
部と、 前記第１の論理出力をベースに受けエミッタを出力端と
する第１のバイポーラトランジスタと、この第１のバイ
ポーラトランジスタの出力端をソースに接続し前記各入
力信号をゲートに受けて前記第１の論理出力と同じ第２
の論理出力をドレインに出力する一導電型MOSトランジ
スタと、前記第２の論理出力を一端が電源端に接続され
た抵抗とベースに接続しコレクタを前記第１のバイポー
ラトランジスタの出力端に接続した第２のバイポーラト
ランジスタとからなる第１の駆動部と、 前記入力信号又は前記第１の論理出力を受けて前記第１
の駆動部の出力に対応する遅延を与える遅延回路部と、 この遅延回路部の出力をゲートに受け出力端を前記第１
のバイポーラトランジスタの出力端に接続して出力信号
としたCMOSトランジスタで構成された第２の駆動部とを
有することを特徴とするBiCMOS論理回路。 - 【請求項２】遅延回路部が、CMOSトランジスタで構成さ
れたインバータからなる請求項（１）記載のBiCMOS論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251516A JP2864559B2 (ja) | 1989-09-26 | 1989-09-26 | ＢｉＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251516A JP2864559B2 (ja) | 1989-09-26 | 1989-09-26 | ＢｉＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112219A JPH03112219A (ja) | 1991-05-13 |
| JP2864559B2 true JP2864559B2 (ja) | 1999-03-03 |
Family
ID=17223976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251516A Expired - Lifetime JP2864559B2 (ja) | 1989-09-26 | 1989-09-26 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864559B2 (ja) |
-
1989
- 1989-09-26 JP JP1251516A patent/JP2864559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03112219A (ja) | 1991-05-13 |
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